JPH0412562A - トランジスタおよびその製造方法 - Google Patents

トランジスタおよびその製造方法

Info

Publication number
JPH0412562A
JPH0412562A JP2115641A JP11564190A JPH0412562A JP H0412562 A JPH0412562 A JP H0412562A JP 2115641 A JP2115641 A JP 2115641A JP 11564190 A JP11564190 A JP 11564190A JP H0412562 A JPH0412562 A JP H0412562A
Authority
JP
Japan
Prior art keywords
oxide film
layer
insulating film
film
upper oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2115641A
Other languages
English (en)
Other versions
JP2579236B2 (ja
Inventor
Tomohito Okudaira
智仁 奥平
Hideaki Arima
有馬　秀明
Makoto Oi
誠 大井
Kaoru Motonami
薫 本並
Yasushi Matsui
泰志 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2115641A priority Critical patent/JP2579236B2/ja
Priority to KR1019910003631A priority patent/KR940005890B1/ko
Priority to US07/685,398 priority patent/US5157469A/en
Priority to DE4113787A priority patent/DE4113787C2/de
Publication of JPH0412562A publication Critical patent/JPH0412562A/ja
Priority to US07/925,153 priority patent/US5229314A/en
Application granted granted Critical
Publication of JP2579236B2 publication Critical patent/JP2579236B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電界効果トランジスタおよびその製造方法
に関し、特に、ＤＲＡＭに適用される電界効果トランジ
スタおよびその製造方法に関する。
［従来の技術］ 従来、情報の記憶および書込を行なう装置として、ＭＯ
Ｓ）ランジスタを用いたＤＲＡＭが知られている。第６
図は、従来のＤＲＡＭのメモリセル部を示した断面構造
図である。第６図を参照して、Ｐ型シリコン基板１上に
は所定の間隔を隔ててソース・ドレイン領域６が形成さ
れている。１対のソース・ドレイン領域６の間にはゲー
ト酸化膜５を介してゲート電極４ｂ、４ｃが形成されて
いる。ゲート電極４ｂ、４ｃを覆うように、その上部に
は絶縁酸化膜２００が形成され、側壁部にはサイドウオ
ール２００ａ、２００ｂが形成されている。ゲート電極
４ｂ、４ｃの間に形成されたソース・ドレイン領域６に
は、ビット線１５０か接続されており、ビット線１５０
の上部および側壁部には、絶縁酸化膜２１０およびサイ
ドウオル２１０ａ、２１０ｂがそれぞれ形成されている
。
また、他方のソース・ドレイン領域６には、電荷を蓄積
するキャパシタの下部電極を構成するベース部分１１ａ
か接続されており、そのベース部分１１ａとゲート電極
４ｂとは、サイドウオール２００ａおよび絶縁酸化膜２
００により絶縁されている。すなわち、ビット線１５０
の側壁部に形成されるサイドウオール２１０ａの下面側
端部は、ゲート・電極４ｂ上に位置し、サイドウオール
２１０ａと絶縁酸化膜２００との接合領域では、絶縁酸
化膜２００の高さが少し低くなっている。これは、後述
するように製造プロセスに起因するものである。このよ
うに、従来のメモリセル部では、ゲート電極４ｂ上に絶
縁酸化膜２００は、厚みの厚い部分と薄い部分とがあり
、その境界部分で段差が生じる形状となっていた。
第７Ａ図ないし第７Ｄ図は第６図に示した従来のＤＲＡ
Ｍのメモリセル部の製造プロセスを説明するための断面
構造図である。第６図ないし第７Ｄ図を参照して一１製
造プロセスについて説明する。
まず第７Ａ図に示すように、Ｐ型シリコン基板１上に所
定の間隔を隔ててゲート酸化膜５を介してゲート電極４
ｂ、４ｃを形成する。ゲート電極４ｂ、４ｃを覆うよう
に絶縁酸化膜２００を形成する。次に、ソース・ドレイ
ン領域６を形成し、サイドウオール２００ａ、２００ｂ
を、ケート電極４ｂ、　４ｃ、絶縁酸化膜２００の側面
を覆うように形成する。次に、第７Ｂ図に示すように、
ゲート電極４ｂ、４ｃ間のＰ型シリコン基板１上に形成
されたソース・ドレイン領域６に接続するようにビット
線１５０を形成する。ここで、ゲート電極４ｂ、４ｃと
ビット線１５０との間には、サイドウオール２００ｂお
よび絶縁酸化膜２００が介在されており、絶縁耐圧を図
る形状となっている。
ビット線１５０上に絶縁酸化膜２１０を形成する。
第７Ｃ図に示すように、全面に酸化膜３０を形成する。
第７Ｄ図に示すように酸化膜３０を異方性エツチングす
ることによりサイドウオール２１０ａを形成する。ここ
で、サイドウオール２１０ａを形成する際には、ゲート
電極４ｂ、４ｃ上に形成された絶縁酸化膜２００の一部
がオーバエッチされることとなり、そのオーバエッチに
より絶縁酸化膜２００の一部分の厚みが薄くなるという
不都合が生じる。このような状態で、第６図に示したよ
うにソース・ドレイン領域６に接続してサイドウオール
２００ａ、絶縁酸化膜２００．サイドウオール２１０ｇ
、絶縁酸化膜２１０に接するようにベース部分１１ａを
形成すると、ゲート電極４ｂ上の酸化膜２００のうち上
記オーバエッチされた部分では、ベース部分１１ａとゲ
ート電極４ｂとの間に介在される絶縁酸化膜２００の厚
みが薄くなる形状となる。また、サイドウオール２１０
ａの形成時のオーバエッチにより絶縁酸化膜２００の一
部がオーバエッチされてその部分の厚みが薄くなった場
合には、絶縁酸化膜２００の厚みが薄くなった部分と他
の部分との境界ではエツジ部が発生することとなる。
［発明が解決しようとする課題］ 前述のように、従来のＤＲＡＭのメモリセル部では、ビ
ット線１５０とキャパシタの下部電極を構成するベース
部分１１ａとの絶縁耐圧を図るためのサイドウオール２
１０ａを形成する際に、ゲート電極４ｂ上の絶縁酸化膜
２００がオーバエッチされるため、絶縁酸化膜２００の
そのオーバエッチされた部分では、厚みが薄くなってし
まうとともにもとの厚みの部分と厚みが薄くなった部分
との境界領域でエツジ部が発生する形状となっていた。
このような形状では、ベース部分１１ａとゲート電極４
ｂとの絶縁耐圧性能が劣化してしまうという問題点が発
生し、さらに上記エツジ部で電界集中が起こるという問
題点もあった。
つまり、従来では、半導体装置が集積化された場合に、
多層配線構造を有する場合には、多層配線層間に介在さ
れる絶縁層の厚みが薄くなり、絶縁耐圧を向上させるこ
とが困難であるという問題点があった。
この発明は、上記のような課題を解決するためになされ
たもので、集積化された場合にも、多層配線層間の絶縁
耐圧を向上させることが可能な電界効果トランジスタお
よびその製造方法を提供することを目的とする。
［課題を解決するための手段］ 第１請求項における発明は、半導体基板の表面に形成さ
れた１対の不純物領域と、１対の不純物領域間に位置し
半導体基板の表面上にゲート酸化膜を介して形成された
ゲート電極と、ゲート電極上に形成された第１の上部酸
化膜とゲート電極および第１の上部酸化膜の両側面にそ
れぞれ形成された１対の第１の側壁絶縁膜とを有する第
１の絶縁層と、一方の不純物領域に接続され一方の第１
の側壁絶縁膜の側面に接するとともにその１側端がゲー
ト電極上に絶縁膜を介して延在された導電層と、導電層
上に形成された第２の上部酸化膜と導電層および第２の
上部酸化膜の１側面に形成されその下面側端が他方の第
１の側壁絶縁膜の表面上に位置する第２の側壁絶縁膜と
を有する第２の絶縁層とを含む。
第２請求項における発明は、半導体基板の表面に形成さ
れた１対の不純物領域と、１対の不純物領域間に位置し
半導体基板の表面上にゲート酸化膜を介し形成されたゲ
ート電極と、ゲート電極上に形成された第１の上部酸化
膜とゲート電極および第１の上部酸化膜の両側面にそれ
ぞれ形成された１対の第１の側壁絶縁膜とを有する第１
の絶縁層と、一方の不純物領域に接続され一方の第１の
側壁絶縁膜の側面に接するとともにその１側端がゲート
電極上に絶縁膜を介して延在された第１の導電層と、第
１の導電層上に形成された第２の上部酸化膜と第１の導
電層および第２の上部酸化膜の１側面に形成されその下
面側端が他方の第１の側壁絶縁膜の表面上に位置する第
２の側壁絶縁膜とを有する第２の絶縁層と、他方の不純
物領域に接続され他方の第１の側壁絶縁膜の側面および
第２の側壁絶縁膜の側面に接して形成されるとともに第
１の導電層と電気的に絶縁された第２の導電層とを含む
。
第３請求項における発明は、半導体基板上に電極層を形
成しその電極層の上部を覆う第１の上部酸化膜と側面部
を覆う第１の側壁絶縁膜よりなる第１の絶縁層を形成し
半導体基板の第１の側壁絶縁膜に隣接する領域に不純物
領域を形成するステップと、半導体基板の上面および第
１の絶縁層上に導電層および第２の絶縁層を形成して第
１の絶縁層の上部にその端面を有する形状にパターニン
グするステップと、半導体基板上の全面に第３の絶縁層
を形成するステップと、第３の絶縁層をエツチングして
第１の絶縁層の上面に位置する導電層の側面に接しかつ
第１の側壁絶縁膜の表面上にその下面側端が位置するよ
うに第２の側壁絶縁膜を形成するステップとを含む。
［作用］ 第１請求項に係る発明では、半導体基板の表面に１対の
不純物領域が形成され、その１対の不純物領域間に位置
するように半導体基板の表面上にゲート酸化膜を介して
ゲート電極が形成され、ゲート電極上に第１の上部酸化
膜を形成しゲート電極およびその第１の上部酸化膜の両
側面にそれぞれ１対の第１の側壁絶縁膜を形成して第１
の絶縁層が形成され、一方の不純物領域に接続されて一
方の第１の側壁絶縁膜の側面に接するとともにその１側
端がゲート電極上に絶縁膜を介して延在された導電層が
形成され、導電層上に第２の上部酸化膜が形成され導電
層および第２の上部酸化膜の１側面にその下面側端が他
方の第１の側壁絶縁膜の表面上に位置するように第２の
側壁絶縁膜が形成されるので、電極層上に第１の上部酸
化膜を介して導電層が形成された場合に、従来のように
第２の側壁絶縁膜の下面側端と第１の上部酸化膜との接
合領域で電極層と導電層との絶縁耐圧が低下することが
ない。
第２請求項に係る発明では、半導体基板の表面に１対の
不純物領域が形成され、その１対の不純物領域間の半導
体基板の表面上にゲート酸化膜を介してゲート電極が形
成され、ゲート電極上の第１の上部酸化膜とゲート電極
および第１の上部酸化膜の両側面の１対の第１の側壁絶
縁膜とが形成されて第１の絶縁層が形成され、一方の不
純物領域に一方の第１の側壁絶縁膜の側面に接するとと
もにその１側端がゲート電極上に絶縁膜を介して延在さ
れるように第１の導電層が形成され、その第１の導電層
上に第２の上部酸化膜と第１の導電層および第２の上部
酸化膜の１側面にその下面側端が他方の第１の側壁絶縁
膜の表面上に位置するように第２の側壁絶縁膜が形成さ
れ、他方の不純物領域に他方の第１の側壁絶縁膜の側面
および第２の側壁絶縁膜の側面に接するとともに第１の
導電層と電気的に絶縁された第２の導電層が形成される
ので、第２の側壁絶縁膜の下面側端と第１の上部酸化膜
との接合領域で電極層と導電層との絶縁耐圧が低下する
ことはない。
第３請求項に係る発明では、半導体基板上に電極層が形
成され、電極層の上部を覆う第１の上部酸化膜と側面部
を覆う第１の側壁絶縁膜よりなる第１の導電層が形成さ
れ、半導体基板の第１の側壁絶縁膜に隣接する領域に不
純物領域が形成され、半導体基板の上面および第１の絶
縁層上に導電層および第２の絶縁層が形成されて第１の
絶縁層の上部にその端面を有する形状にパターニングさ
れ、半導体基板上の全面に第３の絶縁層が形成され、第
３の絶縁層をエツチングして第１の絶縁層の上面に位置
する導電層の側面に接し、かつ第１の側壁絶縁膜の表面
上にその下面側端が位置するように第２の側壁絶縁膜が
形成されるので、第２の側壁絶縁膜の形成時の第１の上
部酸化膜が削られて絶縁耐圧が低下することはない。
［発明の実施例］ 以下、この発明の実施例を図面に基づいて詳細に説明す
る。
第１図は、本発明の一実施例を示したＤＲＡＭのメモリ
セルアレイ部の断面構造図である。第１図を参照してＤ
ＲＡＭのメモリセルアレイ部は、トランスファゲートト
ランジスタ３と、キャパシタ１０とから構成されている
。トランスファゲートトランジスタ３は、Ｐ型シリコン
基板１表面に形成された１対のソース・ドレイン領域６
と、１対のソース・ドレイン領域６の開に位置するＰ型
シリコン基板１の表面上にゲート酸化膜５を介してそれ
ぞれ形成されたゲート電極４ｂおよび４Ｃとを備える。
ゲート電極４ｂ、４ｃは、絶縁酸化膜２０およびサイド
ウオール２０ａ、２０ｂに覆われている。キャパシタ１
０は、下部電極（ストレージノード）１１と誘電体層１
２と上部電極（セルプレート）１３との積層構造から構
成される。下部電極１１は、フィールド酸化膜２に隣接
して形成されたソース・ドレイン領域６に接続されたベ
ース部分１１ａと、ベース部分１１ａの最外周に沿−っ
て鉛直方向に伸びて形成された立壁部分１１ｂの２つの
部分とからなる。下部電極１１の立壁部分１１ｂは内外
側面の両方とも容量部分を構成することとなるので微細
化された場合に一定容量を確保するのに有効である。ト
ランスファゲートトランジスタ３の一方側のソース・ド
レイン領域６にはビット線１５が接続されている。また
、フィールド酸化膜２上にはゲート電極４ｄ。
４ｅが形成されており、そのゲート電極４ｄ、４ｅを覆
うように絶縁酸化膜２０が形成されている。
上部電極１３上には層間絶縁膜２２が形成されており、
層間絶縁膜２２上にはゲート電極４ｂ、４ｃ、４ｄ、４
ｅに対応する位置に配線層１８がそれぞれ形成されてい
る。配線層１８を覆うように保護膜２３が形成されてい
る。ここで本実施例の特徴とするのは、ビット線１５の
側壁部分に形成されるサイドウオール２１ａがゲート電
極４ｂ。
４Ｃの側壁部に形成されるサイドウオール２０ａと接触
する位置である。すなわち、本実施例では、ビット線１
５の側壁部に形成されるサイドウオール２１ａの下方側
端が従来と異なりゲート電極４ｂ、４ｃのサイドウオー
ル２０ａに接するように構成されているので、従来のよ
うにゲート電極４ｂ、４ｃ上の絶縁酸化膜２０の厚みか
薄くなることはなく、ベース部分１１ａとゲート電極４
ｂ。
Ｃ間との絶縁耐圧が向上できることとなる。
第２Ａ図ないし第２Ｄ図は第１図に示したメモリセルア
レイ部のうちのメモリセル部の製造プロセスを説明する
ための断面構造図である。第１図ないし第２Ｄ図を参照
して、次に製造プロセスについて説明する。まず、第２
Ａ図に示すように、Ｐ型シリコン基板１上に所定の間隔
を隔ててゲート酸化膜５を介してゲート電極４ｂ、４ｃ
を形成する。ゲート電極４ｂ、４ｃを覆うように、絶縁
酸化膜２０を形成する。次に、ソース・ドレイン領域６
を形成し、サイドウオール２０ａ、２０ｂを、ゲート電
極４ｂ、４ｃ、絶縁酸化膜２０の側面を覆うように形成
する。次に第２Ｂ図に示すように、ゲート電極４ｂ、４
Ｃ間に形成されたソース・ドレイン領域６上にビット線
１５を形成し、ビット線１５上に絶縁酸化膜２１を形成
する。ここで、本実施例では、ビット線１５の幅Ｗは、
従来のビット線の幅（第６図参照）に比べて広く形成さ
れている。次に、第２Ｃ図に示すように、全面に酸化膜
３０を形成する。第２Ｄ図に示すように、酸化膜３０を
異方性エツチングすることによりサイドウオール２１ａ
を形成する。ここで、サイドウオール２１ａは、その下
面側端部がゲート電極４ｂ、４ｃのサイドウオール２０
ａに接するように形成できる。この結果、第１図に示し
たように最終的にサイドウオール２０ａ、２１ａに接す
るようにソース・ドレイン領域６上にベース部分１１ａ
が形成された場合にも、ベース部分１１ａとゲート電極
４ｂ、４ｃとの間に介在される絶縁層の膜圧が薄くなる
ことがなく絶縁耐圧性能を向上することができるのであ
る。また、従来のように絶縁酸化膜２０がオーバエッチ
されてその一部が薄くなることにより薄くなった部分と
もとの部分との間でエツジ部が生じることにより電界集
中が起こるという不都合も生じない。
第３図は本発明の第２の実施例を示したＤＲＡＭのメモ
リセルアレイ部の断面構造図である。第３図を参照して
、この第２の実施例が第１図に示した第１の実施例と相
違する点は、キャパシタ構造である。すなわち、この第
２実施例のキャパシタ１０は、ソース・ドレイン領域６
に接続するように形成されたベース部分１１ａおよびそ
の上の絶縁膜２６間に挾まれた領域に形成された立壁部
分１１ｂよりなる下部電極１１と、下部電極１１を覆う
ように形成された誘電体層１２と、誘電体層１２上に形
成された上部電極１３とから構成されている。また、ビ
ット線１５上の絶縁酸化膜２１上およびフィールド酸化
膜２上には酸化膜２４が形成されており、酸化膜２４上
には絶縁層２５が形成されている。なお、ビット線１５
の幅は第１図に示した第１の実施例と同様に、その幅が
広く形成されており、その側壁部にはサイドウオール２
１ａが形成されている。サイドウオール２１ａの下方側
端は、第１図に示した第１の実施例と同じように、ゲー
ト電極４ｂ、４ｃのサイドウオール２０ａの上端面に接
するように形成されている。このように構成することに
よって、第１図に示した第１の実施例と同様の効果を得
ることができる。すなわち、キャパシタの下部電極１１
を構成するベース部分１１ａとゲート電極４ｂｃ、４Ｃ
との絶縁耐圧性能を向上させることができるのである。
第４図は、本発明の第３の実施例を示した２ゲ−）ＦＥ
Ｔの断面構造図である。第４図を参照して、Ｐ型シリコ
ン基板１上には１対のソース・ドレイン領域６が形成さ
れている。そのソース・ドレイン領域６上にはそれぞれ
コンタクト層４７を介して配線層４８が形成されている
６１対のソース・ドレイン領域６の間には、２つのゲー
ト電極４４ｂ、４４ｃが形成されており、ゲート電極４
４Ｃは、絶縁酸化膜４２およびサイドウオール４２ｂを
介してゲート電極４４ｂに乗上げた構造となっている。
また、ゲート電極４４Ｃ上には絶縁酸化膜４３が形成さ
れており、その側壁部にはサイドウオール４３ｍ、４３
ｂが形成されている。
また、全面を覆うように層間絶縁膜４５が形成されてい
る。ここで、本実施例は、ゲート電極４４Ｃのサイドウ
オール４３ａの下方の１側端がゲート電極４４ｂのサイ
ドウオール４２ａの上端面と接していることを特徴とす
る。
第５図は、本発明の第４の実施例を示した並列トランジ
スタの断面構造図である。第５図を参照して、Ｐ型シリ
コン基板１上には所定の間隔を隔ててソース・ドレイン
領域６が形成されており、そのソース・ドレイン領域６
間には絶縁酸化膜５を介してゲート電極４ｂ、４ｃが形
成されている。
ゲート電極４ｂ、４ｃの間に挟まれたソース・ドレイン
領域６上には配線層５５が形成されている。
配線層５５上には絶縁酸化膜２１およびサイドウオール
２１ａ、２１ｂが形成されている。また、ソース・ドレ
イン領域６上にはコンタクト層５２を介して配線層５３
が形成されており、コンタクト層５２が形成される以外
の部分は層間絶縁膜５１で覆われている。ここで、この
第４の実施例の特徴点としては、配線層５５の両側面に
形成されるサイドウオール２１ａの下方の１側端がゲー
ト電極４ｂ、４ｃを覆う絶縁層と接する位置がサイドウ
オール２０ａの上端面であるということである。
このように、本発明のサイドウオール構造は種々の半導
体装置に応用することができる。なお、第１図に示した
第１の実施例の製造プロセスを第２八図ないし第２Ｄ図
に示したが、本発明の製造プロセスはこれに限らず、た
とえば、ビット線１５の幅を従来と同じ長さにして、そ
の側面にサイドウオール２１ａを形成する際に酸化膜３
０を厚く形成してサイドウオール２１ａの厚みを増すこ
とによっても同様の形状にすることができ、また、ビッ
ト線１５の幅を広くするとともにサイドウオール２１ａ
形成時の酸化膜３０の厚みを厚くするという両方の方法
を採っても第１図に示したと同様なサイドウオール２１
ａを形成することかできる。
［発明の効果］ 第１請求項に記載の発明によれば、ゲート電極上の第１
の上部酸化膜とゲート電極および第１の上部酸化膜の両
側面の１対の第１の側壁絶縁膜とを有する第１の絶縁層
を形成し、半導体基板の表面に形成された１対の不純物
領域のうちの一方に、一方の第１の側壁絶縁膜の側面に
接するとともにその１側端がゲート電極上に絶縁膜を介
し、延在されるように導電層を形成し、導電層上の第２
の上部酸化膜と導電層および第２の上部酸化膜の１側面
のその下面側端が他方の第１の側壁絶縁膜の表面上に位
置する第２の側壁絶縁膜とを有する第２の絶縁層を形成
することにより、電極層上に第１の上部酸化膜を介して
導電層が形成された場合に従来のように第２の側壁絶縁
膜の下面側端と第１の上部酸化膜との接合領域で電極層
と導電層との絶縁耐圧が低下することがないので、集積
化された場合にも多層配線層間の絶縁耐圧を向上させる
ことが可能な電界効果トランジスタを提供し得るに至っ
た。
第２請求項に記載の発明によれば、ゲート電極上の第１
の上部酸化膜とゲート電極および第１の上部酸化膜の両
側面の１対の第１の側壁絶縁膜とを有する第１の絶縁層
を形成し、半導体基板の表面に形成された１対の不純物
領域の一方に、一方の第１の側壁絶縁膜の側面に接する
とともにその一端がゲート電極上に絶縁膜を介して延在
するように第１の導電層を形成し、第１の導電層上の第
２の上部酸化膜と第１の導電層および第２の上部酸化膜
の１側面の下面側端が他方の第１の側壁絶縁膜の表面上
に位置する第２の側壁絶縁膜とを有する第２の絶縁層を
形成し、他方の不純物領域に他方の第１の側壁絶縁膜の
側面および第２の側壁絶縁膜の側面に接するとともにＭ
ｌの導電層と電気的に絶縁された第２の導電層を形成す
ることにより、従来のように第２の側壁絶縁膜の下面側
端と第１の上部酸化膜との接合領域で電極層と導電層と
の絶縁耐圧が低下することがないので、集積化された場
合にも多層配線層間の絶縁耐圧を向上させることが可能
な電界効果トランジスタを提供し得るに至った。
第３請求項に記載の発明によれば、半導体基板上に電極
層を形成しその電極層の上部を覆うＭｌの上部酸化膜と
側面部を覆うＭｌの側壁絶縁膜よりなる第１の絶縁層を
形成し半導体基板の第１の側壁絶縁膜に隣接する領域に
不純物領域を形成し、半導体基板の上面および第１の絶
縁層上に導電層および第２の絶縁層を形成して第１の絶
縁層の上部にその側面を有する形状にパターニングし、
半導体基板上の全面に第３の絶縁層を形成し、第３の絶
縁層をエツチングして第１の絶縁層の上面に位置する導
電層の側面に接しかつ第１の側壁絶縁膜の表面上にその
下面側端か位置するように第２の側壁絶縁膜を形成する
ことにより、第２の側壁絶縁膜の形成時に第１の上部酸
化膜が削られて絶縁耐圧が低下することがないので、集
積化された場合にも多層配線層間の絶縁耐圧を向上させ
ることが可能な電界効果トランジスタの製造方法を提供
し得るに至った。
【図面の簡単な説明】
第１図は本発明の一実施例を示したＤＲＡＭのメモリセ
ルアレイ部の断面構造図、第２Ａ図ないし第２Ｄ図は第
１図に示したメモリセル部の製造プロセスを説明するた
めの断面構造図、第３図は本発明の第２の実施例を示し
たＤＲＡＭのメモリセルアレイ部の断面構造図、第４図
は本発明の第３の実施例を示した２ゲートＦＥＴの断面
構造図、第５図は本発明の第４の実施例を示した並列ト
ランジスタの断面構造図、第６図は従来のＤＲＡＭのメ
モリセル部を示した断面構造図、第７八図ないし第７Ｄ
図は第６図に示したＤＲＡＭのメモリセル部の製造プロ
セスを説明するための断面構造図である。 図において、１はＰ型シリコン基板、３はトランスファ
ゲートトランジスタ、４ｂ、４ｃ、４ｄ。 ４ｅはゲート電極、６はソース・ドレイン領域、１０は
キャパシタ、１１ａはベース部分、１５はビット線、２
０ａ、　　２Ｑｂはサイドウオール、２１ａ、２１ｂは
サイドウオール、４２ａ、４３ａはサイドウオールであ
る。 なお、各図中、同一符号は同一、または相当部分を示す
。 島 記 乱５０

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基板の表面に形成された１対の不純物領域
    と、 前記１対の不純物領域間に位置し、前記半導体基板の表
    面上にゲート酸化膜を介して形成されたゲート電極と、 前記ゲート電極上に形成された第１の上部酸化膜と前記
    ゲート電極および前記第１の上部酸化膜の両側面にそれ
    ぞれ形成された１対の第１の側壁絶縁膜とを有する第１
    の絶縁層と、 前記一方の不純物領域に接続され、前記一方の第１の側
    壁絶縁膜の側面に接するとともに、その１側端が前記ゲ
    ート電極上に絶縁膜を介し延在された導電層と、 前記導電層上に形成された第２の上部酸化膜と前記導電
    層および前記第２の上部酸化膜の一側面に形成され、そ
    の下面側端が前記他方の第１の側壁絶縁膜の表面上に位
    置する第２の側壁絶縁膜とを有する第２の絶縁層とを含
    む、電界効果トランジスタ。
  2. （２）半導体基板の表面に形成された１対の不純物領域
    と、 前記１対の不純物領域間に位置し、前記半導体基板の表
    面上にゲート酸化膜を介して形成されたゲート電極と、 前記ゲート電極上に形成された第１の上部酸化膜と前記
    ゲート電極および前記第１の上部酸化膜の両側面にそれ
    ぞれ形成された１対の第１の側壁絶縁膜とを有する第１
    の絶縁層と、 前記一方の不純物領域に接続され、前記一方の第１の側
    壁絶縁膜の側面に接するとともに、その１側端が前記ゲ
    ート電極上に絶縁膜を介して延在された第１の導電層と
    、 前記第１の導電層上に形成された第２の上部酸化膜と前
    記第１の導電層および前記第２の上部酸化膜の一側面に
    形成され、その下面側端が前記他方の第１の側壁絶縁膜
    の表面上に位置する第２の側壁絶縁膜とを有する第２の
    絶縁層と、 前記他方の不純物領域に接続され、前記他方の第１の側
    壁絶縁膜の側面および前記第２の側壁絶縁膜の側面に接
    して形成されるとともに前記第１の導電層と電気的に絶
    縁された第２の導電層とを含む、電界効果トランジスタ
    。
  3. （３）半導体基板上に電極層を形成し、前記電極層の上
    部を覆う第１の上部酸化膜と側面部を覆う第１の側壁絶
    縁膜よりなる第１の絶縁層を形成し、前記半導体基板の
    前記第１の側壁絶縁膜に隣接する領域に不純物領域を形
    成するステップと、前記半導体基板の上面および前記第
    １の絶縁層上に導電層および第２の絶縁層を形成して第
    １の絶縁層の上部にその端面を有する形状にパターニン
    グするステップと、 前記半導体基板上の全面に第３の絶縁層を形成するステ
    ップと、 前記第３の絶縁層をエッチングして前記第１の絶縁層の
    上面に位置する前記導電層の側面に接し、かつ前記第１
    の側壁絶縁膜の表面上にその下面側端が位置するように
    第２の側壁絶縁膜を形成するステップとを含む、電界効
    果トランジスタの製造方法。
JP2115641A 1990-05-01 1990-05-01 トランジスタおよびその製造方法 Expired - Lifetime JP2579236B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2115641A JP2579236B2 (ja) 1990-05-01 1990-05-01 トランジスタおよびその製造方法
KR1019910003631A KR940005890B1 (ko) 1990-05-01 1991-03-07 전계효과트랜지스터 및 그 제조방법
US07/685,398 US5157469A (en) 1990-05-01 1991-04-16 Field effect transistor having a multilayer interconnection layer therein with tapered sidewall insulators
DE4113787A DE4113787C2 (de) 1990-05-01 1991-04-26 Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors
US07/925,153 US5229314A (en) 1990-05-01 1992-08-06 Method of manufacturing field effect transistor having a multilayer interconnection layer therein with tapered sidewall insulation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2115641A JP2579236B2 (ja) 1990-05-01 1990-05-01 トランジスタおよびその製造方法

Publications (2)

Publication Number Publication Date
JPH0412562A true JPH0412562A (ja) 1992-01-17
JP2579236B2 JP2579236B2 (ja) 1997-02-05

Family

ID=14667670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2115641A Expired - Lifetime JP2579236B2 (ja) 1990-05-01 1990-05-01 トランジスタおよびその製造方法

Country Status (4)

Country Link
US (1) US5157469A (ja)
JP (1) JP2579236B2 (ja)
KR (1) KR940005890B1 (ja)
DE (1) DE4113787C2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973343A (en) * 1995-04-20 1999-10-26 Nec Corporation Semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner and process of fabrication thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0279462A (ja) * 1988-09-14 1990-03-20 Toshiba Corp 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5718356A (en) * 1980-07-07 1982-01-30 Mitsubishi Electric Corp Semiconductor memory storage
JP2590171B2 (ja) * 1988-01-08 1997-03-12 株式会社日立製作所 半導体記憶装置
JPH01257364A (ja) * 1988-04-07 1989-10-13 Hitachi Ltd 半導体装置の製造方法
DE3918924C2 (de) * 1988-06-10 1996-03-21 Mitsubishi Electric Corp Herstellungsverfahren für eine Halbleiterspeichereinrichtung
JPH0221652A (ja) * 1988-07-08 1990-01-24 Mitsubishi Electric Corp 半導体記憶装置
DE3922467A1 (de) * 1988-07-08 1990-01-11 Mitsubishi Electric Corp Halbleiterspeichereinrichtung und verfahren zu ihrer herstellung
JPH0240949A (ja) * 1988-07-30 1990-02-09 Sony Corp メモリ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0279462A (ja) * 1988-09-14 1990-03-20 Toshiba Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973343A (en) * 1995-04-20 1999-10-26 Nec Corporation Semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner and process of fabrication thereof
US6143600A (en) * 1995-04-20 2000-11-07 Nec Corporation Method of fabricating a semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner

Also Published As

Publication number Publication date
US5157469A (en) 1992-10-20
JP2579236B2 (ja) 1997-02-05
DE4113787C2 (de) 1995-11-16
KR940005890B1 (ko) 1994-06-24
KR910020920A (ko) 1991-12-20
DE4113787A1 (de) 1991-11-07

Similar Documents

Publication Publication Date Title
KR930010081B1 (ko) 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
TWI640064B (zh) 動態隨機存取記憶體及其製造方法
US6104053A (en) Semiconductor device comprising capacitor in logic circuit area and method of fabricating the same
CN114121962A (zh) 动态随机存取存储器装置及其形成方法
JPS63237460A (ja) 半導体装置
US5096847A (en) Method making an ultra high density dram cell with stacked capacitor
JPH0412562A (ja) トランジスタおよびその製造方法
CN216818341U (zh) 半导体存储装置
US5459685A (en) Semiconductor memory device having memory cells with enhanced capacitor capacity
KR100473307B1 (ko) 반도체 메모리 장치 및 그 제조 방법
TW543191B (en) Semiconductor device and manufacturing method thereof
CN219437502U (zh) 半导体器件
CN217955857U (zh) 半导体装置
KR940012614A (ko) 고집적 반도체 접속장치 및 그 제조방법
KR950011982B1 (ko) 전도물질 패드를 갖는 반도체 접속장치 및 그 제조방법
KR910007415B1 (ko) 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
KR920000384B1 (ko) 반도체 기억장치의 제조방법 및 그 소자
KR100266020B1 (ko) 캐패시터및그의형성방법
JP2753092B2 (ja) 半導体記憶装置の製造方法
KR930011125B1 (ko) 반도체 메모리장치
KR960013636B1 (ko) 반도체 기억장치의 전하보존전극 제조방법
KR910008122B1 (ko) 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
KR910009615B1 (ko) 반도체 기억장치 및 그 제조방법
KR920001404B1 (ko) 겹쳐진 스택캐패시터를 내장한 반도체장치
JPH07123158B2 (ja) 半導体装置の製造方法