JPH01175764A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ装置に関し、特にＤＲＡＭのセル
アレイの高密度化を図る新規なるデバイス構造に関する
ものである。

従来の技術 高密度ＤＲＡＭ用メモリセルとして、１個のトランリス
タと１個の容量部からなる「１トランジスタ・１キヤパ
シタ」型メモリセルは、構成要素が少なく、セル面積の
微小化が容易であるため、広く使用されている。

近年、ＤＲＡＭは限られたチップ面積内における高密度
化が追求され、素子の微細化が要求されている。１トラ
ンジスタ・１キヤパシタ型メモリセルにおいては、情報
判定の容易さを維持するために、メモリセル容量の減少
は極力避けなければならない。このため、従来の技術と
して、半導体基板に溝を堀り、前記溝側面を容量部とし
て利用することにより、容量部の平面面積を縮小し、素
子の高密度化を図っていた。

例えば、第５図に示す構成では、Ｐ形半導体基板５１に
溝を堀り、プレート電極５８を埋め込み、溝側面に容量
部を形成していた。ここで、５２はビット線、５５はｎ
＋拡散領域、５３はワード線、５６はキャパシタ絶縁膜
、５９はチャネルストップによる分離領域、５４はゲー
ト絶縁膜、５７電荷蓄積領域である。以上は例えば、特
願昭５０−５３８８３号に述べられている。

発明が解決しようとする問題点 上記、従来の構成では、スイッチングトランジスタと、
溝に形成された電荷蓄積領域、それに隣接するメモリセ
ル間を電気的に絶縁するための分離領域が、単位セル毎
の平面領域に必要であるため、−層の高密度化は困難で
あった。

本発明は、かかる点に鑑みてなされたもので、前記従来
の構成と比較して、より高密度な半導体メモリを提供す
ることにある。

問題点を解決するための手段 本発明の半導体メモリ装置のメモリセルは、上記問題点
を解決する為に、メモリセルアレイが形成される領域に
、複数の溝を形成し、その溝の中に１トランジスタ１キ
ヤパシタ型のＤＲＡＭメモリセルを実現する。先ず、溝
の下部にセルプレート電極を形成し、その上にキャパシ
タ絶縁膜を介して、蓄積電極を形成する。蓄積電極は、
溝の側壁を介して、溝の上部の側壁に設けられたスイッ
チングトランジスタのソース部と接続される。スイッチ
ングトランジスタは、前記蓄積電極の上部の溝側壁に、
ゲート絶縁膜とソース、ドレインとなる拡散層より形成
される。前記セルプレート電極は、前記溝下部の基板と
電気的に接続され、外部から任意のバイアス電圧を印加
できる。

作　　　用 本発明は、上記の構成により、１トランジスタ１キャパ
シタ型ＤＲＡＭの全ての構成要素を溝内部に形成するこ
とにより、メモリセルアレイの高密度を図っている。

更に、溝下部に形成されたセルプレート電極に、外部か
らバイアス電圧を印加することにより、任意のセルプレ
ート電圧の設定を可能とする。

実施例 本発明の一実施例を第１図、第２図に示す。第１図は、
本発明の一実施例のメモリセルアレイの平面構成を概略
的に示したもので、第２図は第１図のｒ−＋’断面図で
ある。説明を容易にするため、同一の構成要素は共通の
番号で説明する。

ここで、１はｎ形の半導体基板、２は前記基板１と逆導
電形の半導体層である。１０は前記基板１と半導体層２
に形成された溝、１１は前記溝１０の下部の側壁に形成
された絶縁膜、１２は前記絶縁膜１１と対向する部分の
前記溝１０の下部に形成されたＰｏ１ｙＳｉ等よりなる
セルプレート電極、１３は、前記セルプレート電極１２
上に形成されたキャパシタ絶縁膜、１４は、前記キャパ
シタ絶縁膜１３上に形成されたＰｏ１ｙ　Ｓ　ｉ等より
なる蓄積電極である。１５は、前記溝１０の側壁に形成
されたスイッチングトランジスタのソース部で、１６は
、同じくゲート絶縁膜、１７は、同じ（ドレイン部、１
８は同じくゲート電極である。

そして、ドレイン部１７はビット線、ゲート電極１８は
ワード線の一部を構成する。ここで、前記セルプレート
電極１２は、溝底３０において、前記基板１と電気的に
接続されている。

また、前記蓄積電極１４は、溝側壁のコンタクト２５を
介して、前記スイッチングトランジスタのソース部１５
と電気的に接続されている。

次に、１９は、前記蓄積電極１４と前記ゲート電極１８
を電気的に分離する為の絶縁膜、２０は、隣接するメモ
リセル間を電気的に分離する為の厚いフィールド絶縁膜
より形成される分１１ｆｉＪ域、２１．２２は保護膜や
、配線の層間膜となる絶縁膜である。

ここで、本実施例の製造方法について簡単に説明する。

ｎ形基板１に、エピタキシャル成長等でＰ形の半導体層
２を形成し、ＰＩＥを用いて、溝１０をエツチングにて
形成する。次に溝内部に、ＣＶＤ等で絶縁膜を堆積し、
異方性エツチングにより溝底面の絶縁膜をエツチングし
、溝側壁にだけ絶縁膜１１を形成する。次に、ＬＰ−Ｃ
ＶＤ等で、溝内部にＰｏ１ｙ　Ｓ　ｉを堆積し、溝下部
にセルプレート電極１２を形成する。次にセルプレート
電極１２上に、熱酸化、又はＣＶＤ等により、キャパシ
タ絶縁膜１３を形成し、その上にＬＰ−ＣＶＤ等でＰｏ
１ｙ　Ｓ　ｉを堆積して、蓄積電極１４を形成する。そ
して、ソース部１５は、溝側壁に形成されたコンタクト
２５を介して、不純物ドープされた前記蓄積電極１４の
Ｐｏ１ｙ　Ｓ　ｉからの不純物の熱拡散で形成される。

次に、前記蓄積電極１４上に、ＣＶＤ等により絶縁膜１
９を形成し、熱酸化により、溝側壁にゲート絶縁膜１６
形成する。そしてイオン注入等によりドレイン１７を形
成し、Ｐｏ１ｙ　Ｓ　ｉ等を用いてゲート電極１８を形
成して、溝の１０の上部の側壁に、縦形のスイッチング
トランジスタを形成する。

本発明の第２の実施例を示す断面構造の概略図を第３図
に示す。ここで、５はＰ形基板で、６は前記基板５上に
、エピタキシャル成長、又はイオン注入等で形成された
ｎ形の半導体層で、７は前記半導体層６上に、エピタキ
シャル成長、又はイオン注入等で形成されたＰ形の半導
体層である。

他の構成要素は、前記第１の実施例と同様なので、説明
を容易にする為、省略する。ここで、前記セルプレート
電極１２には、前記半導体層６と電気的に接続され、外
部から任意のバイアス電圧を印加することができる。

本発明の第３の実施例を示す断面構造の概略図を第４図
に示す。ここで８はＰ形基板で、９はｎ形の不純物拡散
層である。他の構成要素は、前記第１の実施例と同様な
ので、説明を容易にする為、省略する。ここで、ｎ形の
不純物拡散層９は、前記蓄積電極１４と同一導電形で、
前記セルプレート電極１２と前記溝底面３０で接し、か
つ前記溝１０間を格子状に接続している。前記格子状の
ｎ形不純物拡散層９に外部から任意のバアイスを印加す
ることにより、前記セルプレート電極１２に任意のバイ
アス電圧を印加することができる。

発明の効果 以上述べてきた様に、本発明においては、メモリセルア
レイ部に複数の溝を形成し、谷溝の中に、溝の側壁を容
いた縦型のスイッチングトランジスタや、溝の下部に形
成した蓄ｍａｔ極、及びセルプレート電極等の１トラン
ジスタ１キャパシタ型ＤＲＡＭの全ての構成要素を形成
することにより、以下の効果が考えられる。

（１）一つの溝の中に１トランジスタ１キャパシタ型Ｄ
ＲＡＭの全ての構成要素を形成することにより、２次元
平面的に見た場合、大幅なセルの高密度化を実現するこ
とができる。

（２）　　信号電荷の蓄積を溝内部に形成されたセルプ
レート電極と蓄積電極間のキャパシタ絶縁膜で行なう為
、基板に入射したα線によって誘起されるソフトエラー
に対して非常に強い。

（３）セルプレート電極が基板、又は半導体層との接続
を介して外部から任意のバイアス電圧の印加が可能の為
、いわゆるｌ　／　２　Ｖ　ｃ　ｃセルプレート電圧を
実現することができる。

以上、本発明により、ソフトエラーに強く、高密度化の
容易なメモリセルを実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における単位セルの概略平面
図、第２図は第１図のＩｉ’線断面図、第３図は本発明
の第２の実施例を示す概略断面図、第４図は本発明の第
３の実施例を示す概略断面図、第５図は従来例を示す概
略断面図である。 １・・・・・・半導体基板、２・・・・・・半導体層、
３・・・・・・半導体基板、６・・・・・・半導体層、
７・・・・・・半導体層、８・・・・・・半導体基板、
９・・・・・・不純物拡散層、１０・・・・・・溝、１
２・・・・・・セルプレート電極、１３・・・・・・キ
ャノ（シタ絶縁膜、１４・・・・・・蓄積電極、１５・
・・・・・ソース、１６・・・・・・ゲート絶縁膜、１
７・・・・・・ドレイン（ビット線）、１８・・・・・
・ゲート電極（ワード線）、２０・・・・・・分離領域
。 代理人の氏名　弁理士　中尾敏男　はか１名第１・図 ＩＯ−、；饗 １７−　　ビル線

Claims (4)

【特許請求の範囲】
1. （１）半導体基板にメモリセルを設け、前記メモリセル
   が、前記基板に設けた複数の溝内に構成され、前記溝の
   下部に形成されたセルプレート電極と、前記セルプレー
   ト電極上の蓄積電極を含み、かつ前記溝の上部の側壁上
   に設けられたスイッチングトランジスタを含み、前記ス
   イッチングトランジスタのソース領域は、前記蓄積電極
   に接続され、前記セルプレート電極は、前記基板と接続
   されてなる半導体メモリ装置。
2. （２）半導体基板が蓄積電極と同一導電形の第１の半導
   体層上に、前記蓄積電極と逆導電形の第２の半導体層を
   形成してなり、第１の半導体層が前記セルプレート電極
   と接し、前記第１の半導体層に外部から任意の電圧の印
   加を可能とする特許請求の範囲第１項記載の半導体メモ
   リ装置。
3. （３）半導体基板が、蓄積電極と逆導電形の第１の半導
   体層上に、前記蓄積電極と同一導電形の第２の半導体層
   を形成し、さらにその上に、前記蓄積電極と逆導電形の
   第３の半導体層を形成してなり、前記第２の半導体層が
   前記セルプレート電極と接し、前記第２の半導体層に外
   部から任意の電圧の印加を可能とする特許請求の範囲第
   １項記載の半導体メモリ装置。
4. （４）半導体基板が蓄積電極と逆導電形の半導体層より
   なり、前記蓄積電極と同一導電形の不純物拡散層をセル
   プレート電極と接し、かつ不純物拡散層を溝間に格子状
   に接続し、格子状の不純物拡散層に外部から任意の電圧
   の印加を可能とする特許請求の範囲第１項記載の半導体
   メモリ装置。