KR20140106239A - 반도체 장치 - Google Patents
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Abstract
반도체 장치가 제공된다. 상기 반도체 장치는 반도체 기판의 내부에 배치되는 채널 영역, 반도체 기판에서 채널 영역의 양 측부들에 각각 배치되는 제 1 확산 영역과 제 2 확산 영역, 및 반도체 기판으로부터 이격해서 채널 영역 상에 제 1 게이트 패턴 그리고 제 1 게이트 패턴의 양 측부들에 각각 배치되는 제 2 게이트 패턴과 제 3 게이트 패턴을 포함한다.
Description
본 발명의 기술적 사상에 따르는 실시예들은 반도체 장치에 관한 것이다.
최근에, 반도체 장치는 디자인 룰의 점진적인 축소에 대응하고 그리고 구동시 소모 전류의 감소를 위하여 피드-백 전계 효과 트랜지스터(feed-back field effect transistor)를 채택해서 제조되고 있다. 상기 피드-백 전계 효과 트랜지스터가 충격 이온화를 이용하는 전형적인 전계 효과 트랜지스터와 동일한 디멘젼(dimension)을 가지는 경우에, 상기 피드-백 전계 효과 트랜지스터는 전형적인 전계 효과 트랜지스터보다 더 가파른 스위칭(swing) 특성을 갖는다.
이를 위해서, 상기 피드-백 전계 효과 트랜지스터는 메인(main) 게이트 패턴의 양 측부들에 위치되는 기생(parasitic) 게이트 패턴들의 도전성들을 이용하여 소오스 영역 및 드레인 영역 사이에 채널 영역의 에너지 밴드(energy band)를 왜곡시켜서 구동된다. 상기 기생 게이트 패턴들의 도전성들은 이온 주입 공정을 이용해서 기생 게이트 패턴들에 N 형 불순물들 및 P 형 불순물들을 순차적으로 주입하거나 P 형 불순물들 및 N 형 불순물들을 순차적으로 주입하여 형성된다.
그러나, 상기 이온 주입 공정은 기생 게이트 패턴들의 형태 및 크기에 의존해서 기생 게이트 패턴들에 불순물들을 충분히 주입시킬 수 없다. 따라서, 상기 기생 게이트 패턴들의 각각은 불순물들을 충분한 양으로 포함하지 않기 때문에 목적하는 도전성을 가지지 못한다. 따라서, 상기 기생 게이트 패턴들은 피드-백 전계 효과 트랜지스터의 스위칭 특성을 열화시킬 우려가 있다.
본 발명이 해결하고자 하는 과제는 피드-백 전계 효과 트랜지스터에서 소오스 영역 및 드레인 영역 사이에 채널 영역의 에너지 밴드를 일정하게 왜곡시키는데 적합한 복수 개의 게이트 패턴들을 포함하는 반도체 장치를 제공하는 데 있다.
본 발명의 실시예들에 따르는 반도체 장치가 제공된다. 상기 반도체 장치는, 제 1 트랜지스터의 구성으로, 반도체 기판의 내부에 배치되는 채널 영역, 상기 반도체 기판의 상기 내부에서 상기 채널 영역의 양 측부들에 각각 배치되는 제 1 확산 영역과 제 2 확산 영역, 상기 반도체 기판으로부터 이격해서 상기 채널 영역 상에 배치되는 제 1 게이트 패턴, 및 상기 제 1 게이트 패턴의 양 측부들에서 상기 제 1 확산 영역과 상기 제 2 확산 영역 상에 각각 배치되는 제 2 게이트 패턴과 제 3 게이트 패턴을 포함하되, 상기 반도체 기판은 최상위 레벨에 진성 실리콘 층(intrinsic silicon layer)을 포함하는 에스 오 아이(silicon on insulator; SOI) 기판이고, 상기 채널 영역은 상기 진성 실리콘 층에 위치되고, 상기 제 1 확산 영역과 상기 제 2 확산 영역은 상기 진성 실리콘 층에서 서로 다른 도전성(conductivity)들을 각각 가지며, 또한 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴은 상기 제 1 게이트 패턴과 다른 적어도 하나의 일 함수(work function)를 갖는다.
상기 제 1 확산 영역과 상기 제 2 확산 영역은 P 형의 불순물들과 N 형의 불순물들을 각각 포함한다.
상기 제 1 확산 영역과 상기 제 2 확산 영역은 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴에 각각 중첩된다.
상기 제 1 게이트 패턴, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴은 상기 제 1 확산 영역과 상기 제 2 확산 영역 사이에서 상기 채널 영역의 길이 방향과 직각되는 폭 방향으로 동일한 길이를 갖는다.
상기 제 1 게이트 패턴, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴은 도전성을 갖는다.
상기 반도체 장치는 상기 반도체 기판의 상면, 그리고 상기 제 1 게이트 패턴, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴의 밑면들 사이에 배치되는 게이트 산화막, 및 상기 게이트 산화막 상에서 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에 제 1 스페이서, 그리고 상기 제 1 게이트 패턴과 상기 제 3 게이트 패턴 사이에 제 2 스페이서를 더 포함하되, 상기 게이트 산화막, 상기 제 1 스페이서와 상기 제 2 스페이서는 절연 물질을 포함한다.
상기 반도체 장치는 상기 제 1 확산 영역, 상기 제 2 확산 영역 및 상기 제 1 게이트 패턴과 각각 접촉하는 전기 노드들을 더 포함하되, 상기 제 1 게이트 패턴은 상기 제 2 게이트 패턴보다 더 높고 그리고 상기 제 3 게이트 패턴보다 더 낮은 일 함수를 가지고, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴은 전기적으로 플로팅(floating)되며, 또한 상기 제 1 트랜지스터는 피드-백(feed-back) 전계 효과 트랜지스터를 구성한다.
상기 반도체 장치는 상기 제 1 확산 영역 및 상기 제 2 게이트 패턴과 접촉하는 비트 라인 노드(bit line node), 상기 제 1 게이트 패턴 및 상기 제 3 게이트 패턴과 접촉하는 워드 라인(word line) 노드, 및 상기 제 2 확산 영역과 접촉하는 센싱 라인(sensing line) 노드를 더 포함하되, 상기 제 1 게이트 패턴은 상기 제 2 게이트 패턴보다 더 높고 그리고 상기 제 3 게이트 패턴보다 더 낮은 일 함수를 가지며, 또한 상기 제 1 트랜지스터는 원 트랜지스터 메모리 셀(one transistor(1T) memory cell)을 구성한다.
상기 반도체 장치는 상기 제 1 확산 영역 및 상기 제 2 게이트 패턴과 접촉하는 비트 라인 노드, 상기 제 1 게이트 패턴 및 상기 제 3 게이트 패턴과 접촉하는 워드 라인 노드, 및 상기 제 1 트랜지스터와 전기적으로 접속하는 제 2 트랜지스터를 더 포함하되, 상기 제 1 게이트 패턴은 상기 제 2 게이트 패턴보다 더 높고 그리고 상기 제 3 게이트 패턴보다 더 낮은 일 함수를 가지고, 상기 제 2 확산 영역은 상기 제 2 트랜지스터의 메모리 노드를 구성하며, 또한 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 투 트랜지스터 메모리 셀(two transistor(2T) memory cell)을 구성한다.
상기 반도체 장치는 상기 제 2 게이트 패턴 및 상기 제 3 게이트 패턴의 주변에 각각 배치되는 제 4 게이트 패턴 및 제 5 게이트 패턴, 상기 제 1 확산 영역과 접촉하는 비트 라인 노드, 상기 제 1 게이트 패턴, 상기 제 2 게이트 패턴 및 상기 제 3 게이트 패턴과 접촉하는 워드 라인 노드, 및 상기 제 1 트랜지스터와 전기적으로 접속하는 제 2 트랜지스터를 더 포함하되, 상기 제 1 게이트 패턴은 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴보다 더 낮고 그리고 상기 제 4 게이트 패턴과 상기 제 5 게이트 패턴보다 더 높은 일 함수를 가지고, 상기 제 2 확산 영역은 상기 제 2 트랜지스터의 메모리 노드를 구성하며, 또한 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 투 트랜지스터 메모리 셀(two transistor(2T) memory cell)을 구성한다.
상술한 바와 같이, 본 발명의 실시예들에 따라서, 반도체 기판의 내부에 위치해서 반도체 기판의 주 표면과 접촉하는 소오스 영역, 채널 영역 및 드레인 영역에 (P+) - (I) - (N+) 의 불순물 극성들을 대응시키고, 그리고
반도체 기판 상에 서로 다른 일 함수(work function)들을 가지는 세 개 이상의 게이트 패턴들을 포함하는 피드-백 전계 효과 트랜지스터를 바탕으로,
본 발명의 실시예들에 따르는 반도체 장치는 피드-백 전계 효과 트랜지스터에서 게이트 패턴들에 이온 주입 공정을 적용하는 대신에 게이트 패턴들의 일 함수들을 이용하여 채널 영역의 에너지 밴드를 안정되게 왜곡시킬 수 있다.
상기 반도체 장치는 게이트 패턴들에 이온 주입 공정을 적용하지 않기 때문에 종래 기술 대비 피드-백 전계 효과 트랜지스터의 반도체 제조 공정을 단순화해서 제조될 수 있다.
본 발명의 실시예들에 따르는 반도체 장치는 게이트 패턴들의 일 함수들을 이용하기 때문에 게이트 패턴들에 적용되는 이온 주입 공정의 불순물 주입량의 영향을 배제시켜서 종래 기술 대비 더 향상된 스위칭 특성을 보이는 피드-백 전계 효과 트랜지스터(feed-back field effet transistor)를 포함할 수 있다.
본 발명의 실시예들에 따르는 반도체 장치는 피드-백 전계 효과 트랜지스터를 바탕으로 해서 원 트랜지스터 메모리 셀(one transistor(1T) memory cell)을 제공할 수 있다.
본 발명의 실시예들에 따르는 반도체 장치는 피드-백 전계 효과 트랜지스터에 저장 구조체를 포함하는 트랜지스터를 전기적으로 접속시켜서 투 트랜지스터 메모리 셀(two transistor(2T) memory cell)을 제공할 수 있다.
도 1 은 본 발명의 제 1 실시예에 따르는 피드-백 전계 효과 트랜지스터를 보여주는 개략도이다.
도 2 는 본 발명의 제 2 실시예에 따르는 원 트랜지스터 메모리 셀을 보여주는 개략도이다.
도 3 은 본 발명의 제 3 실시예에 따르는 투 트랜지스터 메모리 셀을 보여주는 개략도이다.
도 4 는 도 1 의 피드-백 전계 효과 트랜지스터를 포함하는 반도체 장치를 보여주는 단면도이다.
도 5a 는 도 2 의 원 트랜지스터 메모리 셀을 포함하는 반도체 장치를 보여주는 단면도이다.
도 5b 는 도 3 의 투 트랜지스터 메모리 셀을 포함하는 반도체 장치를 보여주는 단면도이다.
도 6 은 도 5b 의 투 트랜지스터 메모리 셀의 변형 구조물을 포함하는 반도체 장치를 보여주는 단면도이다.
도 7 내지 20 은 도 4 의 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 21a 는 도 5a 의 반도체 장치의 형성방법을 설명하는 단면도이다.
도 21b 는 도 5b 의 반도체 장치의 형성방법을 설명하는 단면도이다.
도 22 내지 27 은 도 6 의 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 28 은 도 4 의 피드-백 전계 효과 트랜지스터의 구동을 설명하는 에너지 밴드 다이어그램이다.
도 29 는 도 5b 의 투 트랜지스터 메모리 셀의 구동을 설명하는 에너지 밴드 다이어그램이다.
도 30 은 도 6 의 투 트랜지스터 메모리 셀의 구동을 설명하는 에너지 밴드 다이어그램이다.
도 2 는 본 발명의 제 2 실시예에 따르는 원 트랜지스터 메모리 셀을 보여주는 개략도이다.
도 3 은 본 발명의 제 3 실시예에 따르는 투 트랜지스터 메모리 셀을 보여주는 개략도이다.
도 4 는 도 1 의 피드-백 전계 효과 트랜지스터를 포함하는 반도체 장치를 보여주는 단면도이다.
도 5a 는 도 2 의 원 트랜지스터 메모리 셀을 포함하는 반도체 장치를 보여주는 단면도이다.
도 5b 는 도 3 의 투 트랜지스터 메모리 셀을 포함하는 반도체 장치를 보여주는 단면도이다.
도 6 은 도 5b 의 투 트랜지스터 메모리 셀의 변형 구조물을 포함하는 반도체 장치를 보여주는 단면도이다.
도 7 내지 20 은 도 4 의 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 21a 는 도 5a 의 반도체 장치의 형성방법을 설명하는 단면도이다.
도 21b 는 도 5b 의 반도체 장치의 형성방법을 설명하는 단면도이다.
도 22 내지 27 은 도 6 의 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 28 은 도 4 의 피드-백 전계 효과 트랜지스터의 구동을 설명하는 에너지 밴드 다이어그램이다.
도 29 는 도 5b 의 투 트랜지스터 메모리 셀의 구동을 설명하는 에너지 밴드 다이어그램이다.
도 30 은 도 6 의 투 트랜지스터 메모리 셀의 구동을 설명하는 에너지 밴드 다이어그램이다.
이후로, 본 발명의 기술적 사상의 다양한 실시 예들에 따르는 반도체 장치 및 그의 형성방법은 도 1 내지 27 을 참조하여 설명된다.
먼저, 본 발명의 실시예들에 따르는 반도체 장치는 도 1 내지 6 을 참조해서 보다 상세히 설명된다.
도 1 은 본 발명의 제 1 실시예에 따르는 피드-백 전계 효과 트랜지스터를 보여주는 개략도이다.
도 1 을 참조하면, 본 발명의 제 1 실시예에 따르는 피드-백 전계 효과 트랜지스터(213)는 소오스 노드(source node; SN), 드레인 노드(drain node; DN)와 게이트 노드(gate node; GN)를 포함한다. 상기 소오스 노드(SN), 드레인 노드(DN)와 게이트 노드(GN)는 외부 전원들을 공급받아서 피드-백 전계 효과 트랜지스터(213)의 소오스 영역, 드레인 영역과 채널 영역(C1)의 에너지 밴드(energy band)를 변화시키도록 구성된다.
상기 피드-백 전계 효과 트랜지스터(213)는 제 1 노드(N1), 제 2 노드(N2)와 제 3 노드(N3)를 더 포함한다. 상기 제 1 노드(N1)는 제 2 노드(N2)보다 더 높고 그리고 제 3 노드(N3)보다 더 낮은 일 함수를 갖는다. 이 경우에, 상기 제 2 노드(N2)와 제 3 노드(N3)는 전기적으로 플로팅되어서 채널 영역(C1)의 에너지 밴드를 왜곡시키도록 구성된다.
상기 채널 영역(C1)의 에너지 밴드의 왜곡은 소오스 영역, 채널 영역(C1)과 드레인 영역의 에너지 밴드에서 전하의 순방향 흐름을 연속적으로 피드-백되게 발생시킨다. 상기 채널 영역(C1)의 에너지 밴드의 왜곡은 도 4 및 도 28 에서 더 상세히 설명된다. 상기 제 1 노드(N1)는 게이트 노드(GN)와 전기적으로 접속하도록 구성된다.
상기 제 1 노드(N1)는 게이트 노드(GN)로부터 전원을 공급받아서 채널 영역(C1)의 에너지 밴드에서 전하의 흐름을 제어한다. 상기 제 2 노드(N2)와 제 3 노드(N3)는 채널 영역(C1)의 에너지 밴드를 왜곡시켜서 전하의 흐름을 제어한다.
도 2 는 본 발명의 제 2 실시예에 따르는 원 트랜지스터 메모리 셀(one transistor(1T) memory cell)을 보여주는 개략도이다.
도 2 를 참조하면, 본 발명의 제 2 실시예에 따르는 원 트랜지스터 메모리 셀(216)은 도 1 의 피드-백 전계 효과 트랜지스터(213)를 바탕으로 해서 제조된다. 이 경우에, 상기 원 트랜지스터 메모리 셀(216)은 메모리 셀 어레이(memory cell array)의 구성을 위해서 하나의 피드-백 전계 효과 트랜지스터에 비트 라인(bit line; B/L), 선택 라인(select line; S/L)과 워드 라인(word line; W/L)을 전기적으로 접속하도록 구성된다.
상기 비트 라인(B/L), 선택 라인(S/L)과 워드 라인(W/L)은 피드-백 전계 효과 트랜지스터(213)의 소오스 노드(SN), 드레인 노드(DN)와 게이트 노드(GL)를 각각 대체한다. 또한, 상기 원 트랜지스터 메모리 셀(216)은 하나의 피드-백 전계 효과 트랜지스터에서 제 1 노드(N1), 제 2 노드(N2)와 제3 노드(N3)를 더 포함한다. 상기 제 1 노드(N1)는 제 2 노드(N2)보다 더 높고 그리고 제 3 노드(N3)보다 더 낮은 일 함수를 갖는다.
상기 제 1 노드(N1), 제 2 노드(N2)와 제3 노드(N3)는 하나의 피드-백 전계 효과 트랜지스터의 채널 영역(C2)의 에너지 밴드를 왜곡시키도록 구성된다. 상기 제 2 노드(N2)는 비트 라인(B/L)에 전기적으로 접속된다. 상기 제 1 노드(N1)와 제 3 노드(N3)는 워드 라인(W/L)에 전기적으로 접속된다.
상기 제 1 노드(N1), 제 2 노드(N2)와 제3 노드(N3)는 원 트랜지스터 메모리 셀(216)의 구동 시에 하나의 피드-백 전계 효과 트랜지스터의 소오스 영역, 채널 영역(C2)과 드레인 영역의 에너지 밴드에서 전하의 순방향 흐름을 연속적으로 피드-백되게 발생시키도록 기여한다.
도 3 은 제 3 실시예에 따르는 투 트랜지스터 메모리 셀(two transistor(2T) memory cell)을 보여주는 개략도이다.
도 3 을 참조하면, 본 발명의 실시예들에 따르는 투 트랜지스터 메모리 셀(219)은 도 2 의 원 트랜지스터 메모리 셀(216)을 바탕으로 해서 제조된다. 이 경우에, 상기 투 트랜지스터 메모리 셀(219)은 라이트 트랜지스터(write transistir; WTr)와 리드 트랜지스터(read transistir; RTr)를 포함한다.
상기 투 트랜지스터 메모리 셀(219)은 메모리 셀 어레이의 구성을 위해서 라이트 트랜지스터(WTr)에 라이트 비트 라인(write bit line; WBL)과 라이트 워드 라인(write word line; WWL)을 전기적으로 접속하며, 또한 리드 트랜지스터(RTr)에 리드 비트 라인(read bit line; RBL)과 리드 워드 라인(read word line; RWL)을 전기적으로 접속하도록 구성된다.
상기 라이트 트랜지스터(WTr), 라이트 비트 라인(WBL)과 라이트 워드 라인(WWL)은 도 2 의 원 트랜지스터 메모리 셀(216)과 유사한 구성을 갖는다. 다만, 상기 라이트 트랜지스터(WTr)는 라이트 비트 라인(WBL)의 반대편에서 리드 트랜지스터(RTr)의 메모리 노드(memory node; MN)와 전기적으로 접속하도록 구성된다.
상기 메모리 노드(MN)는 라이트 트랜지스터(WTr)로부터 전하를 받아서 리드 트랜지스터(RTr)에 전하를 저장하거나, 리드 트랜지스터(RTr)로부터 전하를 받아서 라이트 트랜지스터(WTr)에 전하를 공급하도록 구성된다. 상기 라이트 트랜지스터(WTr)는 제 1 노드(N1), 제 2 노드(N2)와 제 3 노드(N3)를 포함한다.
상기 제 1 노드(N1)는 제 2 노드(N2)보다 더 높고 그리고 제 3 노드(N3)보다 더 낮은 일 함수를 갖는다. 상기 제 1 노드(N1), 제 2 노드(N2)와 제 3 노드(N3)는 라이트 트랜지스터(WTr)의 채널 영역(C3)의 에너지 밴드를 왜곡시키도록 구성된다. 상기 제 2 노드(N2)는 라이트 비트 라인(WBL)과 전기적으로 접속하도록 구성된다.
상기 제 1 노드(N1)와 제 3 노드(N3)는 라이트 워드 라인(WWL)과 전기적으로 접속하도록 구성된다. 상기 제 1 노드(N1), 제 2 노드(N2)와 제3 노드(N3)는 투 트랜지스터 메모리 셀(219)의 구동 시에 라이트 트랜지스터(WTr)의 소오스 영역, 채널 영역(C3)과 드레인 영역의 에너지 밴드에서 전하의 순방향 흐름을 연속적으로 피드-백되게 발생시키도록 기여한다.
도 4 는 도 1 의 피드-백 전계 효과 트랜지스터를 포함하는 반도체 장치를 보여주는 단면도이다.
도 4 를 참조하면, 본 발명의 실시예들에 따르는 반도체 장치(220)는 피드-백 트랜지스터(213)를 포함한다. 상기 피드-백 트랜지스터(213)는 반도체 기판(10) 상에 제 1 게이트 패턴(38), 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)을 포함한다. 상기 반도체 기판(10)은 차례로 적층되는 제 1 실리콘 층(3), 절연층(6)과 제 2 실리콘 층(9)을 포함하는 에스 오 아이(silicon on insulator; SOI) 기판이다.
이 경우에, 상기 제 2 실리콘 층(9)은 진성 실리콘 층(intrinsic silicon layer)을 포함한다. 상기 제 1 게이트 패턴(38), 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)은 도 1 의 제 1 노드(N1), 제 2 노드(N2)와 제 3 노드(N3)에 각각 대응된다. 따라서, 상기 제 1 게이트 패턴(38)은 제 2 게이트 패턴(74)보다 더 높고 그리고 제 3 게이트 패턴(124)보다 낮은 일 함수를 갖는다.
상기 제 1 게이트 패턴(38), 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)은 도전 물질을 포함한다. 상기 제 1 게이트 패턴(38) 상에 마스크 패턴(48)이 배치된다. 상기 마스크 패턴(48)은 절연 물질을 포함한다. 상기 반도체 기판(10)의 상면, 그리고 제 1 게이트 패턴(38), 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)의 밑면들 사이에 게이트 산화막(20)이 배치된다.
상기 게이트 산화막(20)은 절연 물질을 포함한다. 상기 게이트 산화막(20) 상에 제 1 스페이서(64)와 제 2 스페이서(114)가 배치된다. 상기 제 1 스페이서(64)와 제 2 스페이서(114)는 제 1 게이트 패턴(38)과 제 2 게이트 패턴(74) 사이에, 그리고 제 1 게이트 패턴(38)과 제 3 게이트 패턴(124) 사이에 각각 배치된다. 상기 제 1 스페이서(64)는 제 1 게이트 패턴(38)과 제 2 게이트 패턴(74) 사이로부터 마스크 패턴(48)의 상면으로 연장하도록 구성된다.
상기 제 1 스페이서(64)는 제 1 게이트 패턴(38)과 제 2 게이트 패턴(74) 사이로부터 제 2 게이트 패턴(74)의 밑면 아래를 경유해서 제 3 게이트 패턴(124)의 반대편을 향하여 연장하도록 구성된다. 상기 제 2 스페이서(114)는 제 1 게이트 패턴(38)과 제 3 게이트 패턴(124) 사이로부터 제 3 게이트 패턴(124)의 밑면 아래를 경유해서 제 2 게이트 패턴(74)의 반대편을 향하여 연장하도록 구성된다.
상기 제 1 스페이서(64)와 제 2 스페이서(114)는 절연 물질을 포함한다. 상기 반도체 기판(10)의 제 2 실리콘 층(9)에서, 상기 제 1 게이트 패턴(38) 아래에 채널 영역(C1)이 배치된다. 상기 채널 영역(C1)은 제 1 게이트 패턴(38), 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)과 중첩하도록 구성된다.
상기 채널 영역(C1)의 양 측부들에 제 1 확산 영역(80)과 제 2 확산 영역(130)이 각각 배치된다. 좀 더 상세하게 설명하면, 상기 제 1 확산 영역(80)과 제 2 확산 영역(130)은 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124) 아래에 각각 위치된다. 상기 제 1 확산 영역(80)과 제 2 확산 영역(130)은 피드-백 트랜지스터(213)의 소오스 영역과 드레인 영역, 또는 드레인 영역과 소오스 영역에 각각 대응한다.
상기 제 1 확산 영역(80)과 제 2 확산 영역(130)은 서로 다른 도전성(conductivity)들을 각각 갖는다. 예를 들면, 상기 제 1 확산 영역(80)은 P+ 형의 불순물들을 포함한다. 상기 제 2 확산 영역(130)은 N+ 형의 불순물들을 포함한다. 상기 제 1 스페이서(64)와 제 2 스페이서(114) 상에 층간 절연막(140)이 배치된다. 상기 층간 절연막(140)은 제 1 스페이서(64), 제 2 게이트 패턴(74), 제 2 스페이서(114)와 제 3 게이트 패턴(124)을 덮도록 구성된다.
상기 층간 절연막(140)은 절연 물질을 포함한다. 상기 층간 절연막(140)에 제 1 내지 3 전기 노드들(153a, 153b, 153c)이 배치된다. 상기 제 1 전기 노드(153a)는 게이트 산화막(20), 제 1 스페이서(64) 및 층간 절연막(140)을 관통해서 제 1 확산 영역(80)과 전기적으로 접촉하도록 구성된다. 상기 제 2 전기 노드(153b)는 마스크 패턴(48), 제 1 스페이서(64) 및 층간 절연막(140)을 관통해서 제 1 게이트 패턴(38)과 전기적으로 접촉하도록 구성된다.
상기 제 3 전기 노드(153c)는 게이트 산화막(20), 제 2 스페이서(114) 및 층간 절연막(140)을 관통해서 제 2 확산 영역(130)과 전기적으로 접촉하도록 구성된다. 상기 제 1 내지 3 전기 노드들(153a, 153b, 153c)은 도전 물질을 포함한다. 상기 제 1 내지 3 전기 노드들(153a, 153b, 153c)은 도 1 의 소오스 노드(SN), 게이트 노드(GN)와 드레인 노드(DN)에 각각 대응된다.
상기 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)은 전기적으로 플로팅되어서 채널 영역(C1)의 에너지 밴드를 왜곡시키도록 구성된다. 상기 채널 영역(C1)의 에너지 밴드의 왜곡은 도 28 을 참조하여 다음과 같이 설명된다. 도 28 의 (a) 내지 (d)의 각각은 피드-백 트랜지스터(213)의 구동 단계를 설명하는 에너지 밴드를 도시한다.
이 경우에, 도 28 의 구동 단계 (a)는 피드-백 트랜지스터(213)에 외부 전원을 인가시키지 않은 에너지 밴드를 도시한다. 도 28 의 구동 단계들 (b) 내지 (d) 의 각각은 피드-백 트랜지스터(213)에 외부 전원을 인가시킨 에너지 밴드를 도시한다.
좀 더 상세하게 설명하면, 상기 피드-백 트랜지스터(213)의 형성 후에, 상기 제 1 게이트 패턴 내지 제 3 게이트 패턴(38, 74, 124)은 반도체 기판(10)의 제 2 실리콘 층(9) 내 제 1 확산 영역(80), 채널 영역(C1) 및 제 2 확산 영역(130)과 전기적으로 에너지 밴드를 정렬해서 도 28 의 구동 단계 (a) 의 에너지 밴드를 형성한다.
상기 에너지 밴드는 도면의 세로 방향을 따라서 밸런스 밴드(valence band) 및 컨덕션 밴드(conduction band)로 개략적으로 정의된다. 상기 밸런스 밴드는 밸런스 에너지 레벨(Ev)을 갖는다. 상기 컨덕션 밴드는 컨덕션 에너지 레벨(Ec)을 갖는다. 상기를 근거로 해서, 본 발명을 간단하게 설명하기 위해서, 상기 밸런스 밴드 및 컨덕션 밴드는 도면에서 밸런스 에너지 레벨(Ev) 및 컨덕션 에너지 레벨(Ec)로 각각 지칭하기로 한다.
또한, 상기 에너지 밴드는 도면의 가로 방향을 따라서 제 1 내지 5 영역들(R1, R2, R3, R4, R5)로 세분된다. 상기 제 1 내지 5 영역들(R1, R2, R3, R4, R5)은 도 4 의 제 1 확산 영역(80), 제 2 노드(74), 제 1 노드(38), 제 3 노드(124), 및 제 2 확산 영역(130)에 각각 대응된다. 상기 제 1 내지 5 영역들(R1, R2, R3, R4, R5)은 피드-백 트랜지스터(213)의 구동 동안에 에너지 밴드를 부분적으로 설명하기 위해서 이용된다.
상기 반도체 기판(10)의 제 2 실리콘 층(9)에서, 상기 제 1 확산 영역(80), 채널 영역(C1)과 제 2 확산 영역(130)은 에너지 밴드 내 제 1 영역(R1), 제 3 영역(R3)과 제 5 영역(R5)을 각각 점유한다. 상기 제 2 게이트 패턴(74) 및 제 3 게이트 패턴(124)이 순차적으로 증가되고 그리고 제 1 게이트 패턴(38)과 다른 일 함수들을 가지기 때문에, 상기 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)은 채널 영역(C1)에 대응되는 에너지 밴드의 밸런스 밴드와 컨덕션 밴드에서 에너지 밴드를 오목 형상 및 볼록 형상으로 왜곡시키도록 구성된다.
좀 더 상세하게 설명하면, 상기 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)은 제 1 확산 영역(80) 및 채널 영역(C1) 사이에, 그리고 채널 영역(C1) 및 제 2 확산 영역(130) 사이에서 에너지 밴드 내 제 2 영역(R2) 및 제 4 영역(R4)을 각각 점유한다. 상기 제 2 영역(R2)은 오목 형상에서 제 1 에너지 우물(first energy well; EW1)을 갖는다. 상기 제 4 영역(R4)은 볼록 형상에서 제 2 에너지 우물(second energy well; EW2)을 갖는다.
상기 제 1 에너지 우물(EW1) 및/ 또는 제 2 에너지 우물(EW2)은 피드-백 트랜지스터(213)의 구동 동안에 전하로 채워지기 때문에 제 1 확산 영역(80), 채널 영역(C1)과 제 2 확산 영역(130)의 에너지 밴드에서 전하의 순방향 흐름을 연속적으로 피드-백되게 발생시키도록 기여한다.
도 5a 는 도 2 의 원 트랜지스터 메모리 셀을 포함하는 반도체 장치를 보여주는 단면도이다. 이 경우에, 도 5a 는 도 4 와 동일한 부재에 대해서 동일한 부호를 이용한다.
도 5a 를 참조하면, 본 발명의 실시예들에 따르는 반도체 장치(220)는 원 트랜지스터 메모리 셀(216)을 포함한다. 상기 원 트랜지스터 메모리 셀(216)은 도 4 의 피드-백 트랜지스터(213)와 유사한 구조를 갖는다. 그러나, 상기 원 트랜지스터 메모리 셀(216)은 피드-백 트랜지스터(213)의 제 1 전기 노드(153a), 제 2 전기 노드(153b)와 제 3 전기 노드(153c)를 각각 대체하는 비트 라인 노드(bit line node; 156a), 워드 라인 노드(word line node; 156b)와 센싱 라인 노드(sensing line node; 156c)를 포함한다.
상기 비트 라인 노드(156a), 워드 라인 노드(156b)와 센싱 라인 노드(156c)는 층간 절연막(140)에 배치된다. 좀 더 상세하게 설명하면, 상기 비트 라인 노드(156a)는 게이트 산화막(20), 제 1 스페이서(64) 및 층간 절연막(140)을 관통해서 제 1 확산 영역(80) 및 제 2 게이트 패턴(74)과 접촉하도록 구성된다. 상기 워드 라인 노드(156b)는 마스크 패턴(48), 제 1 스페이서(64) 및 층간 절연막(140)을 관통해서 제 1 게이트 패턴(38) 및 제 3 게이트 패턴(124)과 접촉하도록 구성된다.
상기 센싱 라인 노드(156c)는 게이트 산화막(20), 제 2 스페이서(114) 및 층간 절연막(140)을 관통해서 제 2 확산 영역(130)과 접촉하도록 구성된다. 상기 비트 라인 노드(156a), 워드 라인 노드(156b)와 센싱 라인 노드(156c)는 도전 물질을 포함한다. 상기 비트 라인 노드(156a), 워드 라인 노드(156b)와 센싱 라인 노드(156c)는 도 2 의 비트 라인(B/L), 게이트 라인(G/L)과 센싱 라인(S/L)에 전기적으로 각각 접속된다.
상기 원 트랜지스터 메모리 셀(216)의 구동은, 도 28 의 피드-백 트랜지스터(213)의 구동과 유사하게, 제 1 확산 영역(80), 채널 영역(C2)과 제 2 확산 영역(130)의 에너지 밴드에서 전하의 순방향 흐름의 연속적인 피드-백을 이용해서 설명된다.
도 5b 는 도 3 의 투 트랜지스터 메모리 셀을 포함하는 반도체 장치를 보여주는 단면도이다. 이 경우에, 도 5b 는 도 4 와 동일한 부재에 대해서 동일한 부호를 이용한다.
도 5b 를 참조하면, 본 발명의 실시예들에 따르는 반도체 장치(220)는 투 트랜지스터 메모리 셀(219)을 포함한다. 상기 투 트랜지스터 메모리 셀(219)은 도 3 의 라이트 트랜지스터(WTr)와 리드 트랜지스터(RTr)를 포함한다. 상기 라이트 트랜지스터(WTr)는 도 5a 의 원 트랜지스터 메모리 셀(216)과 유사한 구조를 갖는다. 그러나, 상기 라이트 트랜지스터(WTr)는 원 트랜지스터 메모리 셀(216)로부터 센싱 라인 노드(156c)를 제거해서 형성된다.
이 경우에, 상기 투 트랜지스터 메모리 셀(219)은 제 1 확산 영역(80) 및 제 2 확산 영역(130) 사이에 채널 영역(C3)을 갖는다. 상기 투 트랜지스터 메모리 셀(219)의 제 2 확산 영역(130)은 도 3 에서 리드 트랜지스터(RTr)를 향하여 연장되어서 리드 트랜지스터(RTr)의 메모리 노드(MN)를 구성한다. 상기 투 트랜지스터 메모리 셀(219)의 구동은 도 29 를 참조해서 설명된다.
도 6 은 도 5b 의 투 트랜지스터 메모리 셀의 변형 구조물을 포함하는 반도체 장치를 보여주는 단면도이다. 이 경우에, 도 6 은 도 4 와 동일한 부재에 대해서 동일한 부호를 이용한다.
도 6 을 참조하면, 본 발명의 실시예들에 따르는 반도체 장치(220)는 투 트랜지스터 메모리 셀(219a)을 포함한다. 상기 투 트랜지스터 메모리 셀(219a)은, 도 5b 의 투 트랜지스터 메모리 셀(219)과 유사하게, 라이트 트랜지스터(WTr) 및 리드 트랜지스터(RTr)를 포함한다. 그러나, 상기 라이트 트랜지스터(WTr)는 도 5b 의 라이트 트랜지스터(WTr)와 다른 구조를 갖는다.
좀 더 상세하게 설명하면, 상기 라이트 트랜지스터(WTr)는 게이트 산화막(20) 아래에서 도 5b 의 라이트 트랜지스터(WTr)와 동일한 구조를 갖는다. 다만, 상기 라이트 트랜지스터(WTr)는 도 5b 의 라이트 트랜지스터(WTr)의 제 1 확산 영역(80), 채널 영역(C3)과 제 2 확산 영역(130)에 각각 대응되는 제 1 확산 영역(160), 채널 영역(C4)과 제 2 확산 영역(190)을 갖는다. 이 경우에, 상기 제 2 확산 영역(190)은, 도 5b 의 제 2 확산 영역(130)과 동일하게, 리드 트랜지스터(RTr)를 향하여 연장되어서 리드 트랜지스터(RTr)의 메모리 노드(MN)를 구성한다.
상기 라이트 트랜지스터(WTr)는 게이트 산화막(20)의 상부에서 도 5b 의 라이트 트랜지스터(WTr)와 다른 구조를 갖는다. 즉, 상기 라이트 트랜지스터(WTr)는 채널 영역(C4) 상에 제 1 게이트 패턴(39), 제 2 게이트 패턴(129)들과 제 3 게이트 패턴(79)들이 배치된다. 상기 제 1 게이트 패턴(39)은 채널 영역(C4)의 중앙 영역에 대응해서 게이트 산화막(20) 상에 위치된다.
상기 제 2 게이트 패턴(129)들은 제 1 게이트 패턴(39)의 양 측부들에 각각 배치된다. 상기 제 2 게이트 패턴(129)들은 제 1 게이트 패턴(39)보다 더 높은 일 함수를 갖는다. 상기 제 3 게이트 패턴(79)들은 제 2 게이트 패턴(129)의 양 측부들에 각각 배치된다. 상기 제 3 게이트 패턴(79)들은 제 1 게이트 패턴(39)과 제 2 게이트 패턴(129)들보다 더 낮은 일 함수를 갖는다. 상기 제 1 게이트 패턴(39), 제 2 게이트 패턴(129)들과 제 3 게이트 패턴(79)들은 도전 물질을 포함한다.
상기 게이트 산화막(20) 상에 제 1 스페이서(69)들과 제 2 스페이서(119)들이 배치된다. 상기 제 1 스페이서(69)들은 제 1 게이트 패턴(39)과 제 2 게이트 패턴(129)들 사이에 배치된다. 상기 제 2 스페이서(119)들은 제 2 게이트 패턴(69)들과 제 3 게이트 패턴(79)들 사이에 배치된다. 상기 제 1 스페이서(69)들과 제 2 스페이서(119)들은 제 2 게이트 패턴(129)들과 제 3 게이트 패턴(79)들 아래에서 서로 접촉하도록 구성된다.
상기 제 1 스페이서(69)들과 제 2 스페이서(119)들은 절연 물질을 포함한다. 상기 게이트 산화막(20) 상에 층간 절연 패턴(145) 및 캡핑막(200)이 차례로 적층된다. 상기 층간 절연 패턴(145)과 캡핑막(200)은 절연 물질을 포함한다. 상기 층간 절연 패턴(145)과 캡핑막(200)에 비트 라인 노드(159a)와 워드 라인 노드(159b)가 배치된다.
상기 비트 라인 노드(159a)는 게이트 산화막(20), 층간 절연 패턴(145) 및 캡핑막(200)을 관통해서 제 1 확산 영역(160)과 접촉하도록 구성된다. 상기 워드 라인 노드(159b)는 캡핑막(200)을 관통해서 제 1 게이트 패턴(39), 제 1 스페이서(69)들 및 제 2 게이트 패턴(129)들과 접촉하도록 구성된다.
상기 비트 라인 노드(159a)와 워드 라인 노드(159b)는 도전 물질을 포함한다. 이 경우에, 상기 제 3 게이트 패턴(79)들은 게이트 산화막(20) 상에서 전기적으로 플로팅된다. 상기 제 2 게이트 패턴(129)들과 제 3 게이트 패턴(79)들은 채널 영역(C4)의 에너지 밴드를 왜곡한다. 상기 채널 영역(C4)의 에너지 밴드의 왜곡은 도 30 에서 라이트 트랜지스터(WTr)의 에너지 밴드를 참조해서 설명된다.
우선적으로, 상기 투 트랜지스터 메모리 셀(219a)이 형성되는 동안에, 상기 제 1 게이트 패턴(39), 제 2 게이트 패턴(129)들과 제 3 게이트 패턴(79)들은 반도체 기판(10)의 제 2 실리콘 층(9) 내 제 1 확산 영역(160), 채널 영역(C4) 및 제 2 확산 영역(190)과 전기적으로 에너지 밴드를 정렬해서 도 30 의 구동 단계 (a) 의 에너지 밴드를 형성한다.
상기 에너지 밴드의 형상은 비트 라인 노드(159a)와 워드 라인 노드(159b)에 전원들을 공급하지 않은 시점을 기준으로 한다. 우선적으로, 상기 반도체 기판(10)의 제 2 실리콘 층(9)은 제 1 확산 영역(160), 채널 영역(C4)과 제 2 확산 영역(190)을 포함한다. 상기 제 1 확산 영역(160), 채널 영역(C4)과 제 2 확산 영역(190)은 에너지 밴드 내에서 제 1 영역(R1), 제 3 영역(R3)과 제 5 영역(R5)을 각각 점유한다.
상기 제 2 게이트 패턴(129)들과 제 3 게이트 패턴(79)들이 순차적으로 감소되고 그리고 제 1 게이트 패턴(39)과 다른 일 함수들을 가지기 때문에, 상기 제 2 게이트 패턴(129)들은 채널 영역(C3)에 대응되는 에너지 밴드의 밸런스 밴드(valence band) 및 컨덕션 밴드(conduction band)에서 에너지 밴드를 볼록 형상들로 왜곡시키도록 구성된다.
상기 제 3 게이트 패턴(79)들은 채널 영역(C3)에 대응되는 에너지 밴드의 밸런스 밴드(valence band)와 컨덕션 밴드(conduction band)에서 에너지 밴드를 오목 형상들로 왜곡시키도록 구성된다. 좀 더 상세하게 설명하면, 상기 제 2 게이트 패턴(129)들 및 제 3 게이트 패턴(79)들은 제 1 확산 영역(160)과 채널 영역(C4) 사이에서, 그리고 채널 영역(C4)과 제 2 확산 영역(190) 사이에서 제 2 영역들(R21, R22)과 제 4 영역들(R41, R42)을 점유한다.
상기 제 2 영역들(R21, R22)은 오목 및 볼록 형상들에서 제 1 에너지 우물들(EW11, EW12)을 가지고, 그리고 상기 제 4 영역들(R41, R42)은 볼록 및 오목 형상들에서 제 2 에너지 우물들(EW21, EW22)을 갖는다. 상기 제 1 에너지 우물들(EW11, EW12) 및/ 또는 제 2 에너지 우물들(EW21, EW22)은 라이트 트랜지스터(WTr)의 구동 동안에 전하로 채워지기 때문에 제 1 확산 영역(160), 채널 영역(C4)과 제 2 확산 영역(190)의 에너지 밴드에서 전하의 순방향 흐름을 연속적으로 피드-백되게 발생시키도록 기여한다.
다음으로, 본 발명의 실시예들에 따르는 반도체 장치의 형성방법은 도 7 내지 27 을 참조해서 설명된다.
도 7 내지 20 은 도 4 의 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 7 을 참조하면, 본 발명의 실시예들에 따라서 반도체 기판(10)이 준비된다. 상기 반도체 기판(10)은 차례로 적층되는 제 1 실리콘 층(3), 절연층(6)과 제 2 실리콘 층(9)을 포함한다. 상기 제 1 실리콘 층(3)은 도핑되거나 도핑되지 않은 실리콘 층을 포함한다. 상기 절연층(6)은 절연 물질, 예를 들면, 실리콘 옥사이드를 포함한다. 상기 제 2 실리콘 층(9)은 진성 실리콘 층을 포함한다.
상기 제 2 실리콘 층(9) 상에 게이트 산화막(20)이 형성된다. 상기 게이트 산화막(20)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 금속 옥사이드 또는 이들의 조합을 포함한다.
도 8 을 참조하면, 상기 게이트 산화막(20) 상에 제 1 도전막(30)이 형성된다. 상기 제 1 도전막(30)은 도전 물질, 예를 들면, 금속 나이트라이드(TiN) 또는 텅스텐(W)을 포함한다. 상기 제 1 도전막(30) 상에 마스크 막(40)이 형성된다. 상기 마스크 막(40)은 절연 물질, 예를 들면, 실리콘 나이트라이드를 포함한다. 상기 마스크 막(40) 상에 제 1 포토레지스트 패턴(50)이 형성된다.
상기 제 1 포토레지스트 패턴(50)은 마스크 막(40)을 부분적으로 노출시키도록 형성된다.
도 9 를 참조하면, 상기 게이트 산화막(20)과 제 1 포토레지스트 패턴(50)을 식각 버퍼막과 식각 마스크로 이용해서 도 8 의 제 1 도전막(30)과 마스크 막(40)이 식각된다. 상기 제 1 도전막(30)과 마스크 막(40)이 식각된 후에, 상기 제 1 도전막(30)과 마스크 막(40)은 제 1 예비 게이트 패턴(34)과 예비 마스크 패턴(44)으로 형성된다.
상기 제 1 예비 게이트 패턴(34)과 예비 마스크 패턴(44)은 게이트 산화막(20)을 노출시키도록 형성된다.
도 10 을 참조하면, 상기 예비 마스크 패턴(44)으로부터 도 9 의 제 1 포토레지스트 패턴(50)이 제거된다. 상기 게이트 산화막(20) 상에 제 1 스페이서 막(60)이 형성된다. 상기 제 1 스페이서 막(60)은 제 1 예비 게이트 패턴(34)과 예비 마스크 패턴(44)을 덮도록 형성된다. 상기 제 1 스페이서 막(60)은 절연 물질, 예를 들면, 실리콘 옥사이드를 포함한다.
상기 제 1 스페이서 막(60) 상에 제 2 도전막(70)이 형성된다. 상기 제 2 도전막(70)은 도전 물질, 예를 들면, 제 1 예비 게이트 패턴(34)보다 더 낮은 일 함수를 가지는 도핑된 실리콘 또는 금속을 포함한다.
도 11 을 참조하면, 상기 제 1 스페이서 막(60)을 식각 버퍼막으로 이용해서 도 10 의 제 2 도전막(70)을 전면적으로 식각한다. 상기 제 2 도전막(70)이 식각된 후에, 상기 제 2 도전막(70)은 제 1 예비 게이트 패턴(34)과 예비 마스크 패턴(44)의 측부에 제 2 게이트 패턴(74)으로 형성된다. 상기 제 2 게이트 패턴(74)은 게이트 산화막(20)과 예비 마스크 패턴(44) 상에서 제 1 스페이서 막(60)을 노출시키도록 형성된다.
도 12 를 참조하면, 상기 제 1 예비 게이트 패턴(34), 예비 마스크 패턴(44)과 제 2 게이트 패턴(74)을 이온 주입 마스크로 이용해서 게이트 산화막(20)과 제 1 스페이서 막(60)을 통하여 반도체 기판(10)에 P+ 불순물들이 주입된다. 상기 P+ 불순물들은 반도체 기판(10)의 제 2 실리콘 층(9)에 제 1 확산 영역(80)을 형성한다. 상기 제 1 확산 영역(80)은 제 2 게이트 패턴(74)에 정렬되어서 제 2 게이트 패턴(74)과 중첩하거나 중첩되지 않는다.
도 13 을 참조하면, 상기 제 1 스페이서 막(60) 상에 보호막(90)이 형성된다. 상기 보호막(90)은 제 2 게이트 패턴(74)을 덮도록 형성된다. 상기 보호막(90)은 절연 물질, 예를 들면, 제 1 스페이서 막(60) 및 제 2 게이트 패턴(74)과 다른 식각률을 가지는 물질을 포함한다. 상기 보호막(90) 상에 제 2 포토레지스트 패턴(100)이 형성된다.
상기 제 2 포토레지스트 패턴(100)은 제 2 게이트 패턴(74)과 제 1 확산 영역(80) 상에 위치해서 보호막(90)을 노출시키도록 형성된다.
도 14 를 참조하면, 상기 게이트 산화막(20)과 제 2 포토레지스트 패턴(100)을 식각 버퍼막과 식각 마스크로 이용해서 도 13 의 제 1 예비 게이트 패턴(34), 예비 마스크 패턴(44), 제 1 스페이서 막(60)과 보호막(90)이 식각된다. 상기 제 1 예비 게이트 패턴(34), 예비 마스크 패턴(44), 제 1 스페이서 막(60)과 보호막(90)이 식각된 후에, 상기 제 1 예비 게이트 패턴(34), 제 1 스페이서 막(60), 예비 마스크 패턴(44)과 보호막(90)은 제 1 게이트 패턴(38), 마스크 패턴(48), 제 1 스페이서(64)와 예비 보호 패턴(94)으로 형성된다.
도 15 를 참조하면, 상기 예비 보호 패턴(94)으로부터 도 14 의 제 2 포토레지스트 패턴(100)이 제거된다. 상기 게이트 산화막(20) 상에 제 2 스페이서 막(110)이 형성된다. 상기 제 2 스페이서 막(110)은 제 1 게이트 패턴(38), 마스크 패턴(48), 제 1 스페이서(64)와 예비 보호 패턴(94)을 덮도록 형성된다. 상기 제 2 스페이서 막(110)은 절연 물질, 예를 들면, 제 1 스페이서(64)와 동일한 물질을 포함하나, 이에 한정되지 않는다.
상기 제 2 스페이서 막(110) 상에 제 3 도전막(120)이 형성된다. 상기 제 3 도전막(120)은 도전 물질, 예를 들면, 제 1 게이트 패턴(38)보다 더 높은 일 함수를 가지는 도핑된 실리콘 또는 금속을 포함한다.
도 16 을 참조하면, 상기 제 1 스페이서(64)를 식각 버퍼막으로 이용해서 도 15 의 예비 보호 패턴(94), 제 2 스페이서 막(110)과 제 3 도전막(120)이 식각된다. 상기 예비 보호 패턴(94), 제 2 스페이서 막(110)과 제 3 도전막(120)이 식각 된 후에, 상기 예비 보호 패턴(94), 제 2 스페이서 막(110)과 제 3 도전막(120)은 보호 패턴(98), 제 2 스페이서(114)와 제 3 게이트 패턴(124)으로 형성된다.
이 경우에, 상기 예비 보호 패턴(94), 제 2 스페이서 막(110)과 제 3 도전막(120)의 식각은 제 3 게이트 패턴(124) 아래에서 제 2 스페이서(114)를 노출시킬 때까지 수행된다.
도 17 을 참조하면, 상기 제 1 스페이서(64), 보호 패턴(98)과 제 3 게이트 패턴(124)을 이온 주입 마스크로 이용해서 게이트 산화막(20)과 제 2 스페이서(114)를 통하여 반도체 기판(10)에 N+ 불순물들이 주입된다. 상기 N+ 불순물들은 반도체 기판(10)의 제 2 실리콘 층(9)에 제 2 확산 영역(130)을 형성한다.
상기 제 2 확산 영역(130)은 제 1 게이트 패턴(38), 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124) 아래에 제 2 실리콘 층(9)에서 제 1 확산 영역(80)과 함께 도 4, 5a 또는 5b 의 채널 영역(C1, C2 또는 C3)을 한정한다. 이를 통해서, 상기 제 1 게이트 패턴(38), 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)은 제 1 확산 영역(80)과 제 2 확산 영역(130) 사이에서 채널 영역(C1, C2 또는 C3)의 길이 방향과 직각되는 폭 방향으로 동일한 길이를 갖는다.
도 18 을 참조하면, 상기 제 1 스페이서(64)와 제 2 스페이서(114)를 식각 버퍼막으로 이용해서 제 2 게이트 패턴(74)을 노출할 때까지 도 17 의 보호 패턴(98)이 식각된다.
도 19 를 참조하면, 상기 스페이서(64)와 제 2 스페이서(114) 상에 층간 절연막(140)이 형성된다. 상기 층간 절연막(140)은 제 2 게이트 패턴(74)과 제 3 게이트 패턴(124)을 덮도록 형성된다. 상기 층간 절연막(140)은 절연 물질, 예를 들면, 실리콘 옥사이드를 포함한다.
도 20 을 참조하면, 상기 층간 절연막(140)에 제 1 접속홀(141a), 제 2 접속홀(143)과 제 3 접속홀(141b)이 형성된다. 좀 더 상세하게 설명하면, 상기 제 1 접속홀(141a)은 게이트 산화막(20), 제 1 스페이서(64)와 층간 절연막(140)을 관통해서 제 1 확산 영역(80)을 노출시키도록 형성된다. 상기 제 2 접속홀(143)은 마스크 패턴(48), 제 1 스페이서(64)와 층간 절연막(140)을 관통해서 제 1 게이트 패턴(38)을 노출시키도록 형성된다.
상기 제 3 접속홀(141b)은 게이트 산화막(20), 제 2 스페이서(114)와 층간 절연막(140)을 관통해서 제 2 확산 영역(130)을 노출시키도록 형성된다. 이후로, 상기 제 1 접속홀(141a), 제 2 접속홀(143)과 제 3 접속홀(141b)에 도 4 의 제 1 내지 3 전기 노드들(153a, 153b, 153c)이 형성된다. 상기 제 1 내지 3 전기 노드들(153a, 153b, 153c)은 제 1 접속홀(141a), 제 2 접속홀(143)과 제 3 접속홀(141b)을 충분히 채우도록 형성된다. 이를 통해서, 도 1 또는 4 의 피드-백 전계 효과 트랜지스터(213)를 포함하는 반도체 장치(220)가 형성된다.
도 21a 는 도 5a 의 반도체 장치의 형성방법을 설명하는 단면도이다. 이 경우에, 도 21a 는 도 7 내지 19 의 반도체 공정 단계들을 포함해서 도시된다.
도 21a 를 참조하면, 도 19 의 층간 절연막(140)에 제 1 접속홀(145a), 제 2 접속홀(147), 제 3 접속홀(149)과 제 4 접속홀(145b)이 형성된다. 좀 더 상세하게 설명하면, 상기 제 1 접속홀(145a)은 게이트 산화막(20), 제 1 스페이서(64)와 층간 절연막(140)을 관통해서 제 2 게이트 패턴(74)과 제 1 확산 영역(80)을 노출시키도록 형성된다. 상기 제 2 접속홀(147)은 마스크 패턴(48), 제 1 스페이서(64)와 층간 절연막(140)을 관통해서 제 1 게이트 패턴(38)을 노출시키도록 형성된다.
상기 제 3 접속홀(149)은 층간 절연막(140)을 관통해서 제 1 스페이서(64), 제 2 스페이서(114)와 제 3 게이트 패턴(124)을 노출시키도록 형성된다. 상기 제 4 접속홀(145b)은 게이트 산화막(20), 제 2 스페이서(114)와 층간 절연막(140)을 관통해서 제 2 확산 영역(130)을 노출시키도록 형성된다. 상기 제 1 접속홀(145a), 제 2 접속홀(147), 제 3 접속홀(149)과 제 4 접속홀(145b)에 도 5a 의 비트 라인 노드(156a), 워드 라인 노드(156b)와 센싱 라인 노드(156c)가 형성된다.
상기 비트 라인 노드(156a)는 제 1 접속홀(145a)을 충분히 채워서 제 2 게이트 패턴(74)과 제 1 확산 영역(80)을 연결시키고, 상기 워드 라인 노드(156b)는 제 2 접속홀(147)과 제 3 접속홀(149)을 채워서 제 1 게이트 패턴(38)과 제 3 게이트 패턴(124)을 연결시키고, 그리고 상기 센싱 라인 노드(156c)은 제 4 접속홀(145b)를 충분히 채우도록 형성된다. 이를 통해서, 도 2 또는 5a 의 원 트랜지스터 메모리 셀(216)을 포함하는 반도체 장치(220)가 형성된다.
도 21b 는 도 5b 의 반도체 장치의 형성방법을 설명하는 단면도이다. 이 경우에, 도 21b 는 도 7 내지 19 의 반도체 공정 단계들을 포함해서 도 5b 의 라이트 트랜지스터(WTr)의 형성만을 도시하지만 도 3 의 리드 트랜지스터(RWr)도 동시에 형성됨을 가정하여 도시된다.
도 21b 를 참조하면, 도 19 의 층간 절연막(140)에 제 1 접속홀(145a), 제 2 접속홀(147)과 제 3 접속홀(149)이 형성된다. 상기 제 1 접속홀(145a), 제 2 접속홀(147) 및 제 3 접속홀(149)은 도 21a 의 제 1 접속홀(145a), 제 2 접속홀(147) 및 제 3 접속홀(149)과 동일한 형상을 갖는다. 이 경우에, 도 21a 의 제 4 접속홀(145b)은 게이트 산화막(20), 제 2 스페이서(114)와 층간 절연막(140)에 형성되지 않는다.
상기 제 1 접속홀(145a), 제 2 접속홀(147)과 제 3 접속홀(149)에 도 5a 의 비트 라인 노드(156a)와 워드 라인 노드(156b)가 형성된다. 상기 비트 라인 노드(156a) 및 워드 라인 노드(156b)는 도 21a 의 비트 라인 노드(156a) 및 워드 라인 노드(156b)와 동일한 형상을 갖는다. 이 경우에, 상기 라이트 트랜지스터(WTr)의 제 2 확산 영역(130)은 도 3 에서 리드 트랜지스터(RWr)를 향하여 연장되어서 리드 트랜지스터(RWr)의 메모리 노드(MN)를 형성한다.
이를 통해서, 도 3 또는 5b 의 투 트랜지스터 메모리 셀(219)을 포함하는 반도체 장치(220)가 형성된다.
도 22 내지 27 은 도 6 의 반도체 장치의 형성방법을 설명하는 단면도들이다. 이 경우에, 도 22 내지 27 은 도 7 내지 20 과 동일한 부재에 대해서 동일한 부호를 이용한다. 또한, 도 22 내지 27 은 도 7 내지 12 의 반도체 공정 단계들을 포함해서 도 6 의 라이트 트랜지스터(WTr)의 형성만을 도시하지만 도 3 의 리드 트랜지스터(RWr)도 동시에 형성됨을 가정하여 도시된다.
도 22 를 참조하면, 본 발명의 실시예들에 따라서 게이트 산화막(20) 상에 제 1 게이트 패턴(39), 마스크 패턴(49), 제 1 예비 스페이서(68)들과 제 2 예비 게이트 패턴(128)들이 형성된다. 상기 제 1 게이트 패턴(39)과 마스크 패턴(49)은 도 8 에서 제 1 포토레지스트 패턴(50)의 크기를 적절하게 조절하고, 그리고 도 9 에서 게이트 산화막(20) 및 제 1 포토레지스트 패턴(50)을 식각 버퍼막 및 식각 마스크로 이용해서 제 1 도전막(30) 및 마스크 막(40)을 식각하여 형성된다.
상기 제 1 예비 스페이서(68)들 및 제 2 예비 게이트 패턴(128)들은 도 10 에서 제 1 게이트 패턴(39) 및 마스크 패턴(49) 상에 도 10 의 제 1 스페이서 막(60) 및 도 15 의 제 3 도전막(120)을 형성하고, 그리고 도 11 에서 게이트 산화막(20) 및 마스크 패턴(49)이 노출될 때까지 제 1 스페이서 막(60) 및 제 3 도전막(120)을 전면적으로 식각해서 형성된다.
상기 제 1 예비 스페이서(68)들은 제 1 게이트 패턴(39)과 제 2 예비 게이트 패턴(128)들 사이에 위치해서 제 1 게이트 패턴(39)과 제 2 예비 게이트 패턴(128)들을 전기적으로 절연시키도록 형성된다.
도 23 을 참조하면, 상기 게이트 산화막(20) 상에 도 15 의 제 2 스페이서 막(110)과 도 10 의 제 2 도전막(70)이 차례로 형성된다. 상기 제 2 스페이서 막(110)과 제 2 도전막(120)은 도 10 및 도 15 에서 설명된다.
도 24 를 설명하면, 상기 게이트 산화막(20), 마스크 패턴(49), 제 1 예비 스페이서(68)들과 제 2 예비 게이트 패턴(128)들을 노출할 때까지 도 23 의 제 2 스페이서 막(110)과 제 2 도전막(70)이 전면적으로 식각된다. 상기 제 2 스페이서 막(110)과 제 2 도전막(70)이 식각된 후에, 상기 제 2 스페이서 막(110)과 제 2 도전막(70)은 제 2 게이트 패턴(128)들의 주변에서 제 2 예비 스페이서(118)들과 제 3 예비 게이트 패턴(78)들로 형성된다.
상기 제 2 예비 스페이서(118)들은 제 2 예비 게이트 패턴(128)들과 제 3 예비 게이트 패턴(78)들 사이에 위치해서 제 2 예비 게이트 패턴(128)들과 제 3 예비 게이트 패턴(78)들을 전기적으로 절연시키도록 형성된다. 상기 게이트 산화막(20) 상에 제 3 포토레지스트 패턴(160)이 형성된다.
상기 제 3 포토레지스트 패턴(160)은 마스크 패턴(49), 제 1 예비 스페이서(68)들, 제 2 예비 게이트 패턴(128)들, 제 2 예비 스페이서(118)들과 제 3 예비 게이트 패턴(78)들을 덮으면서 도 6 의 제 1 확산 영역(170)의 상부를 노출시키도록 형성된다.
상기 제 3 포토레지스트 패턴(160)을 이온 주입 마스크로 이용해서 게이트 산화막(20)을 통하여 반도체 기판(10)에 P+ 불순물들이 주입된다. 상기 P+ 불순물들은 반도체 기판(10)의 제 2 실리콘 층(9)에 제 1 확산 영역(170)을 형성한다.
도 25 를 참조하면, 상기 제 2 실리콘 층(9)에 제 1 확산 영역(170)이 형성된 후에, 상기 게이트 산화막(20)으로부터 제 3 포토레지스트 패턴(160)이 제거된다. 계속해서, 상기 게이트 산화막(20) 상에 제 4 포토레지스트 패턴(180)이 형성된다.
상기 제 4 포토레지스트 패턴(180)은 마스크 패턴(49), 제 1 예비 스페이서(68)들, 제 2 예비 게이트 패턴(128)들, 제 2 예비 스페이서(118)들과 제 3 예비 게이트 패턴(78)들을 덮으면서 제 1 확산 영역(170)의 반대편에 위치되는 반도체 기판(10)을 노출시키도록 형성된다. 상기 제 4 포토레지스트 패턴(180)을 식각 마스크로 이용해서 게이트 산화막(20)을 통하여 반도체 기판(10)에 N+ 불순물들이 주입된다.
상기 N+ 불순물들은 반도체 기판(10)의 제 2 실리콘 층(9)에 제 2 확산 영역(190)을 형성한다. 상기 제 2 확산 영역(190)은 제 1 확산 영역(170)과 함께 제 1 게이트 패턴(39), 제 2 예비 게이트 패턴(128)들 및 제 3 예비 게이트 패턴(78)들 아래에서 제 2 실리콘 층(9)에 도 6 의 채널 영역(C4)을 형성하도록 구성된다.
상기 제 1 확산 영역(170) 및 제 2 확산 영역(190)은 제 3 예비 게이트 패턴(78)들과 중첩하거나 중첩되지 않도록 형성된다.
도 26 을 참조하면, 상기 제 2 실리콘 층(9)에 제 2 확산 영역(190)이 형성된 후에, 상기 게이트 산화막(20)으로부터 제 4 포토레지스트 패턴(180)이 제거된다. 상기 게이트 산화막(20) 상에 층간 절연막(140)이 형성된다. 상기 층간 절연막(140)은 마스크 패턴(49), 제 1 예비 스페이서(68)들, 제 2 예비 게이트 패턴(128)들, 제 2 예비 스페이서(118)들과 제 3 예비 게이트 패턴(78)들을 덮도록 형성된다. 상기 층간 절연막(140)은 도 19 에서 설명된다.
도 27 을 참조하면, 상기 제 1 게이트 패턴(39)을 노출할 때까지 도 26 의 제 1 예비 스페이서(68)들, 제 2 예비 게이트 패턴(128)들, 제 2 예비 스페이서(118)들, 제 3 예비 게이트 패턴(78)들과 층간 절연막(140)이 전면적으로 식각된다.
상기 제 1 예비 스페이서(68)들, 제 2 예비 게이트 패턴(128)들, 제 2 예비 스페이서(118)들, 제 3 예비 게이트 패턴(78)들과 층간 절연막(140)이 식각된 후에, 상기 제 1 예비 스페이서(68)들, 제 2 예비 게이트 패턴(128)들, 제 2 예비 스페이서(118)들, 제 3 예비 게이트 패턴(78)들 및 층간 절연막(140)은 제 1 스페이서(69)들, 제 2 게이트 패턴(129)들, 제 2 스페이서(119)들, 제 3 게이트 패턴(79)들 및 층간 절연 패턴(145)으로 형성된다.
상기 층간 절연 패턴(145) 상에 캡핑막(200)이 형성된다. 상기 캡핑막(200)은 층간 절연막(140)과 동일하거나 다른 절연 물질을 포함한다. 상기 층간 절연막(140) 및/ 또는 캡핑막(200)에 제 1 접속홀(205a) 및 제 2 접속홀(205b)이 형성된다. 좀 더 상세하게 설명하면, 상기 제 1 접속홀(205a)은 게이트 산화막(20), 층간 절연 패턴(145) 및 캡핑막(200)을 관통해서 제 1 확산 영역(160)을 노출시키도록 형성된다.
상기 제 2 접속홀(205b)은 캡핑막(200)을 관통해서 제 1 게이트 패턴(39), 제 1 스페이서(69)들 및 제 2 게이트 패턴(129)들을 노출시키도록 형성된다. 이후로, 상기 제 1 접속홀(205a) 및 제 2 접속홀(205b)에 도 6 의 비트 라인 노드(159a) 및 워드 라인 노드(159b)이 각각 형성된다.
이 경우에, 상기 라이트 트랜지스터(WTr)의 제 2 확산 영역(130)은 도 3 에서 리드 트랜지스터(RWr)를 향하여 연장되어서 리드 트랜지스터(RWr)의 메모리 노드(MN)를 형성한다. 이를 통해서, 도 3 또는 6 의 투 트랜지스터 메모리 셀(219a)을 포함하는 반도체 장치(220)가 형성된다.
또한, 본 발명의 실시예들에 따르는 반도체 장치의 구동 방법은 도 28 및 29 를 참조해서 설명하기로 한다.
도 28 은 도 4 의 피드-백 전계 효과 트랜지스터의 구동을 설명하는 에너지 밴드 다이어그램이다.
도 28 을 참조하면, 본 발명의 실시예들에 따르는 피드-백 전계 효과 트랜지스터(213)는 도 4 에서 채널 영역(C1) 상에 제 1 게이트 패턴(38), 제 2 게이트 패턴(74) 및 제 3 게이트 패턴(124)을 포함하기 때문에 채널 영역(C1)에 대응되는 에너지 밴드를 왜곡시키도록 형성된다. 이 경우에, 상기 피드-백 전계 효과 트랜지스터(213)는, 외부 전원들을 공급받기 전에, 구동 단계 (a) 에서 소오스 영역, 채널 영역 및 드레인 영역에 대응되는 에너지 밴드에서 제 1 내지 5 영역들(R1, R2, R3, R4, R5)을 갖는다.
상기 채널 영역(C1)은 에너지 밴드에서 제 2 내지 4 영역들(R2, R3, R4)에 대응된다. 상기 제 2 영역(R2) 및 제 4 영역(R4)은 제 2 게이트 패턴(74) 및 제 3 게이트 패턴(124)에 각각 대응된다. 상기 제 1 게이트 패턴(38)은 제 2 게이트 패턴(78)보다 더 높고 그리고 제 3 게이트 패턴(124)보다 더 낮은 일 함수를 갖는다.
이를 통해서, 상기 제 2 영역(R2) 및 제 4 영역(R4)은 에너지 밴드의 밸런스 밴드(Ev) 및 컨덕션 밴드(Ec)에서 오목 형상에 제 1 에너지 우물(EW1) 및 볼록 형상에 제 2 에너지 우물(EW2)을 갖는다. 상기 피드-백 전계 효과 트랜지스터(213)의 구동 단계(b)에서, 상기 소오스 영역에 (+) 바이어스가 인가되는 때에, 상기 제 1 내지 3 영역들(R1, R2, R3)의 에너지 밴드는 전기적 포텐셜 관점에서 제 4 및 5 영역들(R4, R5)의 에너지 밴드보다 더 하향될 수 있다.
상기 소오스 영역 및 드레인 영역 사이의 에너지 장벽이 낮아지기 때문에, 상기 드레인 영역의 전자들은 소오스 영역으로 원활하게 이동될 수 있다. 상기 피드-백 전계 효과 트랜지스터(213)의 구동 단계(c)에서, 상기 전자들 중 일부는 제 2 영역(R2)의 제 1 에너지 우물(EW1)을 채워서 제 2 영역(R2)의 에너지 밴드를 전기적 포텐셜 관점에서 상향시킬 수 있다. 즉, 상기 전자들 중 일부는 제 1 에너지 우물(EW1)의 깊이를 낮출 수 있다.
상기 소오스 영역 및 드레인 영역 사이의 에너지 장벽은 거의 없어지기 때문에, 상기 소오스 영역의 홀들 및 드레인 영역의 전자들은 에너지 밴드를 따라서 자유롭게 이동된다. 상기 피드-백 전계 효과 트랜지스터(213)의 구동 단계(d)에서, 상기 소오스 영역의 홀들 중 일부는 제 4 영역(R4)의 제 2 에너지 우물(EW2)을 채워서 제 4 영역(R4)의 에너지 밴드를 전기적 포텐셜 관점에서 하향시킬 수 있다.
상기 소오스 영역 및 드레인 영역 사이의 에너지 장벽은 없어져서, 상기 소오스 영역의 홀들 및 드레인 영역의 전자들은 에너지 밴드를 따라서 순방향으로 이동될 수 있다. 상기 피드-백 전계 효과 트랜지스터(213)는 구동 단계들 (a) 내지 (d) 의 싸이클을 연속적으로 피드-백되게 수행해서 종래기술의 피드-백 전계 효과 트랜지스터 대비 스위칭 특성을 가파르게 가질 수 있다. 이를 통해서, 상기 피드-백 전계 효과 트랜지스터(213)는 종래기술의 피드-백 전계 효과 트랜지스터 대비 문턱전압(threshold voltage)을 낮게 가질 수 있다.
한편, 도 5a 의 원 트랜지스터 메모리 셀(216)도 피드-백 전계 효과 트랜지스터(213)의 구동에서 개시하는 전하의 순방향 흐름을 연속적으로 피드-백되게 이용하기 때문에, 상기 원 트랜지스터 메모리 셀(216)의 구동 설명은 생략하기로 한다.
도 29 는 도 5b 의 투 트랜지스터 메모리 셀의 구동을 설명하는 에너지 밴드 다이어그램이다.
도 29 를 참조하면, 본 발명의 실시예들에 따르는 투 트랜지스터 메모리 셀(219)의 라이트 트랜지스터(WTr)는 도 5b 의 소오스 영역, 채널 영역(C3) 및 드레인 영역에서 도 28 의 피드-백 트랜지스터(213)와 동일한 에너지 밴드를 갖는다. 그러나, 상기 피드-백 트랜지스터(213)의 구조와 다르게, 상기 라이트 트랜지스터(WTr)는 소오스 영역 및 제 2 게이트 패턴(74)의 전기적인 접속 관계 그리고 제 1 게이트 패턴(38) 및 제 3 게이트 패턴(124)의 전기적 접속 관계를 갖는다.
상기 투 트랜지스터 메모리 셀(219)은 제 2 게이트 패턴(74)에 비트 라인 노드(156a), 그리고 제 1 게이트 패턴(38) 및 제 3 게이트 패턴(124)에 워드 라인 노드(156b)를 전기적으로 접속시키도록 구성된다. 이 경우에, 상기 투 트랜지스터 메모리 셀(219)은 라이트 트랜지스터(WTr)에 대해서 구동 단계들 (a) 내지 (e) 를 갖는다. 상기 구동 단계들 (a) 내지 (e) 는 다음 표 1과 같이 바이어스 조건들을 갖는다.
| 구분 | 비트 라인 노드(156a) | 워드 라인 노드(156b) |
| 구동 단계(a) | 플로팅 | 플로팅 |
| 구동 단계(b) | (-) 바이어스 | 플로팅 |
| 구동 단계(c) | (-) 바이어스 | (+) 바이어스 |
| 구동 단계(d) | (+) 바이어스 | 플로팅 |
| 구동 단계(e) | (+) 바이어스 | (+) 바이어스 |
상기 구동 단계 (a) 에서, 상기 라이트 트랜지스터(WTr)는 제 2 영역(R2) 및 제 4 영역(R4)의 에너지 밴드에서 제 1 에너지 우물(EW1) 및 제 2 에너지 우물(EW2)을 이용해서 소오스 영역 및 드레인 영역의 전하의 흐름을 차단할 수 있다.
상기 구동 단계 (b) 에서, 상기 라이트 트랜지스터(WTr)는 제 1 내지 3 영역들(R1, R2, R3)의 에너지 밴드를 전기적 포텐셜 관점에서 제 4 및 5 영역들(R4, R5)의 에너지 밴드보다 더 상향시킬 수 있다. 상기 제 1 내지 3 영역들(R1, R2, R3)의 에너지 밴드가 상향되지만, 상기 제 2 영역(R2)의 제 1 에너지 우물(EW1)에 기인해서, 상기 소오스 영역의 전자들은 밴드 투 밴드 터널링(band to band tunneling)을 통하여 에너지 밴드를 따라서 원활하게 이동되지 않는다.
즉, 상기 라이트 트랜지스터(WTr)는 제 2 영역(R2)의 제 1 에너지 우물(EW1), 그리고 소오스 영역 및 드레인 영역 사이의 에너지 장벽을 이용해서 소오스 영역의 전자들의 흐름을 계속해서 차단할 수 있다. 상기 구동 단계 (c) 에서, 상기 워드 라인 노드(156b)는 제 3 영역(R3)의 에너지 밴드를 전기적 포텐셜 관점에서 구동 단계 (b)보다 더 하향시킬 수 있다.
상기 제 3 영역(R3)의 에너지 밴드가 하향되기 때문에, 상기 제 2 영역(R2) 및 제 3 영역(R3) 사이의 에너지 밴드는 구동 단계 (b)보다 더 얇아져서 소오스 영역의 전자들의 터널링을 유도시킬 수 있다. 상기 소오스 영역의 전자들의 터널링은 제 3 영역(R3)의 에너지 밴드 및/ 또는 제 4 영역(R4)의 에너지 밴드에서 홀/ 전자의 쌍을 급격하게 증가시키고 그리고 제 2 영역(R2)의 제 1 에너지 우물(EW1) 및 제 4 영역(R4)의 제 2 에너지 우물(EW2)의 깊이를 낮출 수 있다.
따라서, 상기 소오스 영역의 전자들의 터널링은 소오스 영역 및 드레인 영역의 전하의 흐름에 대하여 도 28 과 같이 연속적으로 피드-백을 발생시킬 수 있다. 상기 소오스 영역 및 드레인 영역의 전하는 에너지 밴드를 따라 흘러서 리드 트랜지스터(RTr)의 메모리 노드(MN)에 데이터로 기록될 수 있다.
상기 구동 단계 (d) 에서, 상기 비트 라인 노드(156b)는 제 1 내지 3 영역들(R1, R2, R3)의 에너지 밴드를 전기적 포텐셜 관점에서 구동 단계 (c)보다 더 하향시킬 수 있다. 상기 제 1 내지 3 영역들(R1, R2, R3)의 에너지 밴드가 하향되기 때문에, 상기 라이트 트랜지스터(WTr)는 워드 라인 노드(156a)의 플로팅 상태에서 제 1 에너지 우물(EW1) 및 제 2 에너지 우물(EW2)을 이용하여 소오스 영역 및 드레인 영역의 전하의 흐름을 방지할 수 있다.
상기 구동 단계 (e) 에서, 상기 워드 라인 노드(156a)는 제 2 내지 4 영역들(R2, R3, R4)의 에너지 밴드를 전기적 포텐셜 관점에서 구동 단계 (d) 보다 더 하향시킬 수 있다. 상기 제 2 내지 4 영역들(R2, R3, R4)의 에너지 밴드가 하향되기 때문에, 상기 소오스 영역의 홀들 및 드레인 영역의 전하는 에너지 밴드를 따라 흘러서 제 1 에너지 우물(EW1) 및 제 2 에너지 우물(EW2)을 통하여 연속적인 피드-백을 발생시킬 수 있다. 이를 통해서, 상기 리드 트랜지스터(RTr)의 메모리 노드(MN) 내 데이터는 지워질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3; 제 1 실리콘 층, 6; 절연층
9; 제 2 실리콘 층, 10; 반도체 기판
20; 게이트 산화막, 38; 제 1 게이트 패턴
48, 49; 마스크 패턴, 64; 제 1 스페이서
74; 제 2 게이트 패턴 80; 제 1 확산 영역
114; 제 2 스페이서, 124; 제 3 게이트 패턴
130; 제 2 확산 영역, 140; 층간 절연막
153a, 153b, 153c; 전기 노드, 213; 피드-백 전계 효과 트랜지스터
220; 반도체 장치, C1; 채널 영역
N1, N2, N3; 노드, D/N; 드레인 노드
G/N; 게이트 노드, S/N; 소오스 노드
9; 제 2 실리콘 층, 10; 반도체 기판
20; 게이트 산화막, 38; 제 1 게이트 패턴
48, 49; 마스크 패턴, 64; 제 1 스페이서
74; 제 2 게이트 패턴 80; 제 1 확산 영역
114; 제 2 스페이서, 124; 제 3 게이트 패턴
130; 제 2 확산 영역, 140; 층간 절연막
153a, 153b, 153c; 전기 노드, 213; 피드-백 전계 효과 트랜지스터
220; 반도체 장치, C1; 채널 영역
N1, N2, N3; 노드, D/N; 드레인 노드
G/N; 게이트 노드, S/N; 소오스 노드
Claims (10)
- 제 1 트랜지스터의 구성으로,
반도체 기판의 내부에 배치되는 채널 영역;
상기 반도체 기판의 상기 내부에서 상기 채널 영역의 양 측부들에 각각 배치되는 제 1 확산 영역과 제 2 확산 영역;
상기 반도체 기판으로부터 이격해서 상기 채널 영역 상에 배치되는 제 1 게이트 패턴; 및
상기 제 1 게이트 패턴의 양 측부들에서 상기 제 1 확산 영역과 상기 제 2 확산 영역 상에 각각 배치되는 제 2 게이트 패턴과 제 3 게이트 패턴을 포함하되,
상기 반도체 기판은 최상위 레벨에 진성 실리콘 층(intrinsic silicon layer)을 포함하는 에스 오 아이(silicon on insulator; SOI) 기판이고,
상기 채널 영역은 상기 진성 실리콘 층에 위치되고,
상기 제 1 확산 영역과 상기 제 2 확산 영역은 상기 진성 실리콘 층에서 서로 다른 도전성(conductivity)들을 각각 가지고, 및
상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴은 상기 제 1 게이트 패턴과 다른 적어도 하나의 일 함수(work function)를 가지는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 확산 영역과 상기 제 2 확산 영역은 P 형의 불순물들과 N 형의 불순물들을 각각 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 확산 영역과 상기 제 2 확산 영역은 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴에 각각 중첩되는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 게이트 패턴, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴은 상기 제 1 확산 영역과 상기 제 2 확산 영역 사이에서 상기 채널 영역의 길이 방향과 직각되는 폭 방향으로 동일한 길이를 가지는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 게이트 패턴, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴은 도전성을 가지는 반도체 장치. - 제 1 항에 있어서,
상기 반도체 기판의 상면, 그리고 상기 제 1 게이트 패턴, 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴의 밑면들 사이에 배치되는 게이트 산화막; 및
상기 게이트 산화막 상에서 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에 제 1 스페이서, 그리고 상기 제 1 게이트 패턴과 상기 제 3 게이트 패턴 사이에 제 2 스페이서를 더 포함하되,
상기 게이트 산화막, 상기 제 1 스페이서와 상기 제 2 스페이서는 절연 물질을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 확산 영역, 상기 제 2 확산 영역 및 상기 제 1 게이트 패턴과 각각 접촉하는 전기 노드들을 더 포함하되,
상기 제 1 게이트 패턴은 상기 제 2 게이트 패턴보다 더 높고 그리고 상기 제 3 게이트 패턴보다 더 낮은 일 함수를 가지고,
상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴은 전기적으로 플로팅(floating)되고, 및
상기 제 1 트랜지스터는 피드-백(feed-back) 전계 효과 트랜지스터를 구성하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 확산 영역 및 상기 제 2 게이트 패턴과 접촉하는 비트 라인 노드(bit line node);
상기 제 1 게이트 패턴 및 상기 제 3 게이트 패턴과 접촉하는 워드 라인(word line) 노드; 및
상기 제 2 확산 영역과 접촉하는 센싱 라인(sensing line) 노드를 더 포함하되,
상기 제 1 게이트 패턴은 상기 제 2 게이트 패턴보다 더 높고 그리고 상기 제 3 게이트 패턴보다 더 낮은 일 함수를 가지고, 및
상기 제 1 트랜지스터는 원 트랜지스터 메모리 셀(one transistor(1T) memory cell)을 구성하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 확산 영역 및 상기 제 2 게이트 패턴과 접촉하는 비트 라인 노드;
상기 제 1 게이트 패턴 및 상기 제 3 게이트 패턴과 접촉하는 워드 라인 노드; 및
상기 제 1 트랜지스터와 전기적으로 접속하는 제 2 트랜지스터를 더 포함하되,
상기 제 1 게이트 패턴은 상기 제 2 게이트 패턴보다 더 높고 그리고 상기 제 3 게이트 패턴보다 더 낮은 일 함수를 가지고,
상기 제 2 확산 영역은 상기 제 2 트랜지스터의 메모리 노드를 구성하고, 및
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 투 트랜지스터 메모리 셀(two transistor(2T) memory cell)을 구성하는 반도체 장치. - 제 1 항에 있어서,
상기 제 2 게이트 패턴 및 상기 제 3 게이트 패턴의 주변에 각각 배치되는 제 4 게이트 패턴 및 제 5 게이트 패턴;
상기 제 1 확산 영역과 접촉하는 비트 라인 노드;
상기 제 1 게이트 패턴, 상기 제 2 게이트 패턴 및 상기 제 3 게이트 패턴과 접촉하는 워드 라인 노드; 및
상기 제 1 트랜지스터와 전기적으로 접속하는 제 2 트랜지스터를 더 포함하되,
상기 제 1 게이트 패턴은 상기 제 2 게이트 패턴과 상기 제 3 게이트 패턴보다 더 낮고 그리고 상기 제 4 게이트 패턴과 상기 제 5 게이트 패턴보다 더 높은 일 함수를 가지고,
상기 제 2 확산 영역은 상기 제 2 트랜지스터의 메모리 노드를 구성하고, 및
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 투 트랜지스터 메모리 셀(two transistor(2T) memory cell)을 구성하는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130020542A KR20140106239A (ko) | 2013-02-26 | 2013-02-26 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130020542A KR20140106239A (ko) | 2013-02-26 | 2013-02-26 | 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140106239A true KR20140106239A (ko) | 2014-09-03 |
Family
ID=51754761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130020542A KR20140106239A (ko) | 2013-02-26 | 2013-02-26 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20140106239A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9831090B2 (en) | 2015-08-19 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for semiconductor device having gate spacer protection layer |
| KR20210089256A (ko) * | 2018-12-26 | 2021-07-15 | 마이크론 테크놀로지, 인크. | 단일 워드 라인 이득 셀 |
-
2013
- 2013-02-26 KR KR1020130020542A patent/KR20140106239A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9831090B2 (en) | 2015-08-19 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for semiconductor device having gate spacer protection layer |
| US10068770B2 (en) | 2015-08-19 | 2018-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for semiconductor device having gate spacer protection layer |
| US10854458B2 (en) | 2015-08-19 | 2020-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for semiconductor device having gate spacer protection layer |
| US11495465B2 (en) | 2015-08-19 | 2022-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for semiconductor device having gate spacer protection layer |
| KR20210089256A (ko) * | 2018-12-26 | 2021-07-15 | 마이크론 테크놀로지, 인크. | 단일 워드 라인 이득 셀 |
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