TW201611196A - 非揮發性半導體記憶裝置 - Google Patents

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Hideo Kasai
Yutaka Shinagawa
Ryotaro Sakurai
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Abstract

本發明提出一種非揮發性半導體記憶裝置，其可與先前同樣地實現記憶胞之高速動作，並且可抑制因絕緣層內之可動電荷停留於浮動閘極而產生的記憶胞之閾值電壓之變動。 於非揮發性半導體記憶裝置1中，在浮動閘極10a、10b周邊設置可動電荷收集元件層24、25、26、27、可動電荷收集接點CC1、CC2、CC3、CC4、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35。藉此，在非揮發性半導體記憶裝置1中，不使活性區域之各面積增加，而減少集聚於浮動閘極10a、10b之可動電荷之數量，故而可與先前同樣地實現記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l之高速動作，並且可抑制因絕緣層37內之可動電荷停留於浮動閘極10a、10b而產生的記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l之閾值電壓之變動。

Description

非揮發性半導體記憶裝置
本發明係關於一種非揮發性半導體記憶裝置，且係應用於可儲存電荷之浮動閘極配置為矩陣狀之非揮發性半導體記憶裝置而較佳者。
先前，作為非揮發性半導體記憶裝置，已知有於位元線與字元線交叉之各位置配置有記憶胞之非揮發性半導體記憶裝置(例如，參照專利文獻1)。此處，此種先前之記憶胞例如具有具備可儲存電荷之浮動閘極之構成。又，此種非揮發性半導體記憶裝置形成為：各記憶胞之浮動閘極、及連接於該等記憶胞之位元線及字元線等各種佈線被絕緣層覆蓋，藉由該絕緣層，記憶胞彼此、及佈線彼此可相互絕緣。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2005-175411號公報
此處，此種非揮發性半導體記憶裝置存在如下情況，即：於製造該非揮發性半導體記憶裝置之半導體製造製程中，於尤其在佈線間之絕緣層內、或佈線上之絕緣層內儲存有例如氫離子(H+)、或鈉離子(Na+)等可動電荷之狀態下製造。於此種記憶胞中，例如在浮動閘極中儲存有電荷(例如電子)時，可能會引起如下現象，即：絕緣層內存 在之正可動電荷擴散而停留於該浮動閘極中，或可動電荷亦停留於該浮動閘極附近之佈線、或活性區域中。
此處，停留於浮動閘極附近之可動電荷創造出與使浮動閘極帶電之狀態實質上相同之效果。因此，例如於電荷注入電晶體由N型MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體形成之記憶胞中，正可動電荷接近浮動閘極，因此，會成為使電荷注入電晶體、或讀出電晶體、電荷提取電晶體之閾值電壓(以下，將其簡稱為記憶胞之閾值電壓)實質上降低之主要原因。尤其是於近年之非揮發性半導體記憶裝置中，謀求整體上之小型化，故而以控制電容器、電荷注入電晶體、讀出電晶體、及電荷提取電晶體之各活性區域之面積亦儘可能變小之方式進行佈局之情況較多。
因此，於先前之非揮發性半導體記憶裝置中，活性區域之面積較小，相應地絕緣層內之可動電荷不易停留於活性區域，但與之相應地，可動電荷之大部分停留於浮動閘極、或該浮動閘極附近之佈線。其結果為，於此種非揮發性半導體記憶裝置中，有停留於浮動閘極附近之可動電荷之數量增加，而導致記憶胞之閾值電壓之變動變大之傾向。尤其是於僅由單層之多晶矽形成記憶胞之如專利文獻1之非揮發記憶體中，與浮動閘極之大半被控制閘極被覆之堆疊閘型之非揮發記憶體不同，浮動閘極相對於佈線間之絕緣層成為露出之狀態，故而閾值電壓之變動更顯著地產生。而且，若如此般記憶胞之閾值電壓大幅變動，則亦有產生儲存於記憶胞之資訊反轉等故障之可能性，而存在記憶胞所記憶之資訊之可靠性不足之問題。
另一方面，作為對此種問題之對策，亦考慮到藉由增加形成於非揮發性半導體記憶裝置之各活性區域之面積，而相對地減少集聚於浮動閘極之可動電荷之數量。然而，於實施有此種對策之非揮發性半導體記憶裝置中，存在活性區域與井之間之接面電容亦增加使活性區 域之面積增加之量，故而相應地難以維持記憶胞之高速動作之問題。
因此，本發明係考慮以上方面而完成者，其目的在於提出一種非揮發性半導體記憶裝置，其可與先前同樣地實現記憶胞之高速動作，並且可抑制因絕緣層內之可動電荷停留於浮動閘極而產生的記憶胞之閾值電壓之變動。
為了解決該問題，本發明之非揮發性半導體記憶裝置之特徵在於：其係具備被絕緣層覆蓋而相互電性絕緣之複數個浮動閘極且針對每一上述浮動閘極構成記憶胞者，且於在列方向上鄰接之上述浮動閘極間之行間區域、及/或在行方向上鄰接之上述浮動閘極間之列間區域，設置有吸引上述絕緣層內存在之可動電荷而抑制該可動電荷向上述浮動閘極之停留之可動電荷收集元件。
根據本發明，由於不使活性區域之各面積增加，而減少集聚於浮動閘極之可動電荷之數量，故而可與先前同樣地實現記憶胞之高速動作，並且可抑制因絕緣層內之可動電荷停留於浮動閘極而產生的記憶胞之閾值電壓之變動。
1‧‧‧非揮發性半導體記憶裝置
2a‧‧‧記憶胞
2b‧‧‧記憶胞
2c‧‧‧記憶胞
2d‧‧‧記憶胞
2e‧‧‧記憶胞
2f‧‧‧記憶胞
2g‧‧‧記憶胞
2h‧‧‧記憶胞
2i‧‧‧記憶胞
2j‧‧‧記憶胞
2k‧‧‧記憶胞
2l‧‧‧記憶胞
2m、2n‧‧‧記憶胞
2p、2q‧‧‧記憶胞
2r、2s‧‧‧記憶胞
4‧‧‧控制電容器
5‧‧‧電荷注入電晶體
6‧‧‧開關電晶體
7‧‧‧讀出電晶體
8‧‧‧電荷提取電晶體
10a‧‧‧浮動閘極
10b‧‧‧浮動閘極
11‧‧‧擴幅區域
12‧‧‧窄幅區域
15‧‧‧第1活性區域
16‧‧‧第2活性區域
18‧‧‧第3活性區域
20a、20b‧‧‧開關閘極
21‧‧‧第4活性區域
24‧‧‧可動電荷收集元件層(可動電荷收集元件)
25‧‧‧可動電荷收集元件層(可動電荷收集元件)
26‧‧‧可動電荷收集元件層(可動電荷收集元件)
27‧‧‧可動電荷收集元件層(可動電荷收集元件)
30‧‧‧閘極絕緣膜
32‧‧‧可動電荷收集第1佈線層(可動電荷收集元件)
33‧‧‧可動電荷收集層間接點(可動電荷收集元件)
35‧‧‧可動電荷收集第2佈線層(可動電荷收集元件)
37‧‧‧絕緣層
39‧‧‧寫入位元線
51‧‧‧非揮發性半導體記憶裝置
C1‧‧‧接點
C2‧‧‧接點
C3‧‧‧接點
C4‧‧‧接點
C5‧‧‧接點
C6‧‧‧接點
CC1‧‧‧可動電荷收集接點(可動電荷收集元件)
CC2‧‧‧可動電荷收集接點(可動電荷收集元件)
CC3‧‧‧可動電荷收集接點(可動電荷收集元件)
CC4‧‧‧可動電荷收集接點(可動電荷收集元件)
EI‧‧‧元件分離層
ER1‧‧‧行間區域
ER2‧‧‧行間區域
ER3‧‧‧行間區域
ER4‧‧‧行間區域
L1a‧‧‧邊界線
L1b‧‧‧邊界線
L2‧‧‧直線
Wa1‧‧‧第1導電型井(井)
Wa2‧‧‧第1導電型井(井)
Wa3‧‧‧第1導電型井(井)
Wb1‧‧‧第2導電型井(井)
Wb2‧‧‧第2導電型井(井)
圖1係表示本發明之非揮發性半導體記憶裝置之佈局構成之概略圖。
圖2係表示圖1所示之直線L2處之剖面構成之側剖視圖。
圖3係表示僅設置有可動電荷收集元件層、可動電荷收集接點、及可動電荷收集第1佈線層時之構成之側剖視圖。
圖4係表示不設置可動電荷收集元件層、而僅設置有可動電荷收集接點、可動電荷收集第1佈線層、可動電荷收集層間接點、及可動電荷收集第2佈線層時之構成之側剖視圖。
圖5係表示僅設置有可動電荷收集元件層時之構成之側剖視圖。
圖6係表示浮動閘極附近存在之正可動電荷集聚於浮動閘極之情況之概略圖。
圖7係表示向控制電容器施加調整電壓之構成之概略圖。
圖8係表示向控制電容器施加調整電壓時之正可動電荷的情況之概略圖。
以下，基於圖式對本發明之實施形態詳細進行敍述。
於圖1中，1表示本發明之非揮發性半導體記憶裝置，具有複數個記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l配置為矩陣狀(3列4行)之構成。再者，該等記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l全部具有相同構成，但關於圖1所示之第3列之記憶胞2i、2j、2k、2l，僅圖示以與第2列之記憶胞2e、2f、2g、2h鄰接之方式配置之一部分之構成(控制電容器4(於下文進行敍述))。此處，著眼於其中之第1列之記憶胞2a、2b、2c、2d、與第2列之記憶胞2e、2f、2g、2h而於以下進行說明。
實際上，各記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l具有控制電容器4、電荷注入電晶體5、開關電晶體6、讀出電晶體7、及電荷提取電晶體8。各記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l於該等控制電容器4、電荷注入電晶體5、讀出電晶體7、電荷提取電晶體8中，共有1個浮動閘極10a或浮動閘極10b，具有於開關電晶體6設置有開關閘極20a或開關閘極20b之構成。
再者，浮動閘極10a與浮動閘極10b具有例如以於列方向上鄰接之記憶胞2a、2b間、或記憶胞2b、2c間、記憶胞2c、2d間之各邊界為基準回折之對稱之形狀，該等浮動閘極10a與浮動閘極10b於列方向上交替地配置。又，開關閘極20a與開關閘極20b亦具有例如以於列方向上 鄰接之記憶胞2a、2b間、或記憶胞2b、2c間、記憶胞2c、2d間之各邊界為基準回折之對稱之形狀，該等開關閘極20a與開關閘極20b於列方向上交替地配置。
於此情形時，浮動閘極10a與浮動閘極10b具有擴幅區域11、與寬度較該擴幅區域11窄之窄幅區域12，寬度較窄幅區域12寬之擴幅區域11可成為控制電容器4之閘極電極，寬度較擴幅區域11窄之窄幅區域12可成為電荷注入電晶體5、及讀出電晶體7、電荷提取電晶體8之各閘極電極。
附帶言之，於圖1中，配置於控制電容器4之擴幅區域11、與形成有控制電容器4之第1活性區域15之交叉面積形成為大於配置於電荷注入電晶體5或電荷提取電晶體8之窄幅區域12、與形成有該等電荷注入電晶體5或電荷提取電晶體8之第2活性區域16、第4活性區域21之交叉面積之合計。藉此，例如於記憶胞2a中，使控制電容器4之擴幅區域11與第1活性區域15之交叉面積變大，電位容易以與之相應的程度自形成有控制電容器4之第1活性區域15向浮動閘極10b傳送，寫入資料時，於電荷注入電晶體5之窄幅區域12中產生大電容之穿隧電流，而可於該電荷注入電晶體5之通道區域向浮動閘極10b注入較多之電荷。
此處，於此實施形態之情形時，非揮發性半導體記憶裝置1於半導體基板(未圖示)上依序配置有第1導電型井Wa1、第2導電型井Wb1、第1導電型井Wa2、第2導電型井Wb2、及第1導電型井Wa3(以下，亦將其等合併簡稱為井)，於該等第1導電型井Wa1、Wa2、Wa3及第2導電型井Wb1、Wb2上，例如形成有由氧化矽構成之元件分離層EI。再者，於此實施形態之情形時，對應用N型之第1導電型井Wa1、Wa2、Wa3，應用P型之第2導電型井Wb1、Wb2之情形進行敍述，但本發明並不限定於此，亦可應用P型之第1導電型井Wa1、Wa2、Wa3，應用N型之第2導電型井Wb1、Wb2。
關於非揮發性半導體記憶裝置1，遍及其中之第1導電型井Wa1、第2導電型井Wb1、及第1導電型井Wa2並排地形成有記憶胞2a、2b、2c、2d，進而共有該第1導電型井Wa2，遍及該第1導電型井Wa2、後續之第2導電型井Wb2、及第1導電型井Wa3並排地形成有下一列之記憶胞2e、2f、2g、2h。
實際上，於第1導電型井Wa1，遍及記憶胞2a、2b、2c、2d形成有沿列方向延伸之第1活性區域15，該等記憶胞2a、2b、2c、2d之各控制電容器4形成於第1活性區域15。於該第1活性區域15，針對各記憶胞2a、2b、2c、2d之每一個配置有浮動閘極10a、10b之擴幅區域11。再者，於該第1活性區域15，在配置有浮動閘極10a、10b之擴幅區域11之區域以外之區域形成有接點C1，作為佈線之控制閘極線(未圖示)連接於該接點C1。藉此，於各記憶胞2a、2b、2c、2d，施加至控制閘極線之電壓可經由接點C1及第1活性區域15而施加。
又，在鄰接於該第1列之第1導電型井Wa1之第2導電型井Wb1，針對各記憶胞2a、2b、2c、2d之每一個分別配置有第2活性區域16，各記憶胞2a、2b、2c、2d之電荷注入電晶體5分別形成於相對應之第2活性區域16。於該第2活性區域16，針對各記憶胞2a、2b、2c、2d之每一個配置有浮動閘極10a或浮動閘極10b之窄幅區域12，於配置有浮動閘極10a、10b之窄幅區域12之區域以外之區域分別形成有接點C2。
又，於該第2活性區域16，在行方向之每一接點C2，連接有不同之寫入位元線(未圖示)，可自寫入位元線經由接點C2對各記憶胞2a、2b、2c、2d之每一個施加特定之電壓。於此情形時，電荷注入電晶體5例如可於資料寫入時，藉由自寫入位元線施加之電壓、與施加至控制電容器4之電壓之差，向浮動閘極10a、10b內注入電荷而進行資料之寫入。
進而，於該第2導電型井Wb1，除第2活性區域16以外，亦遍及記 憶胞2a、2b、2c、2d配置有沿列方向延伸之第3活性區域18，於該第3活性區域18分別形成有記憶胞2a、2b、2c、2d之開關電晶體6及讀出電晶體7。於第3活性區域18，配置有浮動閘極10a或浮動閘極10b之窄幅區域12，並且配置有開關閘極20a及開關閘極20b。
再者，於開關閘極20a、20b，形成有連接於開關閘極線(未圖示)之接點C3，可經由接點C3將施加至該開關閘極線之開關閘極電壓施加。又，於第3活性區域18，在配置有該等開關閘極20a、20b及浮動閘極10a、10b之區域以外之區域中之開關閘極20a、20b附近，形成有連接於讀出位元線(未圖示)之接點C4，另一方面，於讀出電晶體7之浮動閘極10a、10b附近，形成有連接於源極線(未圖示)之接點C5。
此處，開關電晶體6與讀出電晶體7串聯連接，可藉由施加至開關閘極20a、20b之開關閘極電壓而導通動作，使該讀出電晶體7及讀出位元線間電性連接，並根據浮動閘極10a、10b中有無儲存電荷(有無寫入資料)，使該讀出位元線之電壓變化。非揮發性半導體記憶裝置1可於資料讀出時，基於此種讀出位元線之電壓變化，辨別出浮動閘極10a、10b中是否儲存有電荷。再者，於該第3活性區域18，施加至位元線之電壓可經由接點C4而施加至讀出電晶體7。
在鄰接於該第2導電型井Wb1之後續之第2列之第1導電型井Wa2，形成有鄰接之記憶胞2a、2b所共有之一第4活性區域21，並且另外形成有鄰接之記憶胞2c、2d所共有之另一第4活性區域21。於該一第4活性區域21形成有記憶胞2a、2b之各電荷提取電晶體8，於另一第4活性區域21形成有記憶胞2c、2d之各電荷提取電晶體8。於一第4活性區域21及另一第4活性區域21，例如配置有浮動閘極10a、10b之窄幅區域12，於配置有該窄幅區域12之區域以外之區域形成有接點C6。
於各第4活性區域21，抹除閘極線(未圖示)連接於接點C6，施加 至該抹除閘極線之電壓可經由接點C6而施加。於此情形時，電荷提取電晶體8可於資料抹除時，藉由自抹除閘極線施加之電壓、與施加至控制電容器4之電壓之差，提取浮動閘極10a、10b內所儲存之電荷，而進行記憶胞2a、2b、2c、2d等之資料抹除。
此處，於此種非揮發性半導體記憶裝置1中，在列方向上並排配置之第1列之記憶胞2a、2b、2c、2d、與沿該等記憶胞2a、2b、2c、2d同樣地在列方向上並排配置之下一列(第2列)之記憶胞2e、2f、2g、2h係以該等記憶胞2a、2b、2c、2d、與記憶胞2e、2f、2g、2h之邊界線L1a為基準而回折之方式對稱地配置。藉此，於非揮發性半導體記憶裝置1中，在形成有第1列之記憶胞2a、2b、2c、2d之電荷提取電晶體8的第2列之第1導電型井Wa2，亦形成有下一列(第2列)之記憶胞2e、2f、2g、2h之電荷提取電晶體8，在配置於不同列之記憶胞2a、2b、2c、2d與記憶胞2e、2f、2g、2h中共有1個第1導電型井Wa2。
附帶言之，在鄰接於該第2列之第1導電型井Wa2之下一列之第2導電型井Wb2，配置有供形成第2列之記憶胞2e、2f、2g、2h之第3活性區域18與第2活性區域16，在鄰接於該第2列之第2導電型井Wb2之第3列之第1導電型井Wa3，形成有同樣供形成第2列之記憶胞2e、2f、2g、2h之第1活性區域15。再者，關於供形成第2列之記憶胞2e、2f、2g、2h之該等第1活性區域15、第2活性區域16、第3活性區域18、及第4活性區域21，說明為重複，故而此處省略其說明。
於此種非揮發性半導體記憶裝置1中，在列方向上並排配置之第2列之記憶胞2e、2f、2g、2h、與沿該等記憶胞2e、2f、2g、2h在列方向上並排配置之下一列(第3列)之記憶胞2i、2j、2k、2l亦與上述同樣地以該等記憶胞2e、2f、2g、2h、與記憶胞2i、2j、2k、2l之邊界線L1b為基準而回折之方式對稱地配置。藉此，於非揮發性半導體記憶裝置1中，在形成有第2列之記憶胞2e、2f、2g、2h之控制電容器4之 第3列之第1導電型井Wa3，亦可形成下一列之記憶胞2i、2j、2k、2l之控制電容器4。
此處，對上述之浮動閘極10a、10b之擴幅區域11及窄幅區域12之配置構成進而詳細地進行說明。實際上，於此實施形態之情形時，在一浮動閘極10a，例如沿四邊狀之擴幅區域11之一邊一體成形有直線狀之窄幅區域12。藉此，於一浮動閘極10a，在與擴幅區域11之一邊對向之另一邊側，形成有由擴幅區域11與窄幅區域12之寬度之差量之距離構成之幅差區域。另一方面，於另一浮動閘極10b，沿擴幅區域11之另一邊一體形成有直線狀之窄幅區域12，在擴幅區域11之一邊側，形成有由擴幅區域11與窄幅區域12之寬度之差量之距離構成之幅差區域。
於此實施形態之情形時，在第1列第1行之記憶胞2a，形成有另一浮動閘極10b，在與該記憶胞2a鄰接之第1列第2行之記憶胞2b，形成有一浮動閘極10a。又，在與該第1行第2列之記憶胞2b鄰接之第1列第3行之記憶胞2c，再次形成另一浮動閘極10b，進而在與該記憶胞2c鄰接之第1列第4行之記憶胞2d，再次形成一浮動閘極10a。
藉此，於在列方向上鄰接之記憶胞2a、2b間，另一浮動閘極10b之直線狀之另一邊側、與一浮動閘極10a之直線狀之一邊側可設置特定之間隔距離而對向配置。如此，於在列方向上鄰接之一記憶胞2a、2b間，可形成另一浮動閘極10b之窄幅區域12與一浮動閘極10a之窄幅區域12接近之行間區域ER1。再者，於第3活性區域18，可在位於該行間區域ER1之部位配置接點C5。
除該構成以外，本發明之非揮發性半導體記憶裝置1在位於該行間區域ER1之第2導電型井Wb1之表面配置有可動電荷收集元件層24。作為可動電荷收集元件之可動電荷收集元件層24藉由摻雜例如硼(B)、銦(In)等雜質而形成，藉由抑制井表面中之電位之變化，可更高 效率地收集覆蓋第1導電型井Wa1、Wa2、Wa3、第2導電型井Wb1、Wb2、及浮動閘極10a、10b等之絕緣層內存在之可動電荷，而可抑制可動電荷停留於浮動閘極10a、10b或各種佈線等。
進而，除此種構成以外，於非揮發性半導體記憶裝置1中，亦可在可動電荷收集元件層24之表面形成CoSix或NiSix等矽化物層(未圖示)。於此情形時，在可動電荷收集元件層24中，因矽化物層而使元件表面之電阻降低，而可更高效率地收集可動電荷。
此處，於此實施形態之情形時，可動電荷收集元件層24形成為長方形狀，配置為其長邊方向與浮動閘極10a、10b之窄幅區域12之長邊方向並行。如此，可動電荷收集元件層24藉由於行間區域ER1內沿浮動閘極10a、10b之窄幅區域12配置，而構成為：可吸引浮動閘極10a、10b之窄幅區域12附近之絕緣層(未圖示)內之可動電荷，而抑制浮動閘極10a、10b之可動電荷之停留。
再者，該可動電荷收集元件層24與浮動閘極10a、10b不接觸地形成，並且亦與連接於浮動閘極10a、10b之第1活性區域15、第2活性區域16、及第3活性區域18不接觸地形成，並非有助於記憶胞2a、2b中之資料寫入動作、資料讀出動作、及資料抹除動作者。
此處，形成於行間區域ER1之可動電荷收集元件層24係以浮動閘極10a、10b之窄幅區域12之位置為基準選定形成位置，將距該等浮動閘極10a、10b之兩窄幅區域12之距離選定為相同距離，配置於在列方向上鄰接之浮動閘極10a、10b間之中心位置。又，該可動電荷收集元件層24係將距連接於浮動閘極10b之第2活性區域16之距離、與距連接於浮動閘極10a之第2活性區域16之距離選定為相同距離，配置於鄰接之第2活性區域16間之中心位置。
藉此，形成於行間區域ER1之可動電荷收集元件層24可相對於在列方向上鄰接之不同之記憶胞2a、2b(2c、2d，2e、2f，2g、2h)之浮 動閘極10b、10a兩者，均勻地吸引其周邊之可動電荷，而可同時抑制該等浮動閘極10b、10a中之可動電荷之停留。
除該構成以外，於可動電荷收集元件層24，在其表面立設有柱狀之可動電荷收集接點CC1。此處，可動電荷收集接點CC1例如由鎢(W)、銅(Cu)、鋁(Al)等之金屬構件形成，與可動電荷收集元件層24同樣地可收集絕緣層內存在之可動電荷。此處，該可動電荷收集接點CC1亦與可動電荷收集元件層24同樣地將距浮動閘極10a、10b之兩窄幅區域12之距離選定為相同距離，配置於在列方向上鄰接之浮動閘極10a、10b間之中心位置。
再者，該可動電荷收集接點CC1亦係與浮動閘極10a、10b不接觸地形成，並且相對於連接於浮動閘極10a、10b之第1活性區域15、第2活性區域16、及第3活性區域18亦不接觸地形成，並非有助於記憶胞2a、2b中之資料寫入動作、資料讀出動作、及資料抹除動作者。
另一方面，於在列方向上鄰接之其他記憶胞2b、2c間，將一浮動閘極10a之幅差區域所處之另一邊側、與另一浮動閘極10b之幅差區域所處之一邊側對向配置，因對向配置有幅差區域，而相應地形成有如下行間區域ER2，該行間區域ER2係該等在列方向上對向配置之窄幅區域12間之間隔距離形成為較同樣地在列方向上對向配置之擴幅區域11間之間隔距離大。附帶言之，於該行間區域ER2，配置有形成於第2活性區域16之接點C2。又，於該行間區域ER2，配置有記憶胞2b、2c之開關閘極20a、20b，並且於開關閘極20a、20b間之第3活性區域，配置有連接有讀出位元線(未圖示)之接點C4。
除該構成以外，於該行間區域ER2，在由在列方向上鄰接之浮動閘極10a、10b之擴幅區域11之與窄幅區域12之幅差部分、在列方向上鄰接之浮動閘極10a、10b之窄幅區域12、第1活性區域15、及第2活性區域16包圍之區域、且配置有浮動閘極10a、10b之擴幅區域11之第1 導電型井Wa1之表面設置有可動電荷收集元件層26。該可動電荷收集元件層26可與上述之另一可動電荷收集元件層24同樣地藉由摻雜例如磷(P)、砷(As)、銻(Sb)等雜質而形成。
而且，亦使該可動電荷收集元件層26可收集覆蓋第1導電型井Wa1、Wa2、Wa3、第2導電型井Wb1、Wb2、及浮動閘極10a、10b等之絕緣層內存在之可動電荷，而可抑制可動電荷停留於浮動閘極10a、10b或各種佈線等。
於此實施形態之情形時，可動電荷收集元件層26形成為長方形狀，配置於其長邊方向與浮動閘極10a、10b之窄幅區域12之長邊方向正交之方向，且配置於在列方向上鄰接之浮動閘極10a、10b之窄幅區域12間。再者，該可動電荷收集元件層26亦相對於浮動閘極10a、10b、及連接於浮動閘極10a、10b之第1活性區域15、第2活性區域16不接觸地形成，並非有助於記憶胞2b、2c中之資料寫入動作、資料讀出動作、及資料抹除動作者。
此處，形成於行間區域ER2之可動電荷收集元件層26以浮動閘極10a、10b之窄幅區域12之位置為基準選定形成位置，將距離該等浮動閘極10a、10b之兩窄幅區域12之距離選定為相同距離，配置於在列方向上鄰接之浮動閘極10a、10b間之中心位置。
除該構成以外，於可動電荷收集元件層26，在其表面立設有柱狀之可動電荷收集接點CC2。可動電荷收集接點CC2與上述之另一形成於行間區域ER1之可動電荷收集接點CC1同樣地由例如鎢(W)、銅(Cu)、鋁(Al)等之金屬構件形成，與可動電荷收集元件層24同樣地可收集絕緣層內存在之可動電荷。再者，該可動電荷收集接點CC2亦與可動電荷收集元件層26同樣地將距浮動閘極10a、10b之兩窄幅區域12之距離選定為相同距離，配置於在列方向上鄰接之浮動閘極10a、10b間之中心位置。
再者，該可動電荷收集接點CC2亦與浮動閘極10a、10b不接觸地形成，並且相對於連接於浮動閘極10a、10b之第1活性區域15、及第2活性區域16亦不接觸地形成，並非有助於記憶胞2b、2c中之資料寫入動作、資料讀出動作、及資料抹除動作者。
又，該非揮發性半導體記憶裝置1例如於在列方向上並排之記憶胞2b、2c間之行間區域ER2、和以與該等記憶胞2b、2c鄰接之方式配置之下一列之記憶胞2f、2g間之行間距離ER2連通之行間區域ER3，亦形成有可動電荷收集元件層25。使形成於該行間區域ER3之可動電荷收集元件層25亦可收集覆蓋第1導電型井Wa1、Wa2、Wa3、第2導電型井Wb1、Wb2、及浮動閘極10a、10b等之絕緣層內存在之可動電荷，而可抑制可動電荷停留於浮動閘極10a、10b或各種佈線等。
實際上，該可動電荷收集元件層25可藉由如下方式形成，即：於形成有一列之記憶胞2b、2c之電荷提取電晶體8、和以與該記憶胞2b、2c在行方向上鄰接之方式對稱地配置之下一列之記憶胞2f、2g之電荷提取電晶體8的第1導電型井Wa2之表面，摻雜例如磷(P)、砷(As)、銻(Sb)等雜質。
實際上，可動電荷收集元件層25形成於如下區域，該區域於行間區域ER3內之第1導電型井Wa2中，由一列之記憶胞2b、2c之開關閘極20a、20b及浮動閘極10a、10b之窄幅區域12、和以與該記憶胞2b、2c在行方向上鄰接之方式對稱地配置之下一列之記憶胞2f、2g之開關閘極20a、20b及浮動閘極10a、10b之窄幅區域12包圍。
於此實施形態之情形時，可動電荷收集元件層25形成為長方形狀，配置為長邊方向與浮動閘極10a、10b之窄幅區域12之長邊方向並行。再者，可動電荷收集元件層25相對於記憶胞2b、2c、2f、2g之各浮動閘極10a、10b、及連接於該等浮動閘極10a、10b之各第4活性區域21、第3活性區域18、開關閘極20a、20b不接觸地形成，並非有助 於記憶胞2b、2c、2f、2g中之資料寫入動作、資料讀出動作、及資料抹除動作者。
此處，形成於行間區域ER3之可動電荷收集元件層25係以浮動閘極10a、10b之窄幅區域12之位置為基準選定形成位置，將距該等浮動閘極10a、10b之兩窄幅區域12之距離選定為相同距離，配置於在列方向上鄰接之浮動閘極10a、10b間之中心位置。
除該構成以外，於可動電荷收集元件層25，在其表面立設有柱狀之可動電荷收集接點CC3。此處，可動電荷收集接點CC3與上述之其他可動電荷收集接點CC1、CC2同樣地由例如鎢(W)、銅(Cu)、鋁(Al)等之金屬構件而形成，與可動電荷收集元件層25同樣地可收集絕緣層內存在之可動電荷。再者，該可動電荷收集接點CC3亦與可動電荷收集元件層25同樣地形成於距浮動閘極10a、10b之兩窄幅區域12之距離為相同距離之位置，配置於在列方向上鄰接之浮動閘極10a、10b間之中心位置，並且配置於在行方向上鄰接之浮動閘極10a、10a(10b、10b)間之中心位置。
再者，該可動電荷收集接點CC3亦與浮動閘極10a、10b不接觸地形成，並且相對於連接於浮動閘極10a、10b之第4活性區域21、及第3活性區域18等亦不接觸地形成，並非有助於記憶胞2b、2c、2f、2g中之資料寫入動作、資料讀出動作、及資料抹除動作者。
又，於該非揮發性半導體記憶裝置1，在將配置於不同列之浮動閘極10a、10a(10b、10b)之擴幅區域11彼此對向配置之列間區域ER4，亦形成有可動電荷收集元件層27。實際上，於在列方向上並排之記憶胞2e、2f、2g、2h、和以與該等記憶胞2e、2f、2g、2h在行方向上鄰接之方式配置之下一列之記憶胞2i、2j、2k、2l之間，存在將浮動閘極10a、10b之擴幅區域11彼此對向配置之列間區域ER4，於該列間區域ER4形成有可動電荷收集元件層27。
使形成於該列間區域ER4之可動電荷收集元件層27與上述之其他可動電荷收集元件層24、25、26同樣地，可收集覆蓋第1導電型井Wa1、Wa2、Wa3、第2導電型井Wb1、Wb2、及浮動閘極10a、10b等之絕緣層內存在之可動電荷，而可抑制可動電荷停留於浮動閘極10a、10b或各種佈線等。實際上，該可動電荷收集元件層27可藉由於形成有浮動閘極10a、10b之擴幅區域11之第1導電型井Wa1、Wa3之表面，摻雜例如硼(B)、銦(In)等雜質而形成。
於此實施形態之情形時，可動電荷收集元件層27例如形成為長方形狀，且形成為長邊方向與沿列方向延伸之第1活性區域15之長邊方向並行。藉此，可動電荷收集元件層27例如可遍及在列方向上並排之所有記憶胞2e、2f、2g、2h、與下一列之所有記憶胞2i、2j、2k、2l之間而形成。
此處，形成於列間區域ER4之可動電荷收集元件層27以一列之浮動閘極10a、10b之擴幅區域11、和與其在行方向上鄰接之另一列之浮動閘極10a、10b之擴幅區域11之位置為基準選定形成位置，將距該等一列之浮動閘極10a、10b之擴幅區域11之距離、和距與其在行方向上鄰接之另一列之浮動閘極10a、10b之擴幅區域11之距離選定為相同距離，配置於在行方向上鄰接之浮動閘極10a、10a(10b、10b)間之中心位置。
再者，可動電荷收集元件層27亦相對於記憶胞2e、2f、2g、2h、2i、2j、2k、2l之各浮動閘極10a、10b、及連接於該等浮動閘極10a、10b之第1活性區域15不接觸地形成，並非有助於記憶胞2e、2f、2g、2h、2i、2j、2k、2l中之資料寫入動作、資料讀出動作、及資料抹除動作者。
除該構成以外，可動電荷收集元件層27在其表面立設有柱狀之可動電荷收集接點CC4。可動電荷收集接點CC4與上述之其他可動電 荷收集接點CC1、CC2、CC3同樣地由例如鎢(W)、銅(Cu)、鋁(Al)等之金屬構件而形成，與可動電荷收集元件層27同樣地可收集絕緣層內存在之可動電荷。再者，可動電荷收集接點CC4亦與可動電荷收集元件層27同樣地將距一列之浮動閘極10a、10b之擴幅區域11之距離、和距與其在行方向上鄰接之另一列之浮動閘極10a、10b之擴幅區域11之距離選定為相同距離，配置於在行方向上鄰接之浮動閘極10a、10a(10b、10b)間之中心位置。
再者，可動電荷收集接點CC4亦相對於記憶胞2e、2f、2g、2h、2i、2j、2k、2l之各浮動閘極10a、10b、及連接於該等浮動閘極10a、10b之第1活性區域15不接觸地形成，並非有助於記憶胞2e、2f、2g、2h、2i、2j、2k、2l中之資料寫入動作、資料讀出動作、及資料抹除動作者。
附帶言之，除此種構成以外，於非揮發性半導體記憶裝置1中，亦可與可動電荷收集元件層24同樣地，在其他可動電荷收集元件25、26、27之表面，亦形成CoSix或NiSix等矽化物層(未圖示)。於此情形時，可動電荷收集元件層25、26、27亦因矽化物層而使元件表面之電阻降低，而可更高效率地收集可動電荷。
此處，由於上述之可動電荷收集接點CC1、CC2、CC3、CC4全部具有相同構成，故而著眼於其中之形成於可動電荷收集元件層24之可動電荷收集接點CC1於以下進行說明。圖2係表示圖1中第2列之記憶胞2f、2g之第2活性區域16上所設置之直線L2處之剖面構成者。於此情形時，如圖2所示，在第2導電型井Wb2形成有元件分離層E1。又，於第2導電型井Wb2，在形成有第2活性區域16之區域內之表面，隔著閘極絕緣膜30形成有浮動閘極10a、10b之窄幅區域12。
進而，於此情形時，在一記憶胞2f之第2活性區域16、和與該記憶胞2f在列方向上鄰接之另一記憶胞2g之第2活性區域16，分別立設 有接點C2，於該接點C2前端之第1佈線層之位置分別形成有寫入位元線39。
除該構成以外，在形成於第2導電型井Wb2之表面之可動電荷收集元件層24，立設有可動電荷收集接點CC1，在可動電荷收集接點CC1之前端，形成有由例如鎢(W)、銅(Cu)、鋁(Al)等之金屬構件而形成之可動電荷收集第1佈線層32。該可動電荷收集第1佈線層32形成為可位於形成有寫入位元線39等佈線之第1佈線層。
又，於該可動電荷收集第1佈線層32，立設有朝向配置於第1佈線層之上方之第2佈線層延伸之柱狀之可動電荷收集層間接點33。再者，該第2佈線層為配置有鎢(W)、銅(Cu)、鋁(Al)等之佈線(例如字元線等)之層。使可動電荷收集層間接點33由例如鎢(W)、銅(Cu)、鋁(Al)等之金屬構件而形成，可將形成於前端之可動電荷收集第2佈線層35、與可動電荷收集第1佈線層32電性連接。此處，可動電荷收集第2佈線層35例如形成為沿列方向延伸，與配置於相同列之可動電荷收集層間接點33電性連接。
此種位於第2導電型井Wb2上之接點C2、浮動閘極10a、10b、可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35均被絕緣層37覆蓋，藉由該絕緣層37可使例如浮動閘極10a、10b彼此及佈線彼此等絕緣。
此處，於成為向例如記憶胞2f、2g之浮動閘極10a、10b注入電荷而將資料寫入之狀態時，可對可動電荷收集元件層24，經由第2導電型井Wb2施加例如0[V]之電壓。藉此，亦可對電性連接於可動電荷收集元件層24之可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35，經由可動電荷收集元件層24施加0[V]之電壓。
如此，該等可動電荷收集元件層24、可動電荷收集接點CC1、可 動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35可藉由所施加之電壓，吸引絕緣層37內之可動電荷，相應地可抑制浮動閘極10a、10b之可動電荷之停留。尤其是於此實施形態之情形時，沿以自第2導電型井Wb2突出之方式形成之浮動閘極10a、10b，亦以自第2導電型井Wb2突出之方式立體地形成有可動電荷收集接點CC1、可動電荷收集第1佈線層32、及可動電荷收集層間接點33，故而可藉由該等可動電荷收集接點CC1、可動電荷收集第1佈線層32、及可動電荷收集層間接點33收集存在於第1佈線層附近之可動電荷。
進而，於此實施形態之情形時，於第2佈線層之位置，亦設置有可動電荷收集第2佈線層35，故而於絕緣層37內之存在於第2佈線層附近之可動電荷到達至浮動閘極10a、10b之前，可藉由可動電荷收集第2佈線層35收集該可動電荷，相應地可抑制停留於浮動閘極10a、10b之可動電荷。
附帶言之，作為上述之抑制停留於浮動閘極10a、10b之可動電荷之可動電荷收集元件而發揮功能的該等可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35亦同樣地形成於設置在可動電荷收集元件層25、26、27之可動電荷收集接點CC2、CC3、CC4。
藉此，於可動電荷收集元件層25、26、27之各上方，亦可藉由可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35收集絕緣層37內之可動電荷，相應地可抑制浮動閘極10a、10b之可動電荷之停留。
於以上之構成中，在該非揮發性半導體記憶裝置1中，具備被絕緣層37覆蓋而相互電性絕緣之複數個浮動閘極10a、10b，並針對各浮動閘極10a、10b之每一個構成記憶胞2a、2b、2c、2d、2e、2f、2g、 2h、2i、2j、2k、2l。該等記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l具有相同構成，例如，於此實施形態之情形時，記憶胞2a具備：控制電容器4，其調整浮動閘極10b之電位；電荷注入電晶體5，其向浮動閘極10b注入電荷；電荷提取電晶體8，其自浮動閘極10b提取電荷；及讀出電晶體7，其用以讀出與浮動閘極10b內有無電荷相對應之電壓；且記憶胞2a使該等控制電容器4、電荷注入電晶體5、電荷提取電晶體8、及讀出電晶體7中共有浮動閘極10b。
又，於非揮發性半導體記憶裝置1中，於在列方向上鄰接之浮動閘極10a、10b間之行間區域ER1、ER2、ER3，設置吸引絕緣層37內存在之可動電荷而抑制可動電荷向浮動閘極10a、10b之停留之可動電荷收集元件層24、25、26、可動電荷收集接點CC1、CC2、CC3、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35。
進而，於該非揮發性半導體記憶裝置1中，於在行方向上鄰接之浮動閘極10a、10a(10b、10b)間之列間區域ER4，亦設置吸引絕緣層37內存在之可動電荷而抑制可動電荷向浮動閘極10a(10b)之停留之可動電荷收集元件層27、可動電荷收集接點CC4、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35。
藉此，於非揮發性半導體記憶裝置1中，可藉由作為可動電荷收集元件之可動電荷收集元件層24、25、26、27、可動電荷收集接點CC1、CC2、CC3、CC4、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35收集絕緣層37內之可動電荷，相應地可抑制可動電荷向浮動閘極10a、10b之停留，而可抑制因絕緣層37內之可動電荷停留於浮動閘極10a、10b而產生的記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l之閾值電壓之變動。
又，於該非揮發性半導體記憶裝置1中，由於不使第1活性區域 15、第2活性區域16、第3活性區域18、及第4活性區域21(以下，亦將其等簡稱為活性區域)之各面積增加，故而第2活性區域16與第2導電型井Wb1之間之接面電容、及第4活性區域21與第1導電型井Wa2之間之接面電容亦不會增加，相應地可與先前同樣地使記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l高速動作。
根據以上之構成，於非揮發性半導體記憶裝置1中，不使活性區域之各面積增加，而減少集聚於浮動閘極10a、10b之可動電荷之數量，故而可與先前同樣地實現記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l之高速動作，並且可抑制因絕緣層37內之可動電荷停留於浮動閘極10a、10b而產生的記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l之閾值電壓之變動。
再者，本發明並不限定於本實施形態，可於本發明之主旨之範圍內實施各種變化。例如，於上述之實施形態中，對設置有作為可動電荷收集元件之可動電荷收集元件層24、25、26、27、可動電荷收集接點CC1、CC2、CC3、CC4、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35之非揮發性半導體記憶裝置1進行了敍述，但本發明並不限定於此，亦可設為僅設置有作為可動電荷收集元件之可動電荷收集元件層24、25、26、27、可動電荷收集接點CC1、CC2、CC3、CC4、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35中之一部分之非揮發性半導體記憶裝置，如不設置可動電荷收集第2佈線層35而僅設置有可動電荷收集元件層24、25、26、27、可動電荷收集接點CC1、CC2、CC3、CC4及可動電荷收集第1佈線層32之非揮發性半導體記憶裝置、或僅設置有可動電荷收集元件層24、25、26、27之非揮發性半導體記憶裝置等。
此處，對與圖2對應之部分標註相同符號而表示之圖3表示如圖1 般配置為矩陣狀之記憶胞中之在列方向上鄰接之記憶胞2m、2n之可動電荷收集元件層24之區域中之剖面構成，且係表示不設置可動電荷收集層間接點33及可動電荷收集第2佈線層35(圖2)而於可動電荷收集元件層24僅設置有可動電荷收集接點CC1及可動電荷收集第1佈線層32之構成者。
即便於此情形時，於非揮發性半導體記憶裝置中，亦可藉由可動電荷收集元件層24、可動電荷收集接點CC1及可動電荷收集第1佈線層32收集絕緣層37內之可動電荷，相應地可抑制浮動閘極10a、10b之可動電荷之停留，而可抑制因絕緣層37內之可動電荷停留於浮動閘極10a、10b而產生的記憶胞2m、2n之閾值電壓之變動。
又，即便於該非揮發性半導體記憶裝置中，亦係不僅不使第2活性區域16之面積增加，而且不使未圖示之第1活性區域15、第3活性區域18、及第4活性區域21之各面積增加，故而例如第2活性區域16與第2導電型井Wb1之間之接面電容等亦不會增加，相應地可與先前同樣地使記憶胞2m、2n高速動作。
又，作為另一實施形態，例如，亦可設為不設置埋入形成於井表面之可動電荷收集元件層24、25、26、27而僅設置有可動電荷收集接點CC1、CC2、CC3、CC4、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35之非揮發性半導體記憶裝置。對與圖2對應之部分標註相同符號而表示之圖4表示如圖1般配置為矩陣狀之記憶胞中之在列方向上鄰接之記憶胞2p、2q之第2活性區域16中之剖面構成，且表示僅設置有可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35之構成。
於此實施形態之情形時，可動電荷收集接點CC1例如立設於第2導電型井Wb2之表面，可於前端隔著可動電荷收集第1佈線層32配置 可動電荷收集層間接點33及可動電荷收集第2佈線層35。此處，於上述之圖2或圖3所示之實施形態中，構成為可自可動電荷收集元件層24，對可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35施加特定電壓，而收集絕緣層37內之可動電荷。
另一方面，於圖4所示之實施形態中，由於不具有可動電荷收集元件層24，故而成為對可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35直接施加特定電壓之構成，藉此可調整可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35之電壓，而收集絕緣層37內之可動電荷。
而且，即便為此種非揮發性半導體記憶裝置，亦可藉由可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35收集絕緣層37內之可動電荷，相應地可抑制可動電荷向浮動閘極10a、10b之停留，而可抑制因絕緣層37內之可動電荷停留於浮動閘極10a、10b而產生的記憶胞2p、2q之閾值電壓之變動。
又，即便為該非揮發性半導體記憶裝置，亦係不僅不使第2活性區域16之面積增加，而且不使未圖示之第1活性區域15、第3活性區域18、及第4活性區域21之各面積增加，故而例如第2活性區域16與第2導電型井Wb1之間之接面電容等亦不會增加，相應地可與先前同樣地使記憶胞2p、2q高速動作。
進而，對與圖2對應之部分標註相同符號而表示之圖5表示：例如不設置可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35而僅設置有可動電荷收集元件層24時之在列方向上並排之記憶胞2r、2s之第2活性區 域16中之剖面構成。於此實施形態之情形時，於第2活性區域16之附近，僅形成有可動電荷收集元件層24，可藉由該可動電荷收集元件層24收集絕緣層37內之可動電荷。
而且，即便為此種非揮發性半導體記憶裝置，亦可藉由可動電荷收集元件層24收集絕緣層37內之可動電荷，相應地可抑制可動電荷向浮動閘極10a、10b之停留，而可抑制因絕緣層37內之可動電荷停留於浮動閘極10a、10b而產生的記憶胞2r、2s之閾值電壓之變動。
又，即便為該非揮發性半導體記憶裝置，亦係不僅不使第2活性區域16之面積增加，而且不使未圖示之第1活性區域15、第3活性區域18、及第4活性區域21之各面積增加，故而例如第2活性區域16與第2導電型井Wb1之間之接面電容等亦不會增加，相應地可與先前同樣地使記憶胞2r、2s高速動作。
另外，當於圖1所示之非揮發性半導體記憶裝置1中，如對與圖2對應之部分標註相同符號而表示之圖6般，例如對記憶胞2f、2g寫入資料，而向浮動閘極10a、10b內注入電荷(於此情形時，為電子)時，因在浮動閘極10a、10b中儲存有電荷，而使該浮動閘極10a、10b之電位例如為-1[V]。因此，亦存在如下情況：注入有電荷之浮動閘極10a、10b相對於可動電荷收集元件層24、可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35之0[V]之電位而言，相對地成為負電位。
此時，在絕緣層37內存在於浮動閘極10a、10b附近之正可動電荷亦存在無法藉由可動電荷收集元件層24、可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35充分地收集，而被浮動閘極10a、10b吸引之情況，於此情形時，亦可能會成為例如使電荷注入電晶體5之閾值電壓變動之主要原因。
作為此種對策，如圖7所示，於非揮發性半導體記憶裝置51中，對第1活性區域15及第1導電型井Wa3施加例如3[V]之調整電壓，而對形成於該等第1活性區域15及第1導電型井Wa3之記憶胞2e、2f、2g、2h之控制電容器4施加3[V]之調整電壓。藉此，於記憶胞2e、2f、2g、2h中，可藉由電荷之儲存而調整電位為-1[V]之浮動閘極10a、10b之電位，而可將該浮動閘極10a、10b之電位提高至2[V]左右。藉此，於非揮發性半導體記憶裝置51中，可相對於可動電荷收集元件層24、可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35之電位，使浮動閘極10a、10b之電位相對地偏壓為正。
如此，即便假設正可動電荷存在於浮動閘極10a、10b附近，亦可如圖8所示般，不會將可動電荷吸引至浮動閘極10a、10b，而將其吸引至可動電荷收集元件層24、可動電荷收集接點CC1、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35，從而可抑制因絕緣層37內之可動電荷停留於浮動閘極10a、10b而產生的記憶胞2f、2g之閾值電壓之變動。附帶言之，圖7所示之非揮發性半導體記憶裝置51設為僅設置有圖1所示之可動電荷收集元件層24、25、26、27中之可動電荷收集元件層24之構成，但亦可設為設置有其他可動電荷收集元件層25、26、27之構成。又，此種非揮發性半導體記憶裝置51亦與上述之實施形態同樣地成為具有可動電荷收集接點CC1(CC2、CC3、CC4)、可動電荷收集第1佈線層32、可動電荷收集層間接點33、可動電荷收集第2佈線層35之構成，但此處由於說明為重複，故而省略說明。
再者，為了藉由上述之可動電荷收集接點CC1、CC2、CC3、CC4、可動電荷收集第1佈線層32、可動電荷收集層間接點33、及可動電荷收集第2佈線層35收集絕緣層37內之可動電荷而進行之電壓施 加可自第1活性區域15等活性區域、或井進行，又亦可對例如可動電荷收集第1佈線層32、或可動電荷收集第2佈線層35進行。
又，於上述之實施形態中，對於在列方向上鄰接之浮動閘極10a、10b間之行間區域ER1、ER2、ER3設置可動電荷收集元件層24、25、26及可動電荷收集接點CC1、CC2、CC3，並且於在行方向上鄰接之浮動閘極10a、10a(10b、10b)間之列間區域ER4亦設置有可動電荷收集元件層27及可動電荷收集接點CC4之非揮發性半導體記憶裝置1進行了敍述，但本發明並不限定於此，可為僅於在列方向上鄰接之浮動閘極10a、10b間之行間區域ER1、ER2、ER3設置有可動電荷收集元件層24、25、26及可動電荷收集接點CC1、CC2、CC3之非揮發性半導體記憶裝置，又，亦可為僅於在行方向上鄰接之浮動閘極10a、10a(10b、10b)間之列間區域ER4設置有可動電荷收集元件層27及可動電荷收集接點CC4之非揮發性半導體記憶裝置。進而，亦可為僅於行間區域ER1、ER2、ER3之任一者設置有可動電荷收集元件層及可動電荷收集接點之非揮發性半導體記憶裝置。
再者，於上述之實施形態中，表示了可動電荷收集元件配置為距鄰接之浮動閘極之距離為相同之例，但用以對浮動閘極進行加工之微影步驟、與用以對要成為可動電荷收集元件(可動電荷收集元件層24、25、26、27)之活性區域進行加工之微影步驟為分開之步驟，故而兩個步驟間必定會產生定位之誤差。因此，實際上，即便於作為佈局圖案將距離相等地配置之情形時，亦可能會引起自浮動閘極至可動電荷收集元件之距離於左右不一致，不一致之量為定位之誤差之量，但於製造上較理想為去掉誤差之後，將可動電荷收集元件配置為距浮動閘極均等之距離。
又，於上述之實施形態中，對在資料寫入時向浮動閘極10a、10b注入電荷且在資料抹除時提取浮動閘極10a、10b中所儲存之電荷之非 揮發性半導體記憶裝置1進行了敍述，但本發明並不限定於此，亦可為在資料寫入時提取浮動閘極10a、10b中所儲存之電荷且在資料抹除時向浮動閘極10a、10b注入電荷之非揮發性半導體記憶裝置。
又，於上述之實施形態中，對設置與讀出電晶體7串聯連接之開關電晶體6之情形進行了敍述，但本發明並不限定於此，亦可不設置開關電晶體6，而僅設置讀出電晶體7。
再者，於上述之實施形態中，對在資料寫入時向浮動閘極10a、10b注入電荷且在資料抹除時自浮動閘極10a、10b提取電荷之非揮發性半導體記憶裝置1進行了敍述，但本發明並不限定於此，亦可應用在資料寫入時自浮動閘極10a、10b提取電荷且在資料抹除時向浮動閘極10a、10b注入電荷之非揮發性半導體記憶裝置。
又，於上述之實施形態中，作為記憶胞，對如下記憶胞2a、2b、2c、2d、2e、2f、2g、2h、2i、2j、2k、2l進行了敍述，該等記憶胞具備：控制電容器4，其調整浮動閘極10a、10b之電位；電荷注入電晶體5，其向浮動閘極10a、10b注入電荷；電荷提取電晶體8，其自浮動閘極10a、10b提取電荷；及讀出電晶體7，其用以讀出與浮動閘極10a、10b內有無電荷相對應之電壓；且於控制電容器4、電荷注入電晶體5、電荷提取電晶體8、及讀出電晶體7中共有浮動閘極10a、10b；但本發明並不限定於此，只要為至少具有浮動閘極10a、10b之記憶胞即可，例如亦可應用不具有上述構成中之電荷注入電晶體5之記憶胞、或不具有上述構成中之電荷提取電晶體8之記憶胞等由其他各種構成組成之記憶胞。
同樣地於上述之實施形態中，作為構成記憶胞之井，表示了例如由第1導電型井Wa1、第2導電型井Wb1、第1導電型井Wa2、及第2導電型井Wb2之3種井構成一個記憶胞之例，但本發明並不限定於此，亦可應用因不具有電荷提取電晶體8而廢除第1導電型井Wa2而由 2種井構成一個記憶胞等、對配置於基板上之井之構造進行適當變更之構造。
1‧‧‧非揮發性半導體記憶裝置
2a‧‧‧記憶胞
2b‧‧‧記憶胞
2c‧‧‧記憶胞
2d‧‧‧記憶胞
2e‧‧‧記憶胞
2f‧‧‧記憶胞
2g‧‧‧記憶胞
2h‧‧‧記憶胞
2i‧‧‧記憶胞
2j‧‧‧記憶胞
2k‧‧‧記憶胞
2l‧‧‧記憶胞
4‧‧‧控制電容器
5‧‧‧電荷注入電晶體
6‧‧‧開關電晶體
7‧‧‧讀出電晶體
8‧‧‧電荷提取電晶體
10a‧‧‧浮動閘極
10b‧‧‧浮動閘極
11‧‧‧擴幅區域
12‧‧‧窄幅區域
15‧‧‧第1活性區域
16‧‧‧第2活性區域
18‧‧‧第3活性區域
20a‧‧‧開關閘極
20b‧‧‧開關閘極
21‧‧‧第4活性區域
24‧‧‧可動電荷收集元件層(可動電荷收集元件)
25‧‧‧可動電荷收集元件層(可動電荷收集元件)
26‧‧‧可動電荷收集元件層(可動電荷收集元件)
27‧‧‧可動電荷收集元件層(可動電荷收集元件)
C1‧‧‧接點
C2‧‧‧接點
C3‧‧‧接點
C4‧‧‧接點
C5‧‧‧接點
C6‧‧‧接點
CC1‧‧‧可動電荷收集接點(可動電荷收集元件)
CC2‧‧‧可動電荷收集接點(可動電荷收集元件)
CC3‧‧‧可動電荷收集接點(可動電荷收集元件)
CC4‧‧‧可動電荷收集接點(可動電荷收集元件)
EI‧‧‧元件分離層
ER1‧‧‧行間區域
ER2‧‧‧行間區域
ER3‧‧‧行間區域
ER4‧‧‧行間區域
L1a‧‧‧邊界線
L1b‧‧‧邊界線
L2‧‧‧直線
Wa1‧‧‧第1導電型井(井)
Wa2‧‧‧第1導電型井(井)
Wa3‧‧‧第1導電型井(井)
Wb1‧‧‧第2導電型井(井)
Wb2‧‧‧第2導電型井(井)

Claims (9)

  1. 一種非揮發性半導體記憶裝置，其特徵在於：其係具備被絕緣層覆蓋而相互電性絕緣之複數個浮動閘極，且針對每一上述浮動閘極構成記憶胞者，於在列方向上鄰接之上述浮動閘極間之行間區域、及/或在行方向上鄰接之上述浮動閘極間之列間區域，設置有吸引上述絕緣層內存在之可動電荷而抑制該可動電荷向上述浮動閘極之停留之可動電荷收集元件。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述可動電荷收集元件係將至一上述浮動閘極之距離、和至與一上述浮動閘極鄰接之另一上述浮動閘極之距離選定為相同距離。
  3. 如請求項1之非揮發性半導體記憶裝置，其中上述可動電荷收集元件係埋入形成於供形成控制電容器、電荷注入電晶體、電荷提取電晶體、及讀出電晶體之活性區域以外之井表面之可動電荷收集元件層。
  4. 如請求項3之非揮發性半導體記憶裝置，其中於上述可動電荷收集元件層之表面立設有可動電荷收集接點。
  5. 如請求項1之非揮發性半導體記憶裝置，其中上述可動電荷收集元件係立設於元件分離層之表面之可動電荷收集接點。
  6. 如請求項4或5之非揮發性半導體記憶裝置，其中於井上方，具有配置有對上述記憶胞施加電壓之佈線之第1佈 線層，於上述可動電荷收集接點之前端，具有作為上述可動電荷收集元件之可動電荷收集第1佈線層，該可動電荷收集第1佈線層形成於上述第1佈線層之高度位置。
  7. 如請求項6之非揮發性半導體記憶裝置，其中於上述可動電荷收集第1佈線層，立設有作為上述可動電荷收集元件之可動電荷收集層間接點。
  8. 如請求項7之非揮發性半導體記憶裝置，其中於上述第1佈線層之上方，具有配置有對上述記憶胞施加電壓之其他佈線之第2佈線層，於上述可動電荷收集層間接點之前端，具有作為上述可動電荷收集元件之可動電荷收集第2佈線層，該可動電荷收集第2佈線層形成於上述第2佈線層之高度位置。
  9. 如請求項1至5中任一項之非揮發性半導體記憶裝置，其中藉由對儲存有上述可動電荷之上述浮動閘極施加電壓，調整上述浮動閘極與上述可動電荷收集元件之電壓關係，而使上述可動電荷遠離該浮動閘極而被上述可動電荷收集元件吸引。
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