JP2001135816A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001135816A JP2001135816A JP31925699A JP31925699A JP2001135816A JP 2001135816 A JP2001135816 A JP 2001135816A JP 31925699 A JP31925699 A JP 31925699A JP 31925699 A JP31925699 A JP 31925699A JP 2001135816 A JP2001135816 A JP 2001135816A
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- source
- oxide film
- gettering layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000005247 gettering Methods 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 238000002955 isolation Methods 0.000 claims abstract description 59
- 239000012535 impurity Substances 0.000 claims description 52
- 230000015572 biosynthetic process Effects 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 39
- 229910052710 silicon Inorganic materials 0.000 abstract description 39
- 239000010703 silicon Substances 0.000 abstract description 39
- 230000006866 deterioration Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 89
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 33
- 229910052814 silicon oxide Inorganic materials 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- 229910052698 phosphorus Inorganic materials 0.000 description 21
- 239000011574 phosphorus Substances 0.000 description 21
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 20
- 239000000356 contaminant Substances 0.000 description 20
- 238000002513 implantation Methods 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000002542 deteriorative effect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- -1 Na or K Chemical class 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 101000777456 Mus musculus Disintegrin and metalloproteinase domain-containing protein 15 Proteins 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ゲッタリングサイトがソース・ドレイン領域
の接合面、及びゲート酸化膜と半導体基板との界面に生
じることがなく、接合リークを抑制するとともにゲート
酸化膜の特性劣化を防止した半導体装置とその製造方法
を提供する。 【解決手段】 一導電型の半導体基板１０１に形成され
た素子分離領域１０２により区画される素子形成領域１
０３にゲート酸化膜１０４、ゲート電極１０５及び逆導
電型のソース・ドレイン領域１０８が形成され、またソ
ース・ドレイン領域１０８内には、素子分離領域１０２
に近接した領域にソース・ドレイン領域１０８よりも浅
く、かつソース・ドレイン領域１０８よりも高濃度の逆
導電型のゲッタリング層１０９が形成される。ゲッタリ
ング層１０９は、ソース・ドレイン領域１０８とシリコ
ン基板１０１とのＰＮ接合部には存在しないため、ソー
ス・ドレイン領域１０８での接合リークが低減される。
また、ゲッタリング層１０９はゲート酸化膜１０４に近
接されていないため、ゲート酸化膜１０４の特性が劣化
することが防止される。
の接合面、及びゲート酸化膜と半導体基板との界面に生
じることがなく、接合リークを抑制するとともにゲート
酸化膜の特性劣化を防止した半導体装置とその製造方法
を提供する。 【解決手段】 一導電型の半導体基板１０１に形成され
た素子分離領域１０２により区画される素子形成領域１
０３にゲート酸化膜１０４、ゲート電極１０５及び逆導
電型のソース・ドレイン領域１０８が形成され、またソ
ース・ドレイン領域１０８内には、素子分離領域１０２
に近接した領域にソース・ドレイン領域１０８よりも浅
く、かつソース・ドレイン領域１０８よりも高濃度の逆
導電型のゲッタリング層１０９が形成される。ゲッタリ
ング層１０９は、ソース・ドレイン領域１０８とシリコ
ン基板１０１とのＰＮ接合部には存在しないため、ソー
ス・ドレイン領域１０８での接合リークが低減される。
また、ゲッタリング層１０９はゲート酸化膜１０４に近
接されていないため、ゲート酸化膜１０４の特性が劣化
することが防止される。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型トランジス
タを備える半導体装置に関し、特にＭＯＳ型トランジス
タのソース・ドレイン領域における接合リークを防止す
るとともに、ゲート酸化膜の信頼性を向上した半導体装
置とその製造方法に関するものである。
タを備える半導体装置に関し、特にＭＯＳ型トランジス
タのソース・ドレイン領域における接合リークを防止す
るとともに、ゲート酸化膜の信頼性を向上した半導体装
置とその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ型トランジスタは、半導体基板に
設けた素子分離領域で区画される素子形成領域にソース
・ドレイン領域を有し、かつ素子形成領域上にゲート酸
化膜を介してゲート電極を配設した構成である。この種
のＭＯＳ型トランジスタでは、製造工程における各種処
理によって、ＮａやＫ等のアルカリ金属や、ＦｅやＣｕ
等の重金属が半導体基板内に侵入され、ソース・ドレイ
ン領域に達して結晶欠陥を発生し、接合リークを生じる
要因となる。この接合リークは、例えばＭＯＳ型トラン
ジスタでＤＲＡＭメモリセルを構成したときに、キャパ
シタに蓄積した電荷がドレイン領域の接合リークによっ
て半導体基板にリークされ、メモリセルのデータ保持機
能が劣化されることになる。また、前記した汚染金属が
ゲート酸化膜と半導体基板との界面ないしその近傍に析
出し、ゲート酸化膜の特性が劣化し、ＭＯＳ型トランジ
スタのしきい値変動等の要因となる。
設けた素子分離領域で区画される素子形成領域にソース
・ドレイン領域を有し、かつ素子形成領域上にゲート酸
化膜を介してゲート電極を配設した構成である。この種
のＭＯＳ型トランジスタでは、製造工程における各種処
理によって、ＮａやＫ等のアルカリ金属や、ＦｅやＣｕ
等の重金属が半導体基板内に侵入され、ソース・ドレイ
ン領域に達して結晶欠陥を発生し、接合リークを生じる
要因となる。この接合リークは、例えばＭＯＳ型トラン
ジスタでＤＲＡＭメモリセルを構成したときに、キャパ
シタに蓄積した電荷がドレイン領域の接合リークによっ
て半導体基板にリークされ、メモリセルのデータ保持機
能が劣化されることになる。また、前記した汚染金属が
ゲート酸化膜と半導体基板との界面ないしその近傍に析
出し、ゲート酸化膜の特性が劣化し、ＭＯＳ型トランジ
スタのしきい値変動等の要因となる。
【０００３】このため、従来では、半導体基板に不純物
を高濃度に注入することで、汚染金属を捕獲し、汚染金
属が前記したようなソース・ドレイン領域やゲート酸化
膜の界面に到達することがないようにしたゲッタリング
サイトを形成する技術が提案されている。例えば、特開
平８−８２６２号公報に記載の技術では、図１１（ａ）
に示すように、半導体基板２０１に形成されたゲート酸
化膜２０４、ゲート電極２０５、ソース・ドレイン領域
２０８を有するＭＯＳ型トランジスタを素子分離するた
めの素子分離領域２０２の下側領域に炭素イオンを注入
し、あるいはレーザ光照射やドライエッチング等によっ
て結晶欠陥を形成し、この結晶欠陥をゲッタリングサイ
トとしてのゲッタリング層２０３を形成している。ま
た、特開平７−１０６５４４号公報に記載の技術では、
図１１（ｂ）に示すように、半導体基板３０１に形成さ
れた素子分離領域３０２によって区画された素子形成領
域上にゲート酸化膜３０４及びゲート電極３０５が形成
され、またソース・ドレイン領域３０８が形成されてい
るＭＯＳ型トランジスタの前記ソース・ドレイン領域３
０８の表面側の領域に、ソース・ドレイン領域３０８よ
りも高濃度の高濃度領域を形成し、この高濃度領域をゲ
ッタリングサイトとしてのゲッタリング層３０９を形成
している。
を高濃度に注入することで、汚染金属を捕獲し、汚染金
属が前記したようなソース・ドレイン領域やゲート酸化
膜の界面に到達することがないようにしたゲッタリング
サイトを形成する技術が提案されている。例えば、特開
平８−８２６２号公報に記載の技術では、図１１（ａ）
に示すように、半導体基板２０１に形成されたゲート酸
化膜２０４、ゲート電極２０５、ソース・ドレイン領域
２０８を有するＭＯＳ型トランジスタを素子分離するた
めの素子分離領域２０２の下側領域に炭素イオンを注入
し、あるいはレーザ光照射やドライエッチング等によっ
て結晶欠陥を形成し、この結晶欠陥をゲッタリングサイ
トとしてのゲッタリング層２０３を形成している。ま
た、特開平７−１０６５４４号公報に記載の技術では、
図１１（ｂ）に示すように、半導体基板３０１に形成さ
れた素子分離領域３０２によって区画された素子形成領
域上にゲート酸化膜３０４及びゲート電極３０５が形成
され、またソース・ドレイン領域３０８が形成されてい
るＭＯＳ型トランジスタの前記ソース・ドレイン領域３
０８の表面側の領域に、ソース・ドレイン領域３０８よ
りも高濃度の高濃度領域を形成し、この高濃度領域をゲ
ッタリングサイトとしてのゲッタリング層３０９を形成
している。
【０００４】
【発明が解決しようとする課題】しかしながら、前者の
公報に記載の技術では、素子分離領域２０２の下側領域
にゲッタリング層２０９が形成されるため、特にチャン
ネル領域に近いソース・ドレイン領域２０８に侵入され
る汚染金属を必ずしも有効にゲッタリングすることがで
きないことがある。また、素子分離領域２０２の下側領
域に形成する結晶欠陥の一部がソース・ドレイン領域２
０８にまで到達したときには、ソース・ドレイン領域２
０２と半導体基板２０１とのＰＮ接合部、換言すればソ
ース・ドレイン領域２０８に生じる空乏層内にゲッタリ
ングサイトが形成されることになり、このゲッタリング
サイトに捕獲された汚染金属によってソース・ドレイン
領域２０８の接合リークが生じてしまうことになる。ま
た、後者の公報に記載の技術では、ソース・ドレイン領
域３０８に侵入される汚染金属を効果的に高濃度領域の
ゲッタリング層３０９に捕獲し、ソース・ドレイン領域
３０８と半導体基板３０１との接合面での汚染金属によ
る接合リークを防止する上では有効であるが、ゲッタリ
ング層３０９がゲート酸化膜３０４に近い領域に形成さ
れることになるため、汚染金属がゲート酸化膜３０４と
半導体基板３０１との界面に近い領域に捕獲されること
になり、ゲート酸化膜３０４の特性劣化を生じてしまう
ことになる。
公報に記載の技術では、素子分離領域２０２の下側領域
にゲッタリング層２０９が形成されるため、特にチャン
ネル領域に近いソース・ドレイン領域２０８に侵入され
る汚染金属を必ずしも有効にゲッタリングすることがで
きないことがある。また、素子分離領域２０２の下側領
域に形成する結晶欠陥の一部がソース・ドレイン領域２
０８にまで到達したときには、ソース・ドレイン領域２
０２と半導体基板２０１とのＰＮ接合部、換言すればソ
ース・ドレイン領域２０８に生じる空乏層内にゲッタリ
ングサイトが形成されることになり、このゲッタリング
サイトに捕獲された汚染金属によってソース・ドレイン
領域２０８の接合リークが生じてしまうことになる。ま
た、後者の公報に記載の技術では、ソース・ドレイン領
域３０８に侵入される汚染金属を効果的に高濃度領域の
ゲッタリング層３０９に捕獲し、ソース・ドレイン領域
３０８と半導体基板３０１との接合面での汚染金属によ
る接合リークを防止する上では有効であるが、ゲッタリ
ング層３０９がゲート酸化膜３０４に近い領域に形成さ
れることになるため、汚染金属がゲート酸化膜３０４と
半導体基板３０１との界面に近い領域に捕獲されること
になり、ゲート酸化膜３０４の特性劣化を生じてしまう
ことになる。
【０００５】本発明の目的は、ゲッタリングサイトがソ
ース・ドレイン領域の接合面、及びゲート酸化膜と半導
体基板との界面に生じることがなく、接合リークを抑制
するとともにゲート酸化膜の特性劣化を防止した半導体
装置とその製造方法を提供するものである。
ース・ドレイン領域の接合面、及びゲート酸化膜と半導
体基板との界面に生じることがなく、接合リークを抑制
するとともにゲート酸化膜の特性劣化を防止した半導体
装置とその製造方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一導電型の半導体基板に形成された素子分離領域により
区画される素子形成領域にゲート酸化膜、ゲート電極及
び逆導電型のソース・ドレイン領域が形成されたＭＯＳ
型トランジスタを備える半導体装置において、前記ソー
ス・ドレイン領域内には、前記素子分離領域に近接した
領域に前記ソース・ドレイン領域よりも浅く、かつ前記
ソース・ドレイン領域よりも高濃度の逆導電型のゲッタ
リング層を備えることを特徴とする。前記ゲッタリング
層の不純物濃度は、前記ソース・ドレイン領域の不純物
濃度よりも１桁以上高濃度であることが好ましい。ま
た、前記ゲッタリング層は、少なくとも前記ゲート電極
のゲート長方向において、前記ゲート酸化膜から最も離
れた領域に形成される。特に、前記ゲッタリング層は、
前記ソース・ドレイン領域内の前記ゲート長方向の両端
領域にのみ形成されることが好ましい。
一導電型の半導体基板に形成された素子分離領域により
区画される素子形成領域にゲート酸化膜、ゲート電極及
び逆導電型のソース・ドレイン領域が形成されたＭＯＳ
型トランジスタを備える半導体装置において、前記ソー
ス・ドレイン領域内には、前記素子分離領域に近接した
領域に前記ソース・ドレイン領域よりも浅く、かつ前記
ソース・ドレイン領域よりも高濃度の逆導電型のゲッタ
リング層を備えることを特徴とする。前記ゲッタリング
層の不純物濃度は、前記ソース・ドレイン領域の不純物
濃度よりも１桁以上高濃度であることが好ましい。ま
た、前記ゲッタリング層は、少なくとも前記ゲート電極
のゲート長方向において、前記ゲート酸化膜から最も離
れた領域に形成される。特に、前記ゲッタリング層は、
前記ソース・ドレイン領域内の前記ゲート長方向の両端
領域にのみ形成されることが好ましい。
【０００７】本発明の半導体装置の第１の製造方法は、
一導電型の半導体基板上に素子分離領域に相当する領域
よりも若干広い領域を開口したマスクを形成し、前記マ
スクを用いて前記開口領域内の前記半導体基板に逆導電
型の不純物を高ドーズ量で導入してゲッタリング層を形
成する工程と、前記マスクの前記開口に臨む側面に内側
壁を形成する工程と、前記マスク及び内側壁を用いて前
記半導体基板の前記素子分離領域に相当する領域に少な
くとも前記ゲッタリング層よりも深い溝を形成する工程
と、前記溝内に絶縁材料を充填して素子分離領域を形成
する工程と、前記素子分離領域で囲まれる前記半導体基
板の素子形成領域にゲート酸化膜、ゲート電極を形成す
る工程と、前記ゲート電極及び前記素子分離領域をマス
クにして前記素子形成領域に前記ゲッタリング層よりも
低ドーズ量で逆導電型の不純物を導入してソース・ドレ
イン領域を形成する工程とを含むことを特徴とする。
一導電型の半導体基板上に素子分離領域に相当する領域
よりも若干広い領域を開口したマスクを形成し、前記マ
スクを用いて前記開口領域内の前記半導体基板に逆導電
型の不純物を高ドーズ量で導入してゲッタリング層を形
成する工程と、前記マスクの前記開口に臨む側面に内側
壁を形成する工程と、前記マスク及び内側壁を用いて前
記半導体基板の前記素子分離領域に相当する領域に少な
くとも前記ゲッタリング層よりも深い溝を形成する工程
と、前記溝内に絶縁材料を充填して素子分離領域を形成
する工程と、前記素子分離領域で囲まれる前記半導体基
板の素子形成領域にゲート酸化膜、ゲート電極を形成す
る工程と、前記ゲート電極及び前記素子分離領域をマス
クにして前記素子形成領域に前記ゲッタリング層よりも
低ドーズ量で逆導電型の不純物を導入してソース・ドレ
イン領域を形成する工程とを含むことを特徴とする。
【０００８】また、本発明の半導体装置の第２の製造方
法は、一導電型の半導体基板上に素子分離領域を形成
し、かつ前記素子分離領域で囲まれる素子形成領域にゲ
ート酸化膜、ゲート電極を形成する工程と、前記ゲート
電極及び素子分離領域をマスクにして前記半導体基板の
前記素子形成領域に逆導電型の不純物を低ドーズ量で導
入してＬＤＤ領域を形成する工程と、前記ゲート電極を
覆うようにマスク膜を形成し、かつ前記マスク膜を通し
て前記半導体基板の素子形成領域に逆導電型の不純物を
高ドーズ量でかつ選択的に導入して浅いゲッタリング層
を形成する工程と、前記マスク膜を異方性エッチングし
て前記ゲート電極の側面に外側壁（サイドウォール）を
形成する工程と、前記サイドウォールをマスクにして前
記半導体基板の前記素子形成領域に前記ゲッタリング層
よりも低ドーズ量で逆導電型の不純物を導入してソース
・ドレイン領域を形成する工程とを含むことを特徴とす
る。
法は、一導電型の半導体基板上に素子分離領域を形成
し、かつ前記素子分離領域で囲まれる素子形成領域にゲ
ート酸化膜、ゲート電極を形成する工程と、前記ゲート
電極及び素子分離領域をマスクにして前記半導体基板の
前記素子形成領域に逆導電型の不純物を低ドーズ量で導
入してＬＤＤ領域を形成する工程と、前記ゲート電極を
覆うようにマスク膜を形成し、かつ前記マスク膜を通し
て前記半導体基板の素子形成領域に逆導電型の不純物を
高ドーズ量でかつ選択的に導入して浅いゲッタリング層
を形成する工程と、前記マスク膜を異方性エッチングし
て前記ゲート電極の側面に外側壁（サイドウォール）を
形成する工程と、前記サイドウォールをマスクにして前
記半導体基板の前記素子形成領域に前記ゲッタリング層
よりも低ドーズ量で逆導電型の不純物を導入してソース
・ドレイン領域を形成する工程とを含むことを特徴とす
る。
【０００９】なお、この第２の製造方法においては、一
導電型の半導体基板上に素子分離領域を形成し、かつ前
記素子分離領域で囲まれる素子形成領域にゲート酸化
膜、ゲート電極を形成する工程と、前記ゲート電極及び
素子分離領域をマスクにして前記半導体基板の前記素子
形成領域に逆導電型の不純物を導入してソース・ドレイ
ン領域を形成する工程と、前記ゲート電極を覆うように
マスク膜を形成し、かつ前記マスク膜を通して前記半導
体基板の素子形成領域に逆導電型の不純物を前記ソース
・ドレイン領域よりも高ドーズ量でかつ選択的に導入し
て浅いゲッタリング層を形成する工程とを含む構成とし
てもよい。
導電型の半導体基板上に素子分離領域を形成し、かつ前
記素子分離領域で囲まれる素子形成領域にゲート酸化
膜、ゲート電極を形成する工程と、前記ゲート電極及び
素子分離領域をマスクにして前記半導体基板の前記素子
形成領域に逆導電型の不純物を導入してソース・ドレイ
ン領域を形成する工程と、前記ゲート電極を覆うように
マスク膜を形成し、かつ前記マスク膜を通して前記半導
体基板の素子形成領域に逆導電型の不純物を前記ソース
・ドレイン領域よりも高ドーズ量でかつ選択的に導入し
て浅いゲッタリング層を形成する工程とを含む構成とし
てもよい。
【００１０】本発明の半導体装置によれば、高濃度の不
純物層で構成されるゲッタリング層は、ソース・ドレイ
ン領域とシリコン基板との接合部には存在していないた
め、シリコン基板に侵入された汚染金属をゲッタリング
層に捕獲したときに、ソース・ドレイン領域の空乏層に
は汚染金属は存在しなくなり、ソース・ドレイン領域で
の接合リークが低減される。また、ゲッタリング層はゲ
ート酸化膜に近接されていないため、ゲッタリング層に
捕獲された汚染金属が、ゲート酸化膜のゲート幅方向の
大部分の領域においてゲート酸化膜に影響を与えること
がなく、ゲート酸化膜の特性が劣化することが防止され
る。
純物層で構成されるゲッタリング層は、ソース・ドレイ
ン領域とシリコン基板との接合部には存在していないた
め、シリコン基板に侵入された汚染金属をゲッタリング
層に捕獲したときに、ソース・ドレイン領域の空乏層に
は汚染金属は存在しなくなり、ソース・ドレイン領域で
の接合リークが低減される。また、ゲッタリング層はゲ
ート酸化膜に近接されていないため、ゲッタリング層に
捕獲された汚染金属が、ゲート酸化膜のゲート幅方向の
大部分の領域においてゲート酸化膜に影響を与えること
がなく、ゲート酸化膜の特性が劣化することが防止され
る。
【００１１】また、本発明の第１及び第２の製造方法に
よれば、高濃度の不純物層で構成されるゲッタリング層
を、素子分離領域に近接した領域でかつソース・ドレイ
ン領域よりも浅い領域に自己整合的に製造することがで
きるので、製造工程を複雑化することなく、接合リーク
が少なく、ゲート酸化膜の特性劣化が生じないＭＯＳ型
トランジスタを含む半導体装置の製造が可能になる。
よれば、高濃度の不純物層で構成されるゲッタリング層
を、素子分離領域に近接した領域でかつソース・ドレイ
ン領域よりも浅い領域に自己整合的に製造することがで
きるので、製造工程を複雑化することなく、接合リーク
が少なく、ゲート酸化膜の特性劣化が生じないＭＯＳ型
トランジスタを含む半導体装置の製造が可能になる。
【００１２】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明をＤＲＡＭのメモリセ
ルに適用した実施形態の縦断面図である。また、図２は
図１のＭＯＳ型トランジスタ部の模式的な平面図であ
る。ボロン等が導入されているＰ型シリコン基板１０１
には素子分離領域（ＳＴＩ：Shallow Trench Isolatio
n）１０２が形成され、このＳＴＩ１０２によりトラン
ジスタ形成領域１０３が区画されている。前記トランジ
スタ形成領域１０３の前記シリコン基板１０１の主面上
にはゲート酸化膜１０４及びポリシリコンからなるゲー
ト電極１０５が形成され、前記ゲート電極１０５の両側
面にはシリコン酸化膜からなるサイドウォール１０６が
形成されている。また、前記ゲート電極１０５の両側の
前記トランジスタ形成領域１０３にはＮ型不純物を低濃
度に導入したＬＤＤ領域１０７と、ｎ型不純物を高濃度
に導入したソース・ドレイン領域１０８が形成されてお
り、これによりＮチャネルＭＯＳ型トランジスタが形成
されている。ここで、前記ソース・ドレイン領域１０８
内には、当該ソース・ドレイン領域１０８と前記シリコ
ン基板１０１とのＰＮ接合部には存在せず、前記シリコ
ン基板１０１の主面に沿った深さ方向の領域で、かつ前
記ＳＴＩ１０２に接する領域に前記ソース・ドレイン領
域１０８よりもさらに高濃度のＮ型不純物領域が形成さ
れており、このＮ型不純物領域がゲッタリングサイトを
構成するためのゲッタリング層１０９として形成されて
いる。
参照して説明する。図１は本発明をＤＲＡＭのメモリセ
ルに適用した実施形態の縦断面図である。また、図２は
図１のＭＯＳ型トランジスタ部の模式的な平面図であ
る。ボロン等が導入されているＰ型シリコン基板１０１
には素子分離領域（ＳＴＩ：Shallow Trench Isolatio
n）１０２が形成され、このＳＴＩ１０２によりトラン
ジスタ形成領域１０３が区画されている。前記トランジ
スタ形成領域１０３の前記シリコン基板１０１の主面上
にはゲート酸化膜１０４及びポリシリコンからなるゲー
ト電極１０５が形成され、前記ゲート電極１０５の両側
面にはシリコン酸化膜からなるサイドウォール１０６が
形成されている。また、前記ゲート電極１０５の両側の
前記トランジスタ形成領域１０３にはＮ型不純物を低濃
度に導入したＬＤＤ領域１０７と、ｎ型不純物を高濃度
に導入したソース・ドレイン領域１０８が形成されてお
り、これによりＮチャネルＭＯＳ型トランジスタが形成
されている。ここで、前記ソース・ドレイン領域１０８
内には、当該ソース・ドレイン領域１０８と前記シリコ
ン基板１０１とのＰＮ接合部には存在せず、前記シリコ
ン基板１０１の主面に沿った深さ方向の領域で、かつ前
記ＳＴＩ１０２に接する領域に前記ソース・ドレイン領
域１０８よりもさらに高濃度のＮ型不純物領域が形成さ
れており、このＮ型不純物領域がゲッタリングサイトを
構成するためのゲッタリング層１０９として形成されて
いる。
【００１３】さらに、前記シリコン基板１０１上には前
記ＭＯＳ型トランジスタを覆う層間絶縁膜１１０が形成
され、前記層間絶縁膜１１０には前記ソース・ドレイン
領域１０８に接続されるコンタクトホール１１１が開口
され、このコンタクトホール内には導電材を埋設してコ
ンタクトプラグ１１２が形成されている。また、前記層
間絶縁膜１１０上には、前記ドレイン領域の前記コンタ
クトプラグ１１２に電気接続される容量電極１１３が所
要のパターンの導電膜によって形成され、その上に容量
絶縁膜１１４を介して対向電極１１５が積層され、ＤＲ
ＡＭの電荷を蓄積するキャパシタが形成される。また、
前記ソース領域のコンタクトプラグ１１２には図外のビ
ット線が接続され、これによりＤＲＡＭのメモリセルが
形成されている。
記ＭＯＳ型トランジスタを覆う層間絶縁膜１１０が形成
され、前記層間絶縁膜１１０には前記ソース・ドレイン
領域１０８に接続されるコンタクトホール１１１が開口
され、このコンタクトホール内には導電材を埋設してコ
ンタクトプラグ１１２が形成されている。また、前記層
間絶縁膜１１０上には、前記ドレイン領域の前記コンタ
クトプラグ１１２に電気接続される容量電極１１３が所
要のパターンの導電膜によって形成され、その上に容量
絶縁膜１１４を介して対向電極１１５が積層され、ＤＲ
ＡＭの電荷を蓄積するキャパシタが形成される。また、
前記ソース領域のコンタクトプラグ１１２には図外のビ
ット線が接続され、これによりＤＲＡＭのメモリセルが
形成されている。
【００１４】前記ＤＲＡＭのメモリセル、特にＭＯＳ型
トランジスタの製造方法について説明する。図３及び図
４は第１の実施形態を製造工程順に示す図であり、それ
ぞれ図２のＡＡ線に沿う部分の断面図を示している。先
ず、図３（ａ）のように、Ｐ型シリコン基板１０１の主
面に熱処理により薄く熱シリコン酸化膜１２１を形成し
た後、その上にシリコン窒化膜１２２を形成する。そし
て、図外のフォトレジスト膜をマスクにして、素子分離
領域に相当する領域よりも幾分広い領域において前記シ
リコン窒化膜１２２及びシリコン酸化膜１２１に窓を開
口した上で、前記シリコン窒化膜１２２をマスクにして
Ｎ型不純物としてのリンを前記シリコン基板１０１にイ
オン注入し、第１リン注入層１０９Ａを形成する。ここ
では、イオン注入のリンのドーズ量５Ｅ１５〜１Ｅ１８
／ｃｍ2 、注入深さ５００〜３０００ｎｍとする。
トランジスタの製造方法について説明する。図３及び図
４は第１の実施形態を製造工程順に示す図であり、それ
ぞれ図２のＡＡ線に沿う部分の断面図を示している。先
ず、図３（ａ）のように、Ｐ型シリコン基板１０１の主
面に熱処理により薄く熱シリコン酸化膜１２１を形成し
た後、その上にシリコン窒化膜１２２を形成する。そし
て、図外のフォトレジスト膜をマスクにして、素子分離
領域に相当する領域よりも幾分広い領域において前記シ
リコン窒化膜１２２及びシリコン酸化膜１２１に窓を開
口した上で、前記シリコン窒化膜１２２をマスクにして
Ｎ型不純物としてのリンを前記シリコン基板１０１にイ
オン注入し、第１リン注入層１０９Ａを形成する。ここ
では、イオン注入のリンのドーズ量５Ｅ１５〜１Ｅ１８
／ｃｍ2 、注入深さ５００〜３０００ｎｍとする。
【００１５】次いで、前記フォトレジスト膜を除去した
後、全面にシリコン酸化膜を薄く形成する。そして、前
記シリコン酸化膜をエッチングバックし、図３（ｂ）の
ように、前記シリコン窒化膜１２２の窓の側面にシリコ
ン酸化膜の内側壁１２３を形成する。なお、前記シリコ
ン酸化膜１２３の膜厚は、前記シリコン窒化膜１２２の
窓の開口寸法から、形成しようとする素子分離領域の幅
寸法を差し引いた寸法の１／２の厚さに前記内側壁１２
３が形成されるように設定する。これにより、前記シリ
コン窒化膜１２２と内側壁１２３とで形成しようとする
素子分離領域に相当する領域が開口されることになる。
後、全面にシリコン酸化膜を薄く形成する。そして、前
記シリコン酸化膜をエッチングバックし、図３（ｂ）の
ように、前記シリコン窒化膜１２２の窓の側面にシリコ
ン酸化膜の内側壁１２３を形成する。なお、前記シリコ
ン酸化膜１２３の膜厚は、前記シリコン窒化膜１２２の
窓の開口寸法から、形成しようとする素子分離領域の幅
寸法を差し引いた寸法の１／２の厚さに前記内側壁１２
３が形成されるように設定する。これにより、前記シリ
コン窒化膜１２２と内側壁１２３とで形成しようとする
素子分離領域に相当する領域が開口されることになる。
【００１６】次いで、図３（ｃ）のように、前記シリコ
ン窒化膜１２２と内側壁１２３をマスクにして前記シリ
コン基板１０１を所要の深さまでドライエッチングして
素子分離溝１２４をエッチング形成する。しかる上で、
図３（ｄ）のように、前記シリコン窒化膜１２２、内側
壁１２３を除去した後、全面に前記素子分離溝１２４の
深さよりも厚くシリコン酸化膜１２５を成長して前記素
子分離溝１２４を完全に埋設する。続いて、前記シリコ
ン酸化膜１２５を化学機械研磨法（ＣＭＰ法）により研
磨してシリコン酸化膜１２５を前記素子分離溝１２４内
にのみ残すことで素子分離領域としてのＳＴＩ１０２を
形成する。
ン窒化膜１２２と内側壁１２３をマスクにして前記シリ
コン基板１０１を所要の深さまでドライエッチングして
素子分離溝１２４をエッチング形成する。しかる上で、
図３（ｄ）のように、前記シリコン窒化膜１２２、内側
壁１２３を除去した後、全面に前記素子分離溝１２４の
深さよりも厚くシリコン酸化膜１２５を成長して前記素
子分離溝１２４を完全に埋設する。続いて、前記シリコ
ン酸化膜１２５を化学機械研磨法（ＣＭＰ法）により研
磨してシリコン酸化膜１２５を前記素子分離溝１２４内
にのみ残すことで素子分離領域としてのＳＴＩ１０２を
形成する。
【００１７】次いで、これまでのＭＯＳ型トランジスタ
と同様な製造工程を行い、先ず、図４（ａ）のように、
前記ＳＴＩ１０２により区画される素子形成領域１０３
の前記シリコン基板１０１の主面にゲート酸化膜１０４
及びポリシリコンからなるゲート電極１０５を所要のパ
ターンに形成する。そして、図４（ｂ）のように、前記
ゲート電極１０５をマスクにして素子形成領域の前記シ
リコン基板にリンをドーズ量１〜５Ｅ１３／ｃｍ2 、注
入深さ５０〜１００ｎｍでイオン注入し、第２リン注入
層１０７Ａを形成する。
と同様な製造工程を行い、先ず、図４（ａ）のように、
前記ＳＴＩ１０２により区画される素子形成領域１０３
の前記シリコン基板１０１の主面にゲート酸化膜１０４
及びポリシリコンからなるゲート電極１０５を所要のパ
ターンに形成する。そして、図４（ｂ）のように、前記
ゲート電極１０５をマスクにして素子形成領域の前記シ
リコン基板にリンをドーズ量１〜５Ｅ１３／ｃｍ2 、注
入深さ５０〜１００ｎｍでイオン注入し、第２リン注入
層１０７Ａを形成する。
【００１８】次いで、図４（ｃ）のように、全面にシリ
コン酸化膜を形成した後、前記シリコン酸化膜を異方性
エッチングしてゲート電極１０５の側面に外側壁、すな
わちサイドウォール１０６を形成する。そして、前記ゲ
ート電極１０５及びサイドウォール１０６をマスクにし
て前記素子形成領域１０３の前記シリコン基板１０１に
リンをドーズ量２Ｅ１４〜５Ｅ１５／ｃｍ2 、注入深さ
１０００〜４０００ｎｍでイオン注入し、第３リン注入
層１０８Ａを形成する。なお、このイオン注入はＮ型不
純物として砒素を使用することも可能である。しかる上
で、前記シリコン基板１０１を熱処理し前記第１ないし
第３のリン注入層１０９Ａ，１０７Ａ，１０８Ａを活性
化する。これにより、図４（ｄ）のように、第１のリン
注入層１０９Ａにより高濃度Ｎ型領域からなるゲッタリ
ング層１０９が、第２のリン注入層１０７Ａにより低濃
度Ｎ型領域からなるＬＤＤ領域１０７が、第３のリン注
入層１０８Ａにより高濃度Ｎ型領域からなるソース・ド
レイン領域１０８がそれぞれ形成される。ここで、前記
ゲッタリング層１０９は、前記第１のリン注入層１０９
Ａのイオン注入条件によって、図１及び図２に示したよ
うに、前記ソース・ドレイン領域１０８よりも高濃度で
あり、かつソース・ドレイン領域１０８とシリコン基板
１０１とのＰＮ接合部には存在しないシリコン基板１０
１の主面に近い領域で、かつＳＴＩ１０２との境界領域
に形成されることになる。
コン酸化膜を形成した後、前記シリコン酸化膜を異方性
エッチングしてゲート電極１０５の側面に外側壁、すな
わちサイドウォール１０６を形成する。そして、前記ゲ
ート電極１０５及びサイドウォール１０６をマスクにし
て前記素子形成領域１０３の前記シリコン基板１０１に
リンをドーズ量２Ｅ１４〜５Ｅ１５／ｃｍ2 、注入深さ
１０００〜４０００ｎｍでイオン注入し、第３リン注入
層１０８Ａを形成する。なお、このイオン注入はＮ型不
純物として砒素を使用することも可能である。しかる上
で、前記シリコン基板１０１を熱処理し前記第１ないし
第３のリン注入層１０９Ａ，１０７Ａ，１０８Ａを活性
化する。これにより、図４（ｄ）のように、第１のリン
注入層１０９Ａにより高濃度Ｎ型領域からなるゲッタリ
ング層１０９が、第２のリン注入層１０７Ａにより低濃
度Ｎ型領域からなるＬＤＤ領域１０７が、第３のリン注
入層１０８Ａにより高濃度Ｎ型領域からなるソース・ド
レイン領域１０８がそれぞれ形成される。ここで、前記
ゲッタリング層１０９は、前記第１のリン注入層１０９
Ａのイオン注入条件によって、図１及び図２に示したよ
うに、前記ソース・ドレイン領域１０８よりも高濃度で
あり、かつソース・ドレイン領域１０８とシリコン基板
１０１とのＰＮ接合部には存在しないシリコン基板１０
１の主面に近い領域で、かつＳＴＩ１０２との境界領域
に形成されることになる。
【００１９】しかる後、図１及び図２のように、前記Ｍ
ＯＳ型トランジスタを覆う層間絶縁膜１１０が形成され
るとともに、前記ソース・ドレイン領域１０８に接続さ
れるコンタクトホール１１１が開口され、このコンタク
トホール１１１内には導電材を埋設してコンタクトプラ
グ１１２が形成される。さらに、前記層間絶縁膜１１０
上には、前記ドレイン領域のコンタクトプラグ１１２に
電気接続される容量電極１１３が形成され、その上に容
量絶縁膜１１４を介して対向電極１１５が積層され、キ
ャパシタが形成される。また、前記ソース領域のコンタ
クトプラグには図外のビット線が接続され、これにより
ＤＲＡＭのメモリセルが形成される。
ＯＳ型トランジスタを覆う層間絶縁膜１１０が形成され
るとともに、前記ソース・ドレイン領域１０８に接続さ
れるコンタクトホール１１１が開口され、このコンタク
トホール１１１内には導電材を埋設してコンタクトプラ
グ１１２が形成される。さらに、前記層間絶縁膜１１０
上には、前記ドレイン領域のコンタクトプラグ１１２に
電気接続される容量電極１１３が形成され、その上に容
量絶縁膜１１４を介して対向電極１１５が積層され、キ
ャパシタが形成される。また、前記ソース領域のコンタ
クトプラグには図外のビット線が接続され、これにより
ＤＲＡＭのメモリセルが形成される。
【００２０】ここで、この実施形態における図１のＢＢ
線に沿う不純物の濃度プロファイルを図５に示す。Ｐ型
シリコン基板１０１のボロン濃度は１Ｅ１７／ｃｍ3 で
あり、これに形成した前記ゲッタリング層１０９の不純
物濃度は１Ｅ２０／ｃｍ3 、深さが５００ｎｍである。
また、ソース・ドレイン領域１０８の不純物濃度は１Ｅ
１８／ｃｍ3 、深さは２０００ｎｍである。なお、ＬＤ
Ｄ領域１０７は同図には示されていないが、前記ソース
・ドレイン領域１０８よりも低濃度であることは言うま
でもない。
線に沿う不純物の濃度プロファイルを図５に示す。Ｐ型
シリコン基板１０１のボロン濃度は１Ｅ１７／ｃｍ3 で
あり、これに形成した前記ゲッタリング層１０９の不純
物濃度は１Ｅ２０／ｃｍ3 、深さが５００ｎｍである。
また、ソース・ドレイン領域１０８の不純物濃度は１Ｅ
１８／ｃｍ3 、深さは２０００ｎｍである。なお、ＬＤ
Ｄ領域１０７は同図には示されていないが、前記ソース
・ドレイン領域１０８よりも低濃度であることは言うま
でもない。
【００２１】このように製造された前記実施形態のＭＯ
Ｓ型トランジスタでは、高濃度Ｎ型不純物層で構成され
るゲッタリング層１０９は、ソース・ドレイン領域１０
８とシリコン基板１０１とのＰＮ接合部には存在してい
ないため、シリコン基板１０１に侵入された汚染金属を
ゲッタリング層１０９に捕獲したときに、ソース・ドレ
イン領域１０８の空乏層には汚染金属は存在しなくな
り、ソース・ドレイン領域１０８での接合リークが低減
される。また、ゲッタリング層１０９は、ゲート電極１
０５のゲート幅方向の両側の素子分離領域（ＳＴＩ）１
０２との界面においてゲート酸化膜１０４に接近した状
態で形成されるが、ゲート幅方向の大部分の領域ではゲ
ート酸化膜１０４に近接されることはない。そのため、
ゲッタリング層１０９に捕獲された汚染金属が、ゲート
酸化膜１０４のゲート幅方向の大部分の領域においてゲ
ート酸化膜１０４に影響を与えることがなく、ゲート酸
化膜１０４の特性が劣化することが防止される。
Ｓ型トランジスタでは、高濃度Ｎ型不純物層で構成され
るゲッタリング層１０９は、ソース・ドレイン領域１０
８とシリコン基板１０１とのＰＮ接合部には存在してい
ないため、シリコン基板１０１に侵入された汚染金属を
ゲッタリング層１０９に捕獲したときに、ソース・ドレ
イン領域１０８の空乏層には汚染金属は存在しなくな
り、ソース・ドレイン領域１０８での接合リークが低減
される。また、ゲッタリング層１０９は、ゲート電極１
０５のゲート幅方向の両側の素子分離領域（ＳＴＩ）１
０２との界面においてゲート酸化膜１０４に接近した状
態で形成されるが、ゲート幅方向の大部分の領域ではゲ
ート酸化膜１０４に近接されることはない。そのため、
ゲッタリング層１０９に捕獲された汚染金属が、ゲート
酸化膜１０４のゲート幅方向の大部分の領域においてゲ
ート酸化膜１０４に影響を与えることがなく、ゲート酸
化膜１０４の特性が劣化することが防止される。
【００２２】ここで、ソース・ドレイン領域１０８の不
純物濃度を前記実施形態で示した値に固定した状態で、
ゲッタリング層１０９の不純物濃度を前記した範囲内で
種々変化させた場合における前記接合リーク特性の変化
を測定した。この測定では、図示は省略するが、ゲッタ
リング層１０９の不純物濃度がソース・ドレイン領域１
０８の不純物濃度の１０倍以上になると、接合リークが
格段に改善されることが確認された。したがって、ゲッ
タリング層１０９の不純物濃度をソース・ドレイン領域
１０８の不純物濃度よりも１桁以上高くすることが好ま
しい。また、ゲート酸化膜１０４の特性劣化の防止効果
についても、同様な傾向が得られることが確認されてい
る。
純物濃度を前記実施形態で示した値に固定した状態で、
ゲッタリング層１０９の不純物濃度を前記した範囲内で
種々変化させた場合における前記接合リーク特性の変化
を測定した。この測定では、図示は省略するが、ゲッタ
リング層１０９の不純物濃度がソース・ドレイン領域１
０８の不純物濃度の１０倍以上になると、接合リークが
格段に改善されることが確認された。したがって、ゲッ
タリング層１０９の不純物濃度をソース・ドレイン領域
１０８の不純物濃度よりも１桁以上高くすることが好ま
しい。また、ゲート酸化膜１０４の特性劣化の防止効果
についても、同様な傾向が得られることが確認されてい
る。
【００２３】図６は本発明の第２の実施形態を示す平面
図であり、そのＡＡ線の断面構造は図１と同じである。
また、前記第１の実施形態と等価な部分には同一符号を
付してある。ここではＭＯＳ型トランジスタについての
構造のみを図示している。この第２の実施形態では、ゲ
ッタリング層１０９はソース・ドレイン領域１０８の平
面領域において、ゲート酸化膜１０４及びゲート電極１
０５から最も離れた領域にのみ形成されている。すなわ
ち、この第２の実施形態では、ゲッタリング層１０９
は、ゲート電極１０５の幅方向の両端部においてもゲー
ト酸化膜１０４に近接されることはない。これにより、
ゲッタリング層１０９に捕獲された汚染金属がゲート酸
化膜１０４に与える影響を有効に防止することが可能と
なる。
図であり、そのＡＡ線の断面構造は図１と同じである。
また、前記第１の実施形態と等価な部分には同一符号を
付してある。ここではＭＯＳ型トランジスタについての
構造のみを図示している。この第２の実施形態では、ゲ
ッタリング層１０９はソース・ドレイン領域１０８の平
面領域において、ゲート酸化膜１０４及びゲート電極１
０５から最も離れた領域にのみ形成されている。すなわ
ち、この第２の実施形態では、ゲッタリング層１０９
は、ゲート電極１０５の幅方向の両端部においてもゲー
ト酸化膜１０４に近接されることはない。これにより、
ゲッタリング層１０９に捕獲された汚染金属がゲート酸
化膜１０４に与える影響を有効に防止することが可能と
なる。
【００２４】図７は前記図６に示した第２の実施形態の
ＭＯＳ型トランジスタの製造方法を工程順に示す図であ
る。先ず、図７（ａ）のように、シリコン基板１０１の
表面にシリコン酸化膜１２１を形成し、かつその上にフ
ォトレジスト膜１２６を形成し、前記フォトレジスト膜
１２６をマスクにして前記シリコン酸化膜１２１をエッ
チングし、さらに前記シリコン基板１０１を所要の深さ
までドライエッチングして素子分離溝１２４をエッチン
グ形成する。しかる上で、前記シリコン基板１０１の全
面に前記素子分離溝の深さよりも厚くシリコン酸化膜１
２５を成長し、素子分離溝１２４をシリコン酸化膜１２
５により完全に埋設する。続いて、前記シリコン酸化膜
１２５を化学機械研磨法（ＣＭＰ法）により研磨し、図
７（ｂ）のように、シリコン酸化膜１２５を前記素子分
離溝１２４内にのみ残すことで素子分離領域としてのＳ
ＴＩ１０２を形成する。
ＭＯＳ型トランジスタの製造方法を工程順に示す図であ
る。先ず、図７（ａ）のように、シリコン基板１０１の
表面にシリコン酸化膜１２１を形成し、かつその上にフ
ォトレジスト膜１２６を形成し、前記フォトレジスト膜
１２６をマスクにして前記シリコン酸化膜１２１をエッ
チングし、さらに前記シリコン基板１０１を所要の深さ
までドライエッチングして素子分離溝１２４をエッチン
グ形成する。しかる上で、前記シリコン基板１０１の全
面に前記素子分離溝の深さよりも厚くシリコン酸化膜１
２５を成長し、素子分離溝１２４をシリコン酸化膜１２
５により完全に埋設する。続いて、前記シリコン酸化膜
１２５を化学機械研磨法（ＣＭＰ法）により研磨し、図
７（ｂ）のように、シリコン酸化膜１２５を前記素子分
離溝１２４内にのみ残すことで素子分離領域としてのＳ
ＴＩ１０２を形成する。
【００２５】次いで、図７（ｃ）のように、前記ＳＴＩ
１０２により区画される素子形成領域１０３の前記シリ
コン基板１０１の主面にゲート酸化膜１０４、ゲート電
極１０５を所要のパターンに形成する。そして、前記ゲ
ート電極１０５をマスクにして素子形成領域１０３の前
記シリコン基板１０１にリンをドーズ量１〜５Ｅ１３／
ｃｍ2 、注入深さ５０〜１００ｎｍでイオン注入し、第
２リン注入層１０７Ａを形成する。
１０２により区画される素子形成領域１０３の前記シリ
コン基板１０１の主面にゲート酸化膜１０４、ゲート電
極１０５を所要のパターンに形成する。そして、前記ゲ
ート電極１０５をマスクにして素子形成領域１０３の前
記シリコン基板１０１にリンをドーズ量１〜５Ｅ１３／
ｃｍ2 、注入深さ５０〜１００ｎｍでイオン注入し、第
２リン注入層１０７Ａを形成する。
【００２６】次いで、図８（ａ）のように、少なくとも
前記ゲート電極１０５の厚さよりも厚く全面にシリコン
酸化膜１２７を形成した後、前記ＳＴＩ１０２上の領域
のシリコン酸化膜１２７の厚さが零に近い程度の薄さに
なるまで前記シリコン酸化膜１２７を異方性エッチング
する。このとき、形成されたシリコン酸化膜１２７はゲ
ート電極１０５の形状に倣ってゲート電極１０５の直上
を頂点とする山型に形成されるが、前記異方エッチング
を行うことで、この山型形状がそのまま保持されながら
シリコン酸化膜１２７の膜厚が低減される状態となる。
なお、この山型形状は、ゲート電極１０５のゲート幅方
向に沿って生じるものであることは言うまでもない。そ
の上で、前記ゲート電極１０５とシリコン酸化膜１２７
をマスクにしてＮ型不純物としてのリンをシリコン基板
１０１にイオン注入し、第１リン注入層１０９Ａを形成
する。ここでは、リンのドーズ量５Ｅ１５〜１Ｅ１８／
ｃｍ2 、注入深さ５００〜３０００ｎｍとする。このと
き、前記シリコン酸化膜１２７の山型形状により、リン
はゲート電極１０５のゲート長方向において、ゲート電
極１０５から最も離れたＳＴＩ１０２との境界領域に選
択的にかつ高濃度に注入されることになる。
前記ゲート電極１０５の厚さよりも厚く全面にシリコン
酸化膜１２７を形成した後、前記ＳＴＩ１０２上の領域
のシリコン酸化膜１２７の厚さが零に近い程度の薄さに
なるまで前記シリコン酸化膜１２７を異方性エッチング
する。このとき、形成されたシリコン酸化膜１２７はゲ
ート電極１０５の形状に倣ってゲート電極１０５の直上
を頂点とする山型に形成されるが、前記異方エッチング
を行うことで、この山型形状がそのまま保持されながら
シリコン酸化膜１２７の膜厚が低減される状態となる。
なお、この山型形状は、ゲート電極１０５のゲート幅方
向に沿って生じるものであることは言うまでもない。そ
の上で、前記ゲート電極１０５とシリコン酸化膜１２７
をマスクにしてＮ型不純物としてのリンをシリコン基板
１０１にイオン注入し、第１リン注入層１０９Ａを形成
する。ここでは、リンのドーズ量５Ｅ１５〜１Ｅ１８／
ｃｍ2 、注入深さ５００〜３０００ｎｍとする。このと
き、前記シリコン酸化膜１２７の山型形状により、リン
はゲート電極１０５のゲート長方向において、ゲート電
極１０５から最も離れたＳＴＩ１０２との境界領域に選
択的にかつ高濃度に注入されることになる。
【００２７】次いで、図８（ｂ）のように、前記シリコ
ン酸化膜１２７をゲート電極１０５の側面にのみ残るま
で更に異方性エッチングし、サイドウォール１０６を形
成する。しかる上で、前記ゲート電極１０５及びサイド
ウォール１０６をマスクにして前記素子形成領域１０３
の前記シリコン基板１０１にリンをドーズ量２Ｅ１４〜
５Ｅ１５／ｃｍ2 、注入深さ１０００〜４０００ｎｍで
イオン注入し、第３リン注入層１０８Ａを形成する。な
お、このイオン注入はＮ型不純物として砒素を使用する
ことも可能である。
ン酸化膜１２７をゲート電極１０５の側面にのみ残るま
で更に異方性エッチングし、サイドウォール１０６を形
成する。しかる上で、前記ゲート電極１０５及びサイド
ウォール１０６をマスクにして前記素子形成領域１０３
の前記シリコン基板１０１にリンをドーズ量２Ｅ１４〜
５Ｅ１５／ｃｍ2 、注入深さ１０００〜４０００ｎｍで
イオン注入し、第３リン注入層１０８Ａを形成する。な
お、このイオン注入はＮ型不純物として砒素を使用する
ことも可能である。
【００２８】しかる上で、前記シリコン基板を熱処理し
前記第１ないし第３のリン注入層１０９Ａ，１０７Ａ，
１０８Ａを活性化する。これにより、図８（ｃ）のよう
に、第１のリン注入層１０９Ａにより高濃度Ｎ型領域か
らなるゲッタリング層１０９が、第２のリン注入層１０
７Ａにより低濃度Ｎ型領域からなるＬＤＤ領域１０７
が、第３のリン注入層１０８Ａにより高濃度Ｎ型領域か
らなるソース・ドレイン領域１０８がそれぞれ形成され
る。ここで、前記ゲッタリング層１０９は、前記第１の
リン注入層１０９Ａのイオン注入条件によって、図６に
示したように、前記ソース・ドレイン領域１０８よりも
高濃度であり、かつソース・ドレイン領域１０８とシリ
コン基板１０１とのＰＮ接合部には存在しないシリコン
基板１０１の主面に近い領域で、かつＳＴＩ１０２との
境界領域に形成されることになる。
前記第１ないし第３のリン注入層１０９Ａ，１０７Ａ，
１０８Ａを活性化する。これにより、図８（ｃ）のよう
に、第１のリン注入層１０９Ａにより高濃度Ｎ型領域か
らなるゲッタリング層１０９が、第２のリン注入層１０
７Ａにより低濃度Ｎ型領域からなるＬＤＤ領域１０７
が、第３のリン注入層１０８Ａにより高濃度Ｎ型領域か
らなるソース・ドレイン領域１０８がそれぞれ形成され
る。ここで、前記ゲッタリング層１０９は、前記第１の
リン注入層１０９Ａのイオン注入条件によって、図６に
示したように、前記ソース・ドレイン領域１０８よりも
高濃度であり、かつソース・ドレイン領域１０８とシリ
コン基板１０１とのＰＮ接合部には存在しないシリコン
基板１０１の主面に近い領域で、かつＳＴＩ１０２との
境界領域に形成されることになる。
【００２９】この第２の実施形態のＭＯＳ型トランジス
タにおいても、高濃度Ｎ型不純物層で構成されるゲッタ
リング層１０９は、ソース・ドレイン領域１０８のシリ
コン基板１０１とのＰＮ接合部には存在していないた
め、シリコン基板１０１に侵入された汚染金属をゲッタ
リング層１０９に捕獲したときに、ソース・ドレイン領
域１０８の空乏層には汚染金属は存在しなくなり、ソー
ス・ドレイン領域１０８での接合リークが低減される。
また、ゲッタリング層１０９は、第１のリン注入層１０
９Ａを形成する際に山型のシリコン酸化膜１２７を用い
ていることにより、ゲート電極１０５のゲート幅方向及
びゲート長方向のいずれにおいてもゲート酸化膜１０４
に近接されることはなく、ゲッタリング層１０９に捕獲
された汚染金属が、ゲート酸化膜１０４のゲート幅方向
の大部分の領域においてゲート酸化膜１０４に影響を与
えることがなく、ゲート酸化膜１０４の特性が劣化する
ことが防止される。なお、この第２の実施形態の構成に
おいても、ゲッタリング層１０９の不純物濃度をソース
・ドレイン領域１０８の不純物濃度よりも１桁以上高く
することが好ましい。
タにおいても、高濃度Ｎ型不純物層で構成されるゲッタ
リング層１０９は、ソース・ドレイン領域１０８のシリ
コン基板１０１とのＰＮ接合部には存在していないた
め、シリコン基板１０１に侵入された汚染金属をゲッタ
リング層１０９に捕獲したときに、ソース・ドレイン領
域１０８の空乏層には汚染金属は存在しなくなり、ソー
ス・ドレイン領域１０８での接合リークが低減される。
また、ゲッタリング層１０９は、第１のリン注入層１０
９Ａを形成する際に山型のシリコン酸化膜１２７を用い
ていることにより、ゲート電極１０５のゲート幅方向及
びゲート長方向のいずれにおいてもゲート酸化膜１０４
に近接されることはなく、ゲッタリング層１０９に捕獲
された汚染金属が、ゲート酸化膜１０４のゲート幅方向
の大部分の領域においてゲート酸化膜１０４に影響を与
えることがなく、ゲート酸化膜１０４の特性が劣化する
ことが防止される。なお、この第２の実施形態の構成に
おいても、ゲッタリング層１０９の不純物濃度をソース
・ドレイン領域１０８の不純物濃度よりも１桁以上高く
することが好ましい。
【００３０】なお、前記各実施形態では、ＤＲＡＭを構
成するＭＯＳ型トランジスタを前提に本発明を適用した
例を示しているが、フラッシュメモリを構成するＭＯＳ
型トランジスタからなる記憶装置に適用することも可能
である。例えば、図９（ｃ）に第３の実施形態を示すよ
うに、ゲート構造として、トンネルゲート酸化膜１３
１、浮遊ゲート電極１３２、ゲート間絶縁膜（ＯＮＯ
膜）１３３、制御ゲート電極１３４を有する浮遊ゲート
構造のＭＯＳ型トランジスタからなる半導体記憶装置の
ソース・ドレイン領域１０８に、前記各実施形態と同様
にゲッタリング層１０９を形成するようにしてもよい。
この場合には、前記各実施形態のＭＯＳ型トランジスタ
のＬＤＤ領域を形成しない構成とする。
成するＭＯＳ型トランジスタを前提に本発明を適用した
例を示しているが、フラッシュメモリを構成するＭＯＳ
型トランジスタからなる記憶装置に適用することも可能
である。例えば、図９（ｃ）に第３の実施形態を示すよ
うに、ゲート構造として、トンネルゲート酸化膜１３
１、浮遊ゲート電極１３２、ゲート間絶縁膜（ＯＮＯ
膜）１３３、制御ゲート電極１３４を有する浮遊ゲート
構造のＭＯＳ型トランジスタからなる半導体記憶装置の
ソース・ドレイン領域１０８に、前記各実施形態と同様
にゲッタリング層１０９を形成するようにしてもよい。
この場合には、前記各実施形態のＭＯＳ型トランジスタ
のＬＤＤ領域を形成しない構成とする。
【００３１】この構成の製造方法は、例えば、図９に示
す通りであり、先ず、図８（ａ），（ｂ）に示した工程
を用いて、図９（ａ）のように、シリコン基板１０１に
素子分離領域（ＳＴＩ）１０２を形成し、かつ前記素子
分離領域１０２で囲まれる素子形成領域１０３にトンネ
ルゲート酸化膜１３１、浮遊ゲート電極１３２、ゲート
間絶縁膜１３３、制御ゲート電極１３４を形成する。そ
して、前記制御ゲート電極１３４等をマスクにしてシリ
コン基板１０１の素子形成領域１０３に砒素を導入して
第１砒素注入層１０８Ｂを形成する。次いで、図９
（ｂ）のように、前記制御ゲート電極１３４等を覆うよ
うにシリコン酸化膜１２７を形成し、かつ前記素子分離
領域１０２上の当該シリコン酸化膜１２７の厚さがほぼ
零に近い状態まで異方性エッチングする。しかる上で、
前記シリコン酸化膜１２７を通して素子形成領域に砒素
を高濃度にかつ浅くイオン注入して第２砒素注入層１０
９Ｂを形成する。しかる後、前記シリコン基板１０１を
熱処理し前記第１及び第２の砒素注入層１０８Ｂ，１０
９Ｂを活性化する。これにより、図９（ｃ）のように、
第１の砒素注入層１０８Ｂにより高濃度Ｎ型領域からな
るソース・ドレイン領域１０８が、第２の砒素注入層１
０９Ｂによりさらに高濃度のＮ型領域からなるゲッタリ
ング層１０９がそれぞれ形成される。以降の工程は前記
実施形態と同じである。この場合、ソース・ドレイン領
域１０８を形成する際の砒素のイオン注入のドーズ量と
して、２Ｅ１４〜５Ｅ１５／ｃｍ2 とする。ゲッタリン
グ層１０９の不純物濃度は前記実施形態と同程度とす
る。
す通りであり、先ず、図８（ａ），（ｂ）に示した工程
を用いて、図９（ａ）のように、シリコン基板１０１に
素子分離領域（ＳＴＩ）１０２を形成し、かつ前記素子
分離領域１０２で囲まれる素子形成領域１０３にトンネ
ルゲート酸化膜１３１、浮遊ゲート電極１３２、ゲート
間絶縁膜１３３、制御ゲート電極１３４を形成する。そ
して、前記制御ゲート電極１３４等をマスクにしてシリ
コン基板１０１の素子形成領域１０３に砒素を導入して
第１砒素注入層１０８Ｂを形成する。次いで、図９
（ｂ）のように、前記制御ゲート電極１３４等を覆うよ
うにシリコン酸化膜１２７を形成し、かつ前記素子分離
領域１０２上の当該シリコン酸化膜１２７の厚さがほぼ
零に近い状態まで異方性エッチングする。しかる上で、
前記シリコン酸化膜１２７を通して素子形成領域に砒素
を高濃度にかつ浅くイオン注入して第２砒素注入層１０
９Ｂを形成する。しかる後、前記シリコン基板１０１を
熱処理し前記第１及び第２の砒素注入層１０８Ｂ，１０
９Ｂを活性化する。これにより、図９（ｃ）のように、
第１の砒素注入層１０８Ｂにより高濃度Ｎ型領域からな
るソース・ドレイン領域１０８が、第２の砒素注入層１
０９Ｂによりさらに高濃度のＮ型領域からなるゲッタリ
ング層１０９がそれぞれ形成される。以降の工程は前記
実施形態と同じである。この場合、ソース・ドレイン領
域１０８を形成する際の砒素のイオン注入のドーズ量と
して、２Ｅ１４〜５Ｅ１５／ｃｍ2 とする。ゲッタリン
グ層１０９の不純物濃度は前記実施形態と同程度とす
る。
【００３２】この製造方法によれば、前記第２の実施形
態のＭＯＳ型トランジスタとはＬＤＤ領域が存在してい
ない点で構造が相違するが、高濃度Ｎ型不純物層で構成
されるゲッタリング層１０９は、ソース・ドレイン領域
１０８とシリコン基板１０１とのＰＮ接合部に存在して
いないことは同じであり、シリコン基板１０１に侵入さ
れた汚染金属をゲッタリング層１０９に捕獲したとき
に、ソース・ドレイン領域１０８の空乏層には汚染金属
は存在しなくなり、ソース・ドレイン領域１０８での接
合リークが低減される。また、ゲッタリング層１０９
が、ゲート幅方向及びゲート長方向のいずれにおいても
トンネルゲート酸化膜１３１に近接されることがない点
でも同様であり、ゲッタリング層１０９に捕獲された汚
染金属が、トンネルゲート酸化膜１３１のゲート幅方向
の大部分の領域においてトンネルゲート酸化膜１３１に
影響を与えることがなく、トンネルゲート酸化膜１３１
の特性が劣化することが防止される。
態のＭＯＳ型トランジスタとはＬＤＤ領域が存在してい
ない点で構造が相違するが、高濃度Ｎ型不純物層で構成
されるゲッタリング層１０９は、ソース・ドレイン領域
１０８とシリコン基板１０１とのＰＮ接合部に存在して
いないことは同じであり、シリコン基板１０１に侵入さ
れた汚染金属をゲッタリング層１０９に捕獲したとき
に、ソース・ドレイン領域１０８の空乏層には汚染金属
は存在しなくなり、ソース・ドレイン領域１０８での接
合リークが低減される。また、ゲッタリング層１０９
が、ゲート幅方向及びゲート長方向のいずれにおいても
トンネルゲート酸化膜１３１に近接されることがない点
でも同様であり、ゲッタリング層１０９に捕獲された汚
染金属が、トンネルゲート酸化膜１３１のゲート幅方向
の大部分の領域においてトンネルゲート酸化膜１３１に
影響を与えることがなく、トンネルゲート酸化膜１３１
の特性が劣化することが防止される。
【００３３】なお、前記浮遊ゲート構造のＭＯＳ型トラ
ンジスタとして、例えば、図１０に示すように、ＬＤＤ
領域１０７を備える構成としてもよい。この構造の製造
方法については、前記第１及び第２の実施形態と同様の
製造方法が採用できることは言うまでもない。
ンジスタとして、例えば、図１０に示すように、ＬＤＤ
領域１０７を備える構成としてもよい。この構造の製造
方法については、前記第１及び第２の実施形態と同様の
製造方法が採用できることは言うまでもない。
【００３４】ここで、前記実施形態では、素子分離領域
としてＳＴＩを形成した例を示しているが、本発明は、
他の構造の素子分離領域、例えばＬＯＣＯＳ法による素
子分離領域を形成する場合でも本発明を同様に適用する
ことができる。また、本発明はＰチャネル型のＭＯＳ型
トランジスタに適用することも可能である。
としてＳＴＩを形成した例を示しているが、本発明は、
他の構造の素子分離領域、例えばＬＯＣＯＳ法による素
子分離領域を形成する場合でも本発明を同様に適用する
ことができる。また、本発明はＰチャネル型のＭＯＳ型
トランジスタに適用することも可能である。
【００３５】
【発明の効果】以上説明したように本発明は、高濃度の
不純物層で構成されるゲッタリング層は、ソース・ドレ
イン領域とシリコン基板との接合部には存在していない
ため、シリコン基板のチャネル領域に近いソース・ドレ
イン領域に侵入される汚染金属をゲッタリング層に捕獲
したときに、ソース・ドレイン領域の空乏層には汚染金
属は存在しなくなり、ソース・ドレイン領域での接合リ
ークが低減される。また、ゲッタリング層はゲート酸化
膜に近接されていないため、ゲッタリング層に捕獲され
た汚染金属が、ゲート酸化膜のゲート幅方向の大部分の
領域においてゲート酸化膜に影響を与えることがなく、
ゲート酸化膜の特性が劣化することが防止される。
不純物層で構成されるゲッタリング層は、ソース・ドレ
イン領域とシリコン基板との接合部には存在していない
ため、シリコン基板のチャネル領域に近いソース・ドレ
イン領域に侵入される汚染金属をゲッタリング層に捕獲
したときに、ソース・ドレイン領域の空乏層には汚染金
属は存在しなくなり、ソース・ドレイン領域での接合リ
ークが低減される。また、ゲッタリング層はゲート酸化
膜に近接されていないため、ゲッタリング層に捕獲され
た汚染金属が、ゲート酸化膜のゲート幅方向の大部分の
領域においてゲート酸化膜に影響を与えることがなく、
ゲート酸化膜の特性が劣化することが防止される。
【００３６】また、本発明の半導体装置の製造方法によ
れば、高濃度の不純物層で構成されるゲッタリング層
を、素子分離領域に近接した領域でかつソース・ドレイ
ン領域よりも浅い領域に自己整合的に製造することがで
きるので、製造工程を複雑化することなく、接合リーク
が少なく、ゲート酸化膜の特性劣化が生じないＭＯＳ型
トランジスタを含む半導体装置の製造が可能になる。
れば、高濃度の不純物層で構成されるゲッタリング層
を、素子分離領域に近接した領域でかつソース・ドレイ
ン領域よりも浅い領域に自己整合的に製造することがで
きるので、製造工程を複雑化することなく、接合リーク
が少なく、ゲート酸化膜の特性劣化が生じないＭＯＳ型
トランジスタを含む半導体装置の製造が可能になる。
【図面の簡単な説明】
【図１】本発明をＤＲＡＭに適用した第１の実施形態の
縦断面図である。
縦断面図である。
【図２】図１の模式的な平面図である。
【図３】図１の製造方法を工程順に示す図であり、図２
のＡＡ線に相当する断面図のその１である。
のＡＡ線に相当する断面図のその１である。
【図４】図１の製造方法を工程順に示す図であり、図２
のＡＡ線に相当する断面図のその２である。
のＡＡ線に相当する断面図のその２である。
【図５】図１のＢＢ線に沿う部分の不純物の濃度プロフ
ァイル図である。
ァイル図である。
【図６】本発明の第２の実施形態の模式的な平面図であ
る。
る。
【図７】図６の製造方法を工程順に示す図であり、図６
のＡＡ線に相当する断面図のその１である。
のＡＡ線に相当する断面図のその１である。
【図８】図６の製造方法を工程順に示す図であり、図６
のＡＡ線に相当する断面図のその２である。
のＡＡ線に相当する断面図のその２である。
【図９】本発明を浮遊ゲート構造のＭＯＳトランジスタ
を備える半導体記憶装置に適用した第３の実施形態とそ
の製造方法を工程順に示す図であり、図６のＡＡ線に相
当する断面図である。
を備える半導体記憶装置に適用した第３の実施形態とそ
の製造方法を工程順に示す図であり、図６のＡＡ線に相
当する断面図である。
【図１０】図９の浮遊ゲート構造のＭＯＳ型トランジス
タを備える半導体記憶装置の変形例の断面図である。
タを備える半導体記憶装置の変形例の断面図である。
【図１１】従来のゲッタリング層を備えるＭＯＳ型トラ
ンジスタの異なる２つの例の断面図である。
ンジスタの異なる２つの例の断面図である。
１０１ Ｐ型シリコン基板 １０２ ＳＴＩ（素子分離領域） １０３ 素子形成領域 １０４ ゲート酸化膜 １０５ ゲート電極 １０６ サイドウォール １０７ ＬＤＤ領域 １０８ ソース・ドレイン領域 １０９ ゲッタリング層 １１０ 層間絶縁膜 １１２ コンタクトプラグ １１３ 蓄積電極 １１４ 容量絶縁膜 １１５ 対向電極 １２１ シリコン酸化膜 １２２ シリコン窒化膜 １２３ 内側壁 １２４ 素子分離溝 １２５ シリコン酸化膜 １２６ フォトレジスト １２７ シリコン酸化膜 １３１ トンネルゲート酸化膜 １３２ 浮遊ゲート電極 １３３ ゲート間絶縁膜 １３４ 制御ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３０１Ｘ 29/788 ３７１ 29/792 Ｆターム(参考） 5F001 AA01 AB08 AD15 AD16 AD17 AD18 AD60 AG12 AG25 5F040 DA19 DB09 DC01 EA08 EC00 EC07 EF02 EF11 EK05 FA05 FB02 FC10 FC21 FC28 5F083 AD10 AD21 AD49 AD56 EP02 EP23 EP62 EP67 GA06 GA27 MA06 MA17 MA20 NA01 PR36 5F101 BA01 BB05 BD05 BD06 BD07 BD09 BD35 BH09 BH10
Claims (10)
- 【請求項１】 一導電型の半導体基板に形成された素子
分離領域により区画される素子形成領域にゲート酸化
膜、ゲート電極及び逆導電型のソース・ドレイン領域が
形成されたＭＯＳ型トランジスタを備える半導体装置に
おいて、前記ソース・ドレイン領域内には、前記素子分
離領域に近接した領域に前記ソース・ドレイン領域より
も浅く、かつ前記ソース・ドレイン領域よりも高濃度の
逆導電型のゲッタリング層を備えることを特徴とする半
導体装置。 - 【請求項２】 前記ゲッタリング層の不純物濃度は、前
記ソース・ドレイン領域の不純物濃度よりも１桁以上高
濃度であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記ゲッタリング層は、少なくとも前記
ゲート電極のゲート長方向において、前記ゲート酸化膜
から最も離れた領域に形成されていることを特徴とする
請求項１または２に記載の半導体装置。 - 【請求項４】 前記ゲッタリング層は、前記ソース・ド
レイン領域内の前記ゲート長方向の両端領域にのみ形成
されていることを特徴とする請求項３に記載の半導体装
置。 - 【請求項５】 前記ゲッタリング層は前記素子分離領域
に接している請求項１ないし４のいずれかに記載の半導
体装置。 - 【請求項６】 一導電型の半導体基板上に素子分離領域
に相当する領域よりも若干広い領域を開口したマスクを
形成し、前記マスクを用いて前記開口領域内の前記半導
体基板に逆導電型の不純物を高ドーズ量で導入してゲッ
タリング層を形成する工程と、前記マスクの前記開口に
臨む側面に内側壁を形成する工程と、前記マスク及び内
側壁を用いて前記半導体基板の前記素子分離領域に相当
する領域に少なくとも前記ゲッタリング層よりも深い溝
を形成する工程と、前記溝内に絶縁材料を充填して素子
分離領域を形成する工程と、前記素子分離領域で囲まれ
る前記半導体基板の素子形成領域にゲート酸化膜、ゲー
ト電極を形成する工程と、前記ゲート電極及び前記素子
分離領域をマスクにして前記素子形成領域に前記ゲッタ
リング層よりも低ドーズ量の逆導電型の不純物を導入し
てソース・ドレイン領域を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項７】 前記ゲート酸化膜及びゲート電極を形成
した後、前記ゲート電極及び前記素子分離領域をマスク
にして前記素子形成領域に前記ソース・ドレイン領域よ
りも低ドーズ量の逆導電型の不純物を導入してＬＤＤ領
域を形成する工程と、前記ゲート電極の側面に外側壁
（サイドウォール）を形成する工程を含み、前記サイド
ウォールを形成した後に前記サイドウォールを含む前記
ゲート電極及び前記素子分離領域をマスクにして前記ソ
ース・ドレイン領域を形成することを特徴とする請求項
６に記載の半導体装置の製造方法。 - 【請求項８】 一導電型の半導体基板上に素子分離領域
を形成し、かつ前記素子分離領域で囲まれる素子形成領
域にゲート酸化膜、ゲート電極を形成する工程と、前記
ゲート電極及び素子分離領域をマスクにして前記半導体
基板の前記素子形成領域に逆導電型の不純物を低ドーズ
量で導入してＬＤＤ領域を形成する工程と、前記ゲート
電極を覆うようにマスク膜を形成し、かつ前記マスク膜
を通して前記半導体基板の素子形成領域に逆導電型の不
純物を高ドーズ量でかつ選択的に導入して浅いゲッタリ
ング層を形成する工程と、前記マスク膜を異方性エッチ
ングして前記ゲート電極の側面に外側壁（サイドウォー
ル）を形成する工程と、前記サイドウォールをマスクに
して前記半導体基板の前記素子形成領域に前記ゲッタリ
ング層よりも低ドーズ量の逆導電型の不純物を導入して
ソース・ドレイン領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項９】 一導電型の半導体基板上に素子分離領域
を形成し、かつ前記素子分離領域で囲まれる素子形成領
域にゲート酸化膜、ゲート電極を形成する工程と、前記
ゲート電極及び素子分離領域をマスクにして前記半導体
基板の前記素子形成領域に逆導電型の不純物を導入して
ソース・ドレイン領域を形成する工程と、前記ゲート電
極を覆うようにマスク膜を形成し、かつ前記マスク膜を
通して前記半導体基板の素子形成領域に逆導電型の不純
物を前記ソース・ドレイン領域よりも高ドーズ量でかつ
選択的に導入して浅いゲッタリング層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記ゲッタリング層を形成する不純物
のドーズ量は、前記ソース・ドレイン領域を形成する不
純物濃度よりも１桁以上高い濃度となるように導入する
ことを特徴とする請求項６ないし９のいずれかに記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31925699A JP2001135816A (ja) | 1999-11-10 | 1999-11-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31925699A JP2001135816A (ja) | 1999-11-10 | 1999-11-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135816A true JP2001135816A (ja) | 2001-05-18 |
Family
ID=18108173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31925699A Pending JP2001135816A (ja) | 1999-11-10 | 1999-11-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135816A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031677A (ja) * | 2002-06-26 | 2004-01-29 | Nikon Corp | 固体撮像装置 |
| WO2006046385A1 (ja) * | 2004-10-29 | 2006-05-04 | Nikon Corporation | 固体撮像素子 |
| US7470944B2 (en) | 2002-06-26 | 2008-12-30 | Nikon Corporation | Solid-state image sensor |
| WO2012070163A1 (ja) * | 2010-11-22 | 2012-05-31 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| WO2015194582A1 (ja) * | 2014-06-20 | 2015-12-23 | 株式会社フローディア | 不揮発性半導体記憶装置 |
-
1999
- 1999-11-10 JP JP31925699A patent/JP2001135816A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031677A (ja) * | 2002-06-26 | 2004-01-29 | Nikon Corp | 固体撮像装置 |
| EP1533847A1 (en) * | 2002-06-26 | 2005-05-25 | Nikon Corporation | Solid imaging device |
| EP1533847A4 (en) * | 2002-06-26 | 2007-02-21 | Nikon Corp | SOLID IMAGING DEVICE |
| US7470944B2 (en) | 2002-06-26 | 2008-12-30 | Nikon Corporation | Solid-state image sensor |
| JP4534412B2 (ja) * | 2002-06-26 | 2010-09-01 | 株式会社ニコン | 固体撮像装置 |
| WO2006046385A1 (ja) * | 2004-10-29 | 2006-05-04 | Nikon Corporation | 固体撮像素子 |
| WO2012070163A1 (ja) * | 2010-11-22 | 2012-05-31 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| WO2015194582A1 (ja) * | 2014-06-20 | 2015-12-23 | 株式会社フローディア | 不揮発性半導体記憶装置 |
| JP2016009692A (ja) * | 2014-06-20 | 2016-01-18 | 株式会社フローディア | 不揮発性半導体記憶装置 |
| US10680001B2 (en) | 2014-06-20 | 2020-06-09 | Floadia Corporation | Non-volatile semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7709324B2 (en) | Method for forming a gate within a trench including the use of a protective film | |
| US7432155B2 (en) | Methods of forming a recessed gate | |
| US7790551B2 (en) | Method for fabricating a transistor having a recess gate structure | |
| US20020031890A1 (en) | Semiconductor device of STI structure and method of fabricating MOS transistors having consistent threshold voltages | |
| JP2002208631A (ja) | 導電層を充填したトレンチ素子分離型半導体装置及びその形成方法 | |
| US6962862B2 (en) | Manufacturing method of semiconductor device | |
| TW495967B (en) | Semiconductor integrated circuit device and the manufacturing method thereof | |
| US6541825B2 (en) | Semiconductor device including impurity layer having continuous portions formed at different depths and method of manufacturing the same | |
| US8012849B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3530026B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002076112A (ja) | 接合漏れ電流及び狭幅効果を減少させうる半導体素子及びその製造方法 | |
| JPH1050992A (ja) | 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル | |
| US7118956B2 (en) | Trench capacitor and a method for manufacturing the same | |
| KR100327736B1 (ko) | 반도체장치의 제조방법 | |
| JP2001135816A (ja) | 半導体装置及びその製造方法 | |
| JP5628471B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR101044385B1 (ko) | 반도체 소자의 제조방법 | |
| KR100875039B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100707538B1 (ko) | 반도체 소자의 제조방법 | |
| KR100591172B1 (ko) | 모스 트랜지스터의 제조 방법 | |
| JP2009004480A (ja) | 半導体装置の製造方法 | |
| JPWO2002063690A1 (ja) | 半導体集積回路装置およびその製造方法 | |
| KR101012438B1 (ko) | 반도체 소자의 제조방법 | |
| KR100260366B1 (ko) | 반도체 소자의 제조 방법 | |
| TW461051B (en) | Manufacturing of shrinkable split-gate flash memory with three-sided erase electrodes |