KR20220095510A - 비휘발성 메모리 장치 - Google Patents

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KR20220095510A
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박성근
송재영
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에스케이하이닉스 주식회사
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Abstract

본 기술은 동작 신뢰성이 향상된 비휘발성 메모리 장치를 제공하기 위한 것으로, 활성영역을 포함하는 기판; 및 상기 기판 상에 형성되어 각각의 일부가 상기 활성영역과 중첩되도록 방사형으로 배치된 제1플로팅게이트, 제2플로팅게이트, 제3플로팅게이트 및 제4플로팅게이트를 포함할 수 있고, 제1방향으로 서로 마주보는 상기 제1플로팅게이트와 상기 제3플로팅게이트는 서로 비대칭적인 평면형상을 갖고, 상기 제1방향과 교차하는 제2방향으로 서로 마주보는 상기 제1플로팅게이트와 상기 제2플로팅게이트는 서로 비대칭적인 평면형상을 갖는 비휘발성 메모리 장치가 제공된다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치에 관한 것이다.
최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 이로 인해, 비메모리 반도체에서도 고집적화 경향에 따라 시스템 온 칩(System on Chip, SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다.
이처럼, 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 빼놓을 수 없는 것 중 하나가 임베디드 메모리(embedded memory)이다. 임베디드 메모리에서도 각광받는 메모리가 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)이라 할 수 있다. 이는 롬(ROM, Read-only memory)처럼 전원이 없는 상태에서도 데이터를 저장할 수 있고, 전기적으로 데이터의 소거와 프로그램이 가능한 고집적 비휘발성 메모리 장치이기 때문이다. 이 장치는 전력 소모가 적고 고속 프로그래밍이 가능하여 메모리를 자주 변경해야 하는 제품에 주로 채용되고 있다.
본 발명의 실시예는 동작 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 활성영역을 포함하는 기판; 및 상기 기판 상에 형성되어 각각의 일부가 상기 활성영역과 중첩되도록 방사형으로 배치된 제1플로팅게이트, 제2플로팅게이트, 제3플로팅게이트 및 제4플로팅게이트를 포함할 수 있다. 여기서, 제1방향으로 서로 마주보는 상기 제1플로팅게이트와 상기 제3플로팅게이트는 서로 비대칭적인 평면형상을 가질 수 있고, 상기 제1방향과 교차하는 제2방향으로 서로 마주보는 상기 제1플로팅게이트와 상기 제2플로팅게이트는 서로 비대칭적인 평면형상을 가질 수 있다. 그리고, 상기 제2방향으로 서로 마주보는 상기 제3플로팅게이트와 상기 제4플로팅게이트는 서로 비대칭적인 평면형상을 가질 수 있고, 상기 제1방향으로 서로 마주보는 상기 제4플로팅게이트와 상기 제2플로팅게이트는 서로 비대칭적인 평면형상을 가질 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성되어 서로 상보적인 도전형을 갖고, 제1방향으로 나란히 배치된 제1웰영역 및 제2웰영역; 상기 기판에 형성되어 상기 제1웰영역 및 상기 제2웰영역에 각각 제1활성영역 및 제2활성영역을 정의하는 소자분리막; 상기 기판상에 형성되어 상기 제1활성영역과 중첩되고, 상기 제1방향과 교차하는 제2방향으로 나란히 배치되며, 상기 제1방향으로 연장된 라인타입의 제1선택게이트 및 제2선택게이트; 및 각각 상기 제1선택게이트 및 상기 제2선택게이트와 이웃하고, 각각 상기 제1활성영역 및 상기 제2활성영역과 중첩되며, 상기 제2방향으로 서로 마주보도록 배치된 제1플로팅게이트 및 제2플로팅게이트를 포함할 수 있고, 상기 제2방향으로 상기 제1플로팅게이트와 상기 제2플로팅게이트는 서로 비대칭적인 평면형상을 가질 수 있다.
또한, 상기 기판에 형성되고, 상기 제1웰영역과 동일한 도전형을 갖는 제3웰영역; 상기 소자분리막에 의해 상기 제3웰영역에 정의되고, 상기 제1선택게이트 및 상기 제2선택게이트와 중첩되는 제3활성영역; 및 각각 상기 제1선택게이트 및 상기 제2선택게이트와 이웃하고, 각각 상기 제3활성영역 및 상기 제2활성영역과 중첩되며, 상기 제2방향으로 서로 마주보도록 배치된 제3플로팅게이트 및 제4플로팅게이트를 더 포함할 수 있고, 상기 제2방향으로 상기 제3플로팅게이트와 상기 제4플로팅게이트는 서로 비대칭적인 평면형상을 가질 수 있다. 아울러, 상기 제1방향으로 상기 제1플로팅게이트와 상기 제3플로팅게이트는 서로 비대칭적인 평면형상을 가질수 있고, 상기 제1방향으로 상기 제2플로팅게이트와 상기 제4플로팅게이트는 서로 비대칭적인 평면형상을 가질 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 활성영역과 중첩되는 복수의 플로팅게이트들 각각이 서로 비대칭적인 평면형상을 갖기 때문에 각각의 플로팅게이트들에 대한 커플링비의 불균일을 방지하여 문턱전압 균일성(Vt uniformity)을 확보할 수 있다. 이를 통해, 리드 동작에 대한 마진을 확보할 수 있으며, 동작 신뢰성을 향상시킬 수 있다.
또한, 제2방향으로 선택게이트들과 (제2)활성영역 사이의 간격 및 플로팅게이트들 사이의 간격을 충분히 확보함으로서 동작 신뢰성을 더욱더 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 간략히 도시한 사시도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 등가회로를 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도이다.
도 4a 본 발명의 실시예에 따른 비휘발성 메모리 장치는 도 3에 도시된 A-A' 절취선을 따라 도시한 단면도이다.
도 4b 본 발명의 실시예에 따른 비휘발성 메모리 장치는 도 3에 도시된 B-B' 절취선을 따라 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
후술하는 본 발명의 실시예는 임베디드 메모리(embedded memory)에 적용이 용이하고, 동작 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하기 위한 것이다. 임베디드 메모리는 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 디지털회로(digital circuit)와 아날로그회로(analog circuit)가 혼합된 복합기능의 칩이 주류로 떠오르면서 아날로그장치(analog device)를 트리밍(trimming)하거나, 내부 연산 알고리즘(algorithm)을 저장하는 용도로 사용되는 메모리를 지칭할 수 있다.
한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는 본 발명의 실시예에 따른 비휘발성 메모리 장치는 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서 제1도전형은 P형으로, 제2도전형은 N형으로 한다. 즉, N-채널타입의 비휘발성 메모리 장치를 예시하여 설명하기로 한다.
또한, 이하의 설명에서 제1방향과 제2방향은 서로 교차하는 방향을 의미한다. 예를 들어, XY 좌표계에서 제1방향은 X축 방향일 수 있고, 제2방향은 Y축 방향일 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 간략히 도시한 사시도이다. 도 1에서는 설명의 편의를 위해 제1활성영역 및 제2활성영역을 공유하는 2개의 단위셀을 도시하였다. 그리고, 도 2a 및 도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 등가회로를 도시한 도면이다. 도 2a 및 도 2b는 실질적으로 동일한 등가회로이다.
도 1, 도 2a 및 도 2b에 도시된 바와 같이, 각각의 단위셀은 기판(미도시, Sub)에 형성되어 서로 인접하게 배치된 제1도전형의 제1웰영역(PW) 및 제2도전형의 제2웰영역(NW)을 포함할 수 있다. 여기서, 각각의 단위셀은 제1웰영역(PW) 및 제2웰영역(NW)을 공유할 수 있다. 제1웰영역(PW) 및 제2웰영역(NW)은 각각 제2방향(D2)으로 연장된 라인타입의 형상을 가질 수 있고, 제1방향(D1)으로 서로 나란히 위치할 수 있다. 제1웰영역(PW) 및 제2웰영역(NW)은 제1방향으(D1)로 소정 간격 이격되어 위치할 수 있으나, 이에 한정되지는 않는다. 변형예로서, 제1방향(D1)으로 제1웰영역(PW)의 일측면과 제2웰영역(NW)의 타측면이 서로 접할 수도 있다.
또한, 제1웰영역(PW) 및 제2웰영역(NW) 각각은 기판(미도시, Sub)에 형성된 소자분리막(미도시)에 의하여 정의된 제1활성영역(AC1) 및 제2활성영역(AC2)을 포함할 수 있다. 여기서, 각각의 단위셀은 제1활성영역(AC1) 및 제2활성영역(AC2)을 공유할 수 있다. 제1활성영역(AC1)은 프로그램 동작 및 리드 동작을 위한 것일 수 있다. 제2활성영역(AC2)은 프로그램 동작 및 소거 동작을 위한 것일 수 있다. 제1활성영역(AC1)은 제2방향(D2)으로 연장된 라인타입의 형상을 가질 수 있다. 제2활성영역(AC2)는 제1방향(A1)으로 연장된 바타입의 형상을 가질 수 있다.
또한, 제1단위셀은 제1방향(D1)으로 연장되어 라인타입의 형상을 갖고, 제2방향(D2)으로 소정의 간격을 갖도록 이격되어 인접하게 배치된 제1선택게이트(SG1) 및 제1플로팅게이트(FG1)를 포함할 수 있다. 그리고, 제1단위셀에 인접하여 제1단위셀과 제1활성영역(AC1) 및 제2활성영역(AC2)을 공유하는 제2단위셀은 제1방향(D1)으로 연장되어 라인타입의 형상을 갖고, 제2방향(D2)으로 소정의 간격을 갖도록 이격되어 인접하게 배치된 제2선택게이트(SG2) 및 제2플로팅게이트(FG2)를 포함할 수 있다.
플로팅게이트(FG1, FG2)는 제1방향(D1)으로 연장되고, 선택게이트(SG1, SG2)와 마주보는 측벽을 갖는 제1영역(101) 및 제1영역(101)으로부터 제2방향(D2)으로 연장되어 제2활성영역(AC)와 중첩되는 제2영역(102)을 포함할 수 있다. 여기서, 제1플로팅게이트(FG1)와 제2플로팅게이트(FG2)는 제1영역(101)에 접하는 제2영역(102)의 위치에 따라 서로 다른 형상을 가질 수 있다. 예를 들어, 제1플로팅게이트(FG1)는 제1영역(101)의 일측 끝단에 제2영역(102)이 연결되어 전체적으로 꺽쇠형상(Bracket shape)을 가질 수 있다. 반면, 제2플로팅게이트(FG2)는 제1영역(101)의 중간에 제2영역(102)이 연결되어 전체적으로 톤파형상(Tonfa shape)을 가질 수 있다.
선택게이트(SG1, SG2)는 제1활성영역(AC1)과 중첩되고, 워드라인(WL)으로 사용될 수 있다. 선택게이트(SG1, SG2)는 소거 동작시 과소거(over-erase)를 방지하는 역할을 수행할 수 있다. 플로팅게이트(FG1, FG2)는 논리 정보를 저장하는 역할을 수행할 수 있고, 플로팅게이트(FG1, FG2)는 제1활성영역(AC1) 및 제2활성영역(AC2) 모두와 중첩될 수 있다. 여기서, 플로팅게이트(FG1, FG2)가 제2활성영역(AC2)와 중첩되도록 형성된 것은 제2활성영역(AC2)이 액티브 컨트롤 게이트(Active Control Gate, ACG)로 사용되기 때문이다. 즉, 제2활성영역(AC2)은 선택게이트(SG1, SG2)와 더불어서 플로팅게이트(FG1, FG2)를 제어하는 컨트롤 게이트로 사용될 수 있다.
따라서, 플로팅게이트(FG1, FG2)는 선택게이트(SG1, SG2)에 인가되는 바이어스 또는/및 제2활성영역(AC2)에 인가되는 바이어스에 응답하여 전기적으로 활성화될 수 있다. 다시 말해, 플로팅게이트(FG1, FG2)는 선택게이트(SG1, SG2)에 인가되는 바이어스 또는/및 제2활성영역(AC2)에 인가되는 바이어스에 응답하여 커플링될 수 있다. 이때, 플로팅게이트(FG1, FG2)와 선택게이트(SG1, SG2)는 이들이 서로 마주보는 측면에 의해 수평적으로 발생하는 캐패시턴스에 의해 커플링될 수 있다. 즉, 제1캐패시터(C1) 성분에 의해 플로팅게이트(FG1, FG2)는 선택게이트(SG1, SG2)에 인가되는 바이어스에 응답하여 활성화될 수 있다. 또한, 플로팅게이트(FG1, FG2)와 제2활성영역(AC2)은 서로 중첩되는 영역에서 수직적으로 발생하는 캐패시턴스에 의해 커플링될 수 있다. 즉, 제2캐패시터(C2) 성분에 의하여 플로팅게이트(FG1, FG2)는 제2활성영역(AC2)에 인가되는 바이어스에 응답하여 활성화될 수 있다. 이처럼, 플로팅게이트(FG1, FG2)는 선택게이트(SG1, SG2) 또는/및 제2활성영역(AC2)에 의하여 커플링되기 때문에 각 동작모드에 따라 서로 다른 커플링비(coupling ratio)를 가질 수 있다. 이를 통해, 디스터브(disturb)를 억제하여 동작 신뢰성을 향상시킬 수 있다.
한편, 도 2a 및 도 2c에 도시된 도면부호 'C3'는 플로팅게이트(FG1, FG2)의 게이트절연막을 유전막으로 기판(미도시, Sub)과 플로팅게이트(FG1, FG2) 사이에서 발생하는 캐패시턴스를 나타낸 것으로 '제3캐패시터(C3)'라 지칭하기로 한다. 그리고, 도면에 도시하지는 않았지만, 각각의 단위셀은 선택게이트(SG1, SG2)와 플로팅게이트(FG1, FG2)가 서로 마주보는 측벽 사이를 갭필하는 절연구조물을 포함할 수 있다. 절연구조물(미도시)은 제1캐패시터(C1)의 유전막으로 작용하며, 선택게이트(SG1, SG2)와 플로팅게이트(FG1, FG2) 각각의 측벽에 형성된 스페이서를 포함할 수 있다.
또한, 각각의 단위셀에서 플로팅게이트(FG1, FG2)와 인접한 제1활성영역(AC1)에는 비트라인(BL)이 전기적으로 연결될 수 있고, 선택게이트(SG1, SG2)와 인접한 제1활성영역(AC1)에는 소스라인(SL1, SL2)이 전기적으로 연결될 수 있다. 그리고, 제2활성영역(AC2)은 액티브컨트롤라인(ACL)이 전기적으로 연결될 수 있다.
이하, 도 2a 및 도 2b를 참조하여 단위셀의 프로그램 동작, 소거 동작 및 리드 동작에 대해 상세히 설명하기로 한다.
단위셀의 프로그램 동작은 열전자 주입 방식(channel hot electron, CHE)을 사용할 수 있다. 예를 들어, 프로그램 동작은 선택게이트(SG) 및 제2활성영역(AC2) 즉, 액티브 컨트롤 게이트(ACG)에 각각 포지티브 펌핑전압을 인가하고, 비트라인(BL) 및 소스라인(SL)에 각각 프로그램 전압 및 접지전압을 인가하여 수행할 수 있다. 이때, 포지티브 펌핑전압은 프로그램 전압보다 더 클 수 있다. 일례로, 선택게이트(SG) 및 액티브 컨트롤 게이트(ACG)에 각각 6V의 전압을 인가하고, 비트라인(BL)에 4.5V의 전압을 인가할 수 있다. 참고로, 펌핑전압은 전원전압을 승압시킨 전압을 지칭할 수 있다.
단위셀의 소거 동작은 FN(Fowler-Nordheim) 터널링 방식을 사용할 수 있다. 예를 들어, 소거 동작은 선택게이트(SG)에 네거티브 펌핑전압을 인가하고, 액티브 컨트롤 게이트(ACG)에 포지티브 펌핑전압을 인가하며, 비트라인(BL) 및 소스라인(SL)에 각각 접지전압을 인가하여 수행할 수 있다. 이때, 포지티브 펌핑전압의 절대값은 네거티브 펌핑전압의 절대값보다 더 클 수 있다. 일례로, 선택게이트(SG)에 -6V의 전압을 인가하고, 액티브 컨트롤 게이트(ACG)에 9V의 전압을 인가할 수 있다.
그리고, 단위셀의 리드 동작은 선택게이트(SG)에 전원전압을 인가하고, 비트라인(BL)에 리드전압을 인가하며, 액티브 컨트롤 게이트(ACG) 및 소스라인(SL)에 각각 접지전압을 인가하여 수행할 수 있다. 이때, 리드전압은 접지전압보다 크고, 전원전압보다는 작을 수 있다. 일례로, 전원전압은 3V일 수 있고, 리드전압은 1V일 수 있다.
이하, 도 3을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치에 대해 보다 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도이다. 그리고, 도 4a 및 도 4b는 각각 본 발명의 실시예에 따른 비휘발성 메모리 장치를 도 3에 도시된 A-A' 절취선 및 B-B' 절취선을 따라 도시한 단면도이다.
도 1, 도 3, 도 4a 및 도 4b에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 각각 4개의 단위셀들 즉, 제1단위셀(10-1) 내지 제4단위셀(10-4)로 구성된 복수의 서브 어레이들(11-1, 11-2)이 매트릭스 형태로 배치된 셀 어레이(11)를 포함할 수 있다. 복수의 서브 어레이들(11-1, 11-2)이 매트릭스 형태로 배치됨에 따라 서로 인접한 서브 어레이들(11-1, 11-2)은 제1방향(D1) 및 제2방향(D2)으로 서로 대칭적인 평면형상을 가질 수 있다.
복수의 서브 어레이들(11-1, 11-2) 각각은 기판(Sub)에 형성되어 제2도전형을 갖는 제2웰영역(NW), 제1방향(D1)으로 각각 제2웰영역(NW)의 상부 및 하부에 위치하고, 제1도전형을 갖는 제1웰영역(PW1) 및 제3웰영역(PW2)을 포함할 수 있다. 제1웰영역(PW1) 내지 제3웰영역(PW2)은 각각 기판(Sub)에 불순물을 이온주입하여 형성된 것일 수 있다. 제1웰영역(PW1) 및 제3웰영역(PW2)은 보론(B)과 같은 P형 불순물을 이온주입하여 형성된 것일 수 있고, 제2웰영역(NW)은 인(P), 비소(As)와 같은 N형 불순물을 이온주입하여 형성된 것일 수 있다. 제1웰영역(PW1) 내지 제3웰영역(PW2) 각각은 제2방향(D2)으로 연장된 라인타입의 평면형상을 가질 수 있다. 그리고, 제1웰영역(PW1) 내지 제3웰영역(PW2)은 제1방향(D1)으로 상호 이격될 수 있으나, 이에 한정되지 않는다. 변형예로서, 제2웰영역(NW)은 제1웰영역(PW1) 및 제3웰영역(PW2)과 서로 마주보는 측면이 접할 수도 있다.
기판(Sub)은 반도체 기판일 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체 기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(Sub)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator)기판일 수 있다.
제1웰영역(PW1) 및 제3웰영역(PW2)은 각각 기판(Sub)에 형성된 소자분리막(103)에 의하여 정의된 제1활성영역(AC1)을 포함할 수 있다. 제1활성영역(AC1)은 프로그램 동작 및 리드 동작을 위한 것일 수 있다. 제1활성영역(AC1)은 제2방향(D2)으로 연장된 라인타입의 평면형상을 가질 수 있다. 한편, 도 3에서는 제1웰영역(PW1) 및 제3웰영역(PW2) 각각에 하나의 제1활성영역(AC1)이 배치된 경우를 예시하였으나, 이에 한정되지 않는다. 제1웰영역(PW1) 및 제3웰영역(PW2) 각각은 제1방향으로 이격된 두 개의 제1활성영역들(AC1)이 배치될 수도 있다.
제2웰영역(NW)은 소자분리막(103)에 의하여 정의된 제2활성영역(AC2)을 포함할 수 있다. 제2활성영역(AC2)은 프로그램 동작 및 소거 동작을 위한 것일 수 있다. 즉, 제2활성영역(AC2)은 액티브 컨트롤 게이트(Active Control Gate, ACG)로 사용될 수 있다. 이를 통해, 각 동작모드별로 서로 다른 커플링비를 갖도록 제어할 수 있기 때문에 디스터브(disturb)를 억제하여 동작 신뢰성을 향상시킬 수 있다. 제2활성영역(AC2)은 제1방향(D1)으로 연장된 바타입의 평면형상을 가질 수 있다. 여기서, 제2활성영역(AC2)이 제1방향(D1)으로 연장된 바타입의 평면형상을 갖는 것은 후술하는 제1선택게이트(SG1) 및 제2선택게이트(SG2)와 제2활성영역(AC2) 사이의 간섭 및 펀치를 방지하기 위함이다. 여기서, 펀치는 제1선택게이트(SG1) 및 제2선택게이트(SG2)와 제2활성영역(AC2) 사이가 의도치않게 전기적으로 연결되는 것을 지칭할 수 있다.
소자분리막(103)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 기판(Sub)의 표면을 기준으로 소자분리막(103)의 깊이는 제1웰영역(PW1) 내지 제3웰영역(PW2)의 깊이보다 작을 수 있으나, 이에 한정되지 않는다. 변형예로서, 소자분리막(103)의 깊이는 제1웰영역(PW1) 내지 제3웰영역(PW2)의 깊이와 동일하거나, 또는 더 클 수도 있다.
복수의 서브 어레이들(11-1, 11-2) 각각은 기판(Sub) 상에 형성된 제1선택게이트(SG1) 및 제2선택게이트(SG2)를 포함할 수 있다. 제1선택게이트(SG1)는 제1단위셀(10-1) 및 제3단위셀(10-3)의 워드라인으로 사용될 수 이고, 제2선택게이트(SG2)는 제2단위셀(10-2) 및 제4단위셀(10-4)의 워드라인으로 사용될 수 있다. 또한, 제1선택게이트(SG1) 및 제2선택게이트(SG2) 각각은 소거 동작시 과소거(over-erase)를 방지하는 역할을 수행할 수 있다. 제1선택게이트(SG1) 및 제2선택게이트(SG2)는 각각 제1방향(D1)으로 연장된 라인타입의 평면형상을 가질 수 있다. 제2방향(D2)으로 제1선택게이트(SG1)와 제2선택게이트(SG2)는 서로 이격되어 나란히 배치될 수 있다. 이때, 제2활성영역(AC2)과 제1선택게이트(SG1) 사이의 간격은 제2활성영역(AC2)과 제2선택게이트(SG2) 사이의 간격과 실질적으로 동일할 수 있다. 이는, 액티브 컨트롤 게이트로 사용되는 제2활성영역(AC2)과 제1선택게이트(SG1) 및 제2선택게이트(SG2) 사이의 간섭 및 펀치를 효과적으로 방지하기 위함이다.
복수의 서브 어레이들(11-1, 11-2) 각각은 제2활성영역(AC2)과 일부가 중첩되도록 제2활성영역(AC2)을 기준으로 방사형으로 배치된 제1플로팅게이트(FG1), 제2플로팅게이트(FG2), 제3플로팅게이트(FG3) 및 제4플로팅게이트(FG4)를 포함할 수 있다. 즉, 제1플로팅게이트(FG1) 내지 제4플로팅게이트(FG4) 각각은 제1단위셀(10-1) 내지 제4단위셀(10-4)에 각각 대응할 수 있다. 제1플로팅게이트(FG1) 내지 제4플로팅게이트(FG4)는 각각 논리 정보를 저장하는 역할을 수행할 수 있고, 제1활성영역(AC1) 및 제2활성영역(AC2) 모두와 중첩될 수 있다. 제1플로팅게이트(FG1) 및 제3플로팅게이트(FG3)는 제1선택게이트(SG1)와 갭(110)을 갖고 이웃하게 배치될 수 있고, 제2플로팅게이트(FG2) 및 제4플로팅게이트(FG4)는 제2선택게이트(SG2)와 갭(110)을 갖고 이웃하게 배치될 수 있다. 그리고, 갭(110)에는 절연구조물(112)이 매립될 수 있다. 절연구조물(112)은 선택게이트(SG1, SG2)와 플로팅게이트(FG1~FG4) 각각의 측벽에 형성된 스페이서를 포함할 수 있다.
여기서, 제1플로팅게이트(FG1) 및 제4플로팅게이트(FG4)는 제1영역(101)의 일측 또는 타측 끝단에 제2영역(102)이 연결되어 각각 평면형상이 꺽쇠형상(Bracket shape)을 가질 수 있다. 반면, 제2플로팅게이트(FG2) 및 제3플로팅게이트(FG3)는 제1영역(101)의 일측 또는 타측 끝단에 인접한 부분에 제2영역(102)이 연결되어 각각 평면형상이 톤파형상(Tonfa shape)일 수 있다. 참고로, 톤파(Tonfa)는 곤봉의 일종으로 날없는 타격 무기를 지칭하며, 'ㅏ' 형태를 가질 수 있다. 따라서, 제1방향(D1)으로 서로 마주보는 제1플로팅게이트(FG1)와 제3플로팅게이트(FG3)는 서로 비대칭적인 평면형상을 가질 수 있다. 또한, 제2방향(D2)으로 서로 마주보는 제1플로팅게이트(FG1)와 제2플로팅게이트(FG2)도 서로 비대칭적인 평면형상을 가질 수 있다. 또한, 제2방향(D2)으로 서로 마주보는 제3플로팅게이트(FG3)와 제4플로팅게이트(FG4)도 서로 비대칭적인 평면형상을 가질 수 있다. 또한, 제1방향(D1)으로 서로 마주보는 제4플로팅게이트(FG4)와 제2플로팅게이트(FG2)도 서로 비대칭적인 평면형상을 가질 수 있다. 이는, 플로팅게이트들(FG1~FG4) 상호간의 간섭이 발생하는 것을 방지함과 동시에 각각의 단위셀들(10-1~10-4)에서 제2캐패시터(C2, 도 2 참조)의 캐패시턴스가 서로 균일한 값을 갖도록하여 플로팅게이트들(FG1~FG4)에 대한 커플링비의 불균일을 방지하기 위함이다. 이처럼, 각각의 단위셀들(10-1~10-4)이 서로 비대칭적인 플로팅게이트들(FG1~FG4)을 구비함으로서 문턱전압 균일성(Vt uniformity)을 확보할 수 있다. 이를 통해, 리드 동작에 대한 마진을 확보할 수 있으며, 동작 신뢰성을 향상시킬 수 있다.
구체적으로, 제1플로팅게이트(FG1) 내지 제4플로팅게이트(FG4) 각각은 제1방향(D1)으로 연장된 바타입의 제1영역(101) 및 제1영역(101)으로부터 제2방향(D2)으로 연장된 바타입의 제2영역(102)을 포함할 수 있다. 여기서, 제1영역(101)의 일부는 제1활성영역(AC1)과 중첩될 수 있고, 제2영역(102)의 일부는 제2활성영역(AC2)과 중첩될 수 있다. 이때, 제1캐패시터(C1, 도 2 참조)의 캐패시턴스를 최대한 확보하기 위해 제1영역(101)의 길이는 제2영역(102)의 길이보다 클 수 있다. 그리고, 각각의 단위셀들(10-1 ~ 10-4)에서 제2캐패시터(C2, 도 2 참조)의 캐패시턴스가 서로 균일한 값을 갖도록 제2영역(102)은 제2활성영역(AC2)을 가로지르는 형상을 가질 수 있다. 즉, 제2방향(D2)으로 제2영역(102)은 소자분리막(103)과 제2활성영역(AC2)을 동시에 가로지르는 형상을 가질 수 있다. 이를 통해, 제2활성영역(AC2)과 제1플로팅게이트(FG1) 내지 제4플로팅게이트(FG4) 각각이 중첩되는 면적은 실질적으로 서로 동일할 수 있다.
또한, 제1플로팅게이트(FG1) 및 제4플로팅게이트(FG4) 각각의 제2영역(102)은 제1방향(D1)으로 서로 이격되어 제2활성영역(AC2)의 중심부에 위치할 수 있고, 제2플로팅게이트(FG2) 및 제3플로팅게이트(FG3) 각각의 제2영역(102)은 제2활성영역(AC2)의 일측 가장자리 및 타측 가장자리에 위치할 수 있다. 이때, 제1방향(D1)으로 제2활성영역(AC2)과 중첩되는 제1플로팅게이트(FG1) 내지 제4플로팅게이트(FG4) 각각의 간격(S)은 실절적으로 서로 동일할 수 있다.
복수의 서브 어레이들 각각에서 제1활성영역(AC1)은 제1플로팅게이트(FG1)와 제2플로팅게이트(FG2) 사이 및 제3플로팅게이트(FG3)와 제4플로팅게이트(FG4) 사이에 형성된 제1접합영역(104)을 포함할 수 있다. 또한, 제1활성영역(AC1)은 제1선택게이트(SG1) 및 제2선택게이트(SG2)에 인접하도록 제1활성영역(AC1)에 형성된 제2접합영역(106) 및 갭(110)에 매립된 절연구조물(112) 하부에 형성된 제3접합영역(108)을 포함할 수 있다. 제1접합영역(104) 내지 제3접합영역(108)은 제1활성영역(AC1)에 제2도전형의 불순물을 이온주입하여 형성된 불순물영역일 수 있다. 제1접합영역(104) 및 제2접합영역(106)은 LDD 구조를 가질 수 있다. 제3접합영역(108)은 선택게이트 및 플로팅게이트에 의하여 제1활성영역(AC1)에 유도된 채널을 전기적으로 연결하는 역할을 수행할 수 있다. 제1접합영역(104)은 비트라인(BL)에 연결될 수 있고, 제1플로팅게이트(FG1)와 제2플로팅게이트(FG2) 사이에 형성된 제1접합영역(104)과 제3플로팅게이트(FG3)와 제4플로팅게이트(FG4) 사이에 형성된 제1접합영역(104)은 서로 다른 비트라인(BL)에 전기적으로 연결될 수 있다. 제2접합영역(106)은 소스라인(SL)에 연결될 수 있고, 제1선택게이트(SG1)에 인접하게 형성된 제2접합영역(106)과 제2선택게이트(SG2)에 인접하에 형성된 제2접합영역(106)과 서로 다른 소스라인(SL)에 전기적으로 연결될 수 있다.
복수의 서브 어레이들(11-1, 11-2) 각각에서 제2활성영역(AC2)은 비트라인(BL)과 나란히 배치된 액티브컨트롤라인(ACL)에 전기적으로 연결될 수 있다. 여기서, 도면에 도시하지는 않았지만, 제2활성영역(AC2)에는 액티브컨트롤라인(ACL)과의 콘택저항을 감소시키기 위해 형성된 불순물영역(미도시)을 더 포함할 수도 있다. 불순물영역(미도시)은 제2도전형의 불순물을 이온주입하여 형성된 것일 수 있고, 제2웰영역(NW)의 불순물 도핑농도보다 더 큰 불순물 도핑농도를 가질 수 있다.
상술한 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 제2활성영역(AC2)과 중첩되는 복수의 플로팅게이트들(FG1~FG4) 각각이 서로 비대칭적인 평면형상을 갖기 때문에 각각의 플로팅게이트들(FG1~FG4)에 대한 커플링비의 불균일을 방지하여 문턱전압 균일성(Vt uniformity)을 확보할 수 있다. 이를 통해, 리드 동작에 대한 마진을 확보할 수 있으며, 동작 신뢰성을 향상시킬 수 있다.
또한, 제2방향(D2)으로 선택게이트들(SG1, SG2)과 제2활성영역(AC2) 사이의 간격 및 플로팅게이트들(FG1~FG4) 사이의 간격을 충분히 확보함으로서 동작 신뢰성을 더욱더 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Sub : 기판 PW1 : 제1웰영역
NW : 제2웰영역 PW2 : 제3웰영역
AC1 : 제1활성영역 AC2 : 제2활성영역
SG1 : 제1선택게이트 SG2 : 제2선택게이트
FG1 : 제1선택게이트 FG2 : 제2선택게이트
FG3 : 제3선택게이트 FG4 : 제4선택게이트

Claims (20)

  1. 활성영역을 포함하는 기판;
    상기 기판 상에 형성되어 각각의 일부가 상기 활성영역과 중첩되도록 방사형으로 배치된 제1플로팅게이트, 제2플로팅게이트, 제3플로팅게이트 및 제4플로팅게이트를 포함하고,
    제1방향으로 서로 마주보는 상기 제1플로팅게이트와 상기 제3플로팅게이트는 서로 비대칭적인 평면형상을 갖고, 상기 제1방향과 교차하는 제2방향으로 서로 마주보는 상기 제1플로팅게이트와 상기 제2플로팅게이트는 서로 비대칭적인 평면형상을 갖는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제2방향으로 서로 마주보는 상기 제3플로팅게이트와 상기 제4플로팅게이트는 서로 비대칭적인 평면형상을 갖고, 상기 제1방향으로 서로 마주보는 상기 제4플로팅게이트와 상기 제2플로팅게이트는 서로 비대칭적인 평면형상을 갖는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 활성영역은 상기 제1방향으로 연장된 바타입의 형상을 갖고,
    상기 제1플로팅게이트 및 상기 제4플로팅게이트는 서로 이격되어 상기 활성영역의 중심부와 중첩되며, 상기 제2플로팅게이트 및 제3플로팅게이트는 각각 상기 활성영역의 일측 가장자리 및 타측 가장자리와 중첩되는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제1방향으로 상기 활성영역과 중첩되는 상기 제1플로팅게이트 내지 상기 제4플로팅게이트 각각의 간격은 실질적으로 동일한 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 제1플로팅게이트 및 상기 제4플로팅게이트는 각각 평면형상이 꺽쇠형상(Bracket shape)을 갖고, 상기 제2플로팅게이트 및 상기 제3플로팅게이트는 각각 평면형상이 톤파형상(Tonfa shape)을 갖는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 제1플로팅게이트 내지 상기 제4플로팅게이트 각각은 상기 제1방향으로 연장된 바타입의 제1영역 및 상기 제1영역으로부터 상기 제2방향으로 연장된 바타입의 제2영역을 포함하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 제1플로팅게이트 내지 상기 제4플로팅게이트 각각에서 상기 제1영역의 길이는 상기 제2영역의 길이보다 긴 비휘발성 메모리 장치.
  8. 제6항에 있어서,
    상기 제2영역은 상기 활성영역을 가로질러 상기 제2영역의 일부가 상기 활성영역과 중첩되고, 상기 활성영역과 상기 제1플로팅게이트 내지 상기 제4플로팅게이트 각각이 중첩되는 면적은 실질적으로 서로 동일한 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 활성영역은 액티브 컨트롤 게이트(Active Control Gate, ACG)로 사용되는 비휘발성 메모리 장치.
  10. 기판에 형성되어 서로 상보적인 도전형을 갖고, 제1방향으로 나란히 배치된 제1웰영역 및 제2웰영역;
    상기 기판에 형성되어 상기 제1웰영역 및 상기 제2웰영역에 각각 제1활성영역 및 제2활성영역을 정의하는 소자분리막;
    상기 기판상에 형성되어 상기 제1활성영역과 중첩되고, 상기 제1방향과 교차하는 제2방향으로 나란히 배치되며, 상기 제1방향으로 연장된 라인타입의 제1선택게이트 및 제2선택게이트; 및
    각각 상기 제1선택게이트 및 상기 제2선택게이트와 이웃하고, 각각 상기 제1활성영역 및 상기 제2활성영역과 중첩되며, 상기 제2방향으로 서로 마주보도록 배치된 제1플로팅게이트 및 제2플로팅게이트를 포함하고,
    상기 제2방향으로 상기 제1플로팅게이트와 상기 제2플로팅게이트는 서로 비대칭적인 평면형상을 갖는 비휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 제2방향으로 상기 제1선택게이트와 상기 제1플로팅게이트 및 상기 제2선택게이트와 상기 제2플로팅게이트는 각각 서로 마주보는 측벽을 갖고, 서로 마주보는 측벽 사이를 갭필하는 절연구조물을 더 포함하는 비휘발성 메모리 장치.
  12. 제10항에 있어서,
    상기 제2활성영역은 제1방향으로 연장된 바타입의 형상을 갖고, 제2방향으로 제1선택게이트와 상기 제2활성영역 사이의 거리는 상기 제2선택게이트와 상기 제2활성영역 사이의 거리와 실질적으로 동일한 비휘발성 메모리 장치.
  13. 제10항에 있어서,
    상기 제2활성영역은 액티브 컨트롤 게이트(Active Control Gate, ACG)로 사용되고, 프로그램 동작 및 소거 동작시 각각 상기 제2활성영역에 포지티브 펌핑전압을 인가하되, 프로그램 동작보다 소거 동작시 더 큰 포지티브 펌핑전압을 인가하는 비휘발성 메모리 장치.
  14. 제10항에 있어서,
    상기 제1플로팅게이트는 평면형상이 꺽쇠형상을 갖고, 상기 제2플로팅게이트는 각각 평면형상이 톤파형상을 갖는 비휘발성 메모리 장치.
  15. 제10항에 있어서,
    상기 제1플로팅게이트 및 상기 제2플로팅게이트는 각각 상기 제1방향으로 연장된 바타입의 제1영역 및 상기 제1영역으로부터 상기 제2방향으로 연장된 바타입의 제2영역을 포함하는 비휘발성 메모리 장치.
  16. 제10항에 있어서,
    상기 제1영역의 길이는 상기 제2영역의 길이보다 길고, 상기 제2영역은 상기 제2활성영역을 가로질러 상기 제2영역의 일부가 상기 활성영역과 중첩되며, 상기 제2활성영역과 상기 제1플로팅게이트 및 상기 제2플로팅게이트는 각각이 중첩되는 면적은 실질적으로 서로 동일한 비휘발성 메모리 장치.
  17. 제10항에 있어서,
    상기 기판에 형성되고, 상기 제1웰영역과 동일한 도전형을 갖는 제3웰영역;
    상기 소자분리막에 의해 상기 제3웰영역에 정의되고, 상기 제1선택게이트 및 상기 제2선택게이트와 중첩되는 제3활성영역; 및
    각각 상기 제1선택게이트 및 상기 제2선택게이트와 이웃하고, 각각 상기 제3활성영역 및 상기 제2활성영역과 중첩되며, 상기 제2방향으로 서로 마주보도록 배치된 제3플로팅게이트 및 제4플로팅게이트를 더 포함하고,
    상기 제2방향으로 상기 제3플로팅게이트와 상기 제4플로팅게이트는 서로 비대칭적인 평면형상을 갖는 비휘발성 메모리 장치.
  18. 제17항에 있어서,
    상기 제1방향으로 상기 제1플로팅게이트와 상기 제3플로팅게이트는 서로 비대칭적인 평면형상을 갖는 비휘발성 메모리 장치.
  19. 제17항에 있어서,
    상기 제1방향으로 상기 제2플로팅게이트와 상기 제4플로팅게이트는 서로 비대칭적인 평면형상을 갖는 비휘발성 메모리 장치.
  20. 제17항에 있어서,
    상기 제1방향으로 상기 제2활성영역과 중첩되는 상기 제1플로팅게이트 내지 상기 제4플로팅게이트 각각의 간격은 실질적으로 서로 동일한 비휘발성 메모리 장치.
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