KR101788403B1 - 게이트 스페이서 보호층을 갖는 반도체 디바이스를 위한 방법 및 구조체 - Google Patents

게이트 스페이서 보호층을 갖는 반도체 디바이스를 위한 방법 및 구조체 Download PDF

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Abstract

반도체 디바이스를 형성하는 방법은 전구체를 제공하는 단계를 포함한다. 상기 전구체는 기판; 기판 위의 게이트 스택; 게이트 스택 위의 제1 유전체층; 게이트 스택의 측벽 상의 그리고 제1 유전체층의 측벽 상의 게이트 스페이서; 및 게이트 스택의 대향 측부 상의 소스 및 드레인(S/D) 콘택트를 포함한다. 상기 방법은 제1 유전체층의 측벽을 적어도 부분적으로 노출시키지만 그러나 게이트 스택의 측벽을 노출시키지 않도록, 게이트 스페이서를 리세싱하는 단계를 추가로 포함한다. 상기 방법은 게이트 스페이서, 제1 유전체층, 및 S/D 콘택트 위에 스페이서 보호층을 형성하는 단계를 추가로 포함한다.

Description

게이트 스페이서 보호층을 갖는 반도체 디바이스를 위한 방법 및 구조체{METHOD AND STRUCTURE FOR SEMICONDUCTOR DEVICE HAVING GATE SPACER PROTECTION LAYER}
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하였다. IC 재료 및 설계에서의 기술적 진보는 각각의 세대가 이전 세대 보다 더 작고 더욱 복잡한 회로를 갖는 IC 의 세대를 생성하였다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속되는 디바이스의 개수)는 일반적으로 증가되는 반면에, 기하학적 크기[즉, 제조 공정을 사용하여 형성될 수 있는 가장 작은 부품(또는 라인)]는 감소되었다. 이러한 축소(scaling down) 공정은 일반적으로 생산 효율을 증가시키고, 관련 비용을 낮춤으로써 이득을 제공한다. 이러한 축소는 또한 IC 공정 및 제조의 복잡성을 증가시켰다. 이러한 진보가 실현되기 위해, IC 공정 및 제조에서도 마찬가지로 발전이 요구된다.
예를 들어, 전계 효과 트랜지스터(FET)는 전형적으로 게이트 스택의 대향 측부들 상에 배치되는 소스 및 드레인(S/D) 피처들을 포함한다. 게이트 스택은 게이트 스택의 전기적 성능을 향상시킬 뿐만 아니라 게이트 스택을 보호하기 위해 게이트 스페이서에 의해 둘러싸인다. 그러나 게이트 스페이서는 미드-엔드-오브-라인(mid-end-of-line)(MEOL) 공정과 같은 후속 제조 공정에서 자주 손상된다. 예를 들어, 포토리소그래피 및 에칭 공정은 S/D 및 게이트 비아(또는 플러그)를 위한 홀을 형성하고 에칭하는데 사용된다. 상기 홀은 포토리소그래피 오버레이 에러로 인해 때로는 하부 목표물과 오정렬된다. 결과적으로, 에칭 공정은 목표물 재료뿐만 아니라 게이트 스페이서의 부분도 제거한다. 이것은 게이트 스택의 성능의 열화, 게이트 스택을 갖는 S/D 비아들의 단락, 및 IC 디바이스의 다른 신뢰성 문제 및 결함으로 이어진다.
본 발명의 양태는 첨부된 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들은 축적대로 도시되지 않았음을 인식해야 한다. 실제로, 다양한 피처들의 크기는 논의의 명확함을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 1b는 본 발명의 다양한 양태에 따라 반도체 디바이스를 형성하는 방법의 흐름도이다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k, 및 2l은 실시예에 따라 도 1a 및 1b의 방법에 따라 구성된 반도체 디바이스의 일부의 횡단면도들이다.
이하의 설명은 본 발명내용의 상이한 특징을 실시하기 위해 많은 상이한 실시예 또는 예를 제공한다. 본 발명을 간단하기 위해 부품 및 장치의 특정한 예가 아래에 설명된다. 물론, 이들은 단지 예에 불과하며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 상에 또는 제2 피처 위에 제 1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 또한 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 나타내지 않는다.
또한, "아래에(beneath)", "아래로(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 관련된 용어는 도면에 도시된 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관련성을 용이하게 설명하기 위해 여기에 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시된 배향과 함께 사용 시 또는 작동 시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 (90°회전되거나 또는 다른 배향으로) 달리 배향될 수 있으며, 또한 여기에 사용된 공간적으로 관련된 기술어(descriptor)도 그에 따라 마찬가지로 해석될 수 있다.
본 발명은 일반적으로 반도체 디바이스 및 이를 형성하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 게이트 스페이서 및 상기 게이트 스페이서 위의 보호층을 갖는 반도체 디바이스에 관한 것이다. 본 발명의 하나의 목적은 드레인, 소스, 및 게이트 비아 홀 에칭 공정 중 게이트 스페이서에 대한 보호를 제공하는 것이다. 현재의 포토리소그래피 공정에 있어서, 오버레이 에러는, 피하는 것이 불가능하지 않더라도, 피하기가 어렵다. 흔히, 비아 홀 에칭 공정은 게이트 스페이서도 부분적으로 제거한다. 이것은 게이트의 전기적 성능의 열화, 게이트에 대한 소스 및 드레인 비아 단락, 및 다른 문제로 이어진다. 제공되는 본 발명내용은 이런 문제점에 접근하고, 그리고 디바이스 제조와 공정 제어 모두에 즉각적인 이득을 제공한다.
도 1a 및 도 1b는 본 발명의 다양한 양태에 따라 게이트 스페이서 위에 스페이서 보호층을 갖는 반도체 디바이스(100)를 형성하는 방법(10)의 흐름도이다. 상기 방법(10)은 단지 예시적이며, 또한 청구범위에 명확하게 언급된 것 이상으로 본 발명을 제한하는 것으로는 의도되지 않는다. 상기 방법(10)의 전에, 중간에, 및 후에 추가적인 작업이 제공될 수 있으며, 또한 개시된 일부 작업은 방법의 추가적인 실시예를 위해 교체, 제거, 또는 이동될 수 있다. 상기 방법(10)은 제조 공정의 다양한 단계에서 반도체 디바이스(100)의 횡단면도인 도 2a~ 도 2l과 함께 아래에 개시된다.
반도체 디바이스(100)는 도시 목적을 위해 제공되며, 또한 필연적으로 본 발명의 실시예를 많은 디바이스, 많은 영역, 또는 구조체나 영역의 임의의 구성으로 제한하지 않는다. 또한, 도 2a~도 2l에 도시된 바와 같은 반도체 디바이스(100)는 정적 랜덤 억세스 메모리(SRAM) 및/또는 로직 회로, 저항기, 커패시터, 및 인덕터와 같은 수동형 부품, p-타입 전계 효과 트랜지스터(PFET), n-타입 전계 효과 트랜지스터(NFET), FinFet, 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 멀티게이트 FET와 같은 능동형 부품, 상보형 금속-산화물 트랜지스터(CMOS), 양극 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및 그 조합물을 포함할 수 있는, IC 또는 그 일부의 공정 중 제조된 중간 디바이스일 수 있다.
작업(12)에 있어서, 방법(10)(도 1a)은 도 2a에 도시된 바와 같이 디바이스(100)의 전구체를 제공한다. 논의의 편의 상, 디바이스(100)의 전구체는 디바이스(100)로도 지칭된다. 도 2a를 참조하면, 디바이스(100)는 기판(102), 및 상기 기판의 내부에 또는 그 위에 형성되는 다양한 피처들을 포함한다. 기판(102)은 다양한 소스 및 드레인(S/D) 영역(104), 및 상기 S/D 영역(104) 사이의 채널 영역(106)을 포함한다. 디바이스(100)는 채널 영역(106)에 인접하여 배치되는 다수의 게이트 스택(108), 상기 각각의 게이트 스택(108) 위에 배치되는 유전체층(110), 및 각각의 게이트 스택(108)의 측벽 상의 그리고 각각의 유전체층(110)의 측벽 상의 게이트 스페이서(112)를 추가로 포함한다. 본 실시예에 있어서, 디바이스(100)는 기판(102) 위에 그리고 게이트 스페이서(112)의 측벽 상에 콘택트 에칭 정지(contact etch stop)(CES)층(114)을, 또한 상기 CES 층(114) 위에 층간 유전체(inter-layer dielectric)(ILD)층(116)을 추가로 포함한다. 디바이스(100)는 S/D 영역(104) 위에서 S/D 영역(104)과 전기 통신되는 S/D 콘택트(118)를 추가로 포함한다. 디바이스(100)의 다양한 피처(또는 부품)가 아래에 추가로 개시된다.
기판(102)은 본 실시예에서는 실리콘 기판이다. 대안적인 실시예에 있어서, 기판(102)은 게르마늄과 같은 다른 원소형 반도체; 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 및 인듐 인화물과 같은 화합물 반도체; 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 및 갈륨 인듐 인화물과 같은 합금 반도체를 포함할 수 있다. 실시예에 있어서, 기판(102)은 성능 향상을 위해 스트레이닝(strained)되거나 및/또는 응력받는 실리콘 온 인슐레이터(silicon on insulator)(SOI) 기판을 포함하고, 에피택시 영역을 포함하며, 격리 영역을 포함하고, 도핑된 영역을 포함하며, 및/또는 다른 적절한 피처 및 층을 포함할 수 있다.
S/D 영역(104)은 심하게 도핑된 S/D(HDD), 가볍게 도핑된 S/D(LDD), 융기된 영역, 스트레이닝된 영역, 에피택셜 성장한 영역, 및/또는 다른 적절한 피처를 포함할 수 있다. S/D 영역(104)은 에칭 및 에피택셜 성장, 헤일로 주입(halo implantation), S/D 주입, S/D 활성화, 및/또는 다른 적절한 공정에 의해 형성될 수 있다. 실시예에 있어서, S/D 영역(104)은 실리사이드화(silicidation)를 추가로 포함할 수 있다. 예를 들어, 실리사이드화는 금속층을 증착하는 단계, 상기 금속층이 실리콘과 반응하여 규소화물을 형성할 수 있도록 금속층을 어닐링하는 단계, 및 반응되지 않은 금속층을 제거하는 단계를 포함하는 공정에 의해 형성될 수 있다. 실시예에 있어서, 기판(102)은 FinFET 과 같은 멀티-게이트 FET 를 형성하기 위해 핀형(fin-like) 활성 영역을 포함한다. 이 실시예에 추가하여, S/D 영역(104) 및 채널 영역(106)이 핀에 또는 핀 상에 형성될 수 있다.
채널 영역(106)은 한 쌍의 S/D 영역(104) 사이에 끼워진다. 채널 영역(106)은, 반도체 디바이스(100)가 사용 중일 때, 각각의 S/D 영역들(104) 사이로 전류를 도통시킨다.
게이트 스택(108)은 채널 영역(106)에 인접하여 배치된다. 게이트 스택(108)은 다층 구조체이다. 실시예에 있어서, 게이트 스택(108)은 인터페이스층, 게이트 유전체층, 일함수 금속층, 및 금속 충전층(fill layer)을 포함한다. 상기 인터페이스층은 실리콘 이산화물(SiO2) 또는 실리콘 산화질화물(SiON)과 같은 유전체 재료를 포함하며, 또한 화학적 산화, 열 산화, 원자층 증착(ALD), 화학 기상 증착(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 상기 게이트 유전체층은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 다른 적절한 금속-산화물, 또는 그 조합물과 같은 하이-k 유전체층을 포함할 수 있으며; 또한 ALD 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 상기 일함수 금속층은 p-타입 또는 n-타입 일함수층일 수 있다. p-타입 일함수층은 비제한적인 예시로서, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 또는 그 조합물의 그룹으로부터 선택되는 금속을 포함한다. 상기 n-타입 일함수층은 비제한적인 예시로서, 티타늄(Ti), 알루미늄(Al), 탄탈륨 탄화물(TaC), 탄탈륨 탄화물 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 또는 그 조합물의 그룹으로부터 선택되는 금속을 포함한다. 일함수 금속층은 다수의 층을 포함할 수 있으며, 또한 CVD, PVD, 및/또는 다른 적절한 공정에 의해 증착될 수 있다. 금속 충전층은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu), 및/또는 다른 적절한 재료를 포함할 수 있다. 금속 충전층은 CVD, PVD, 도금, 및/또는 다른 적절한 공정에 의해 형성될 수 있다. 게이트 스택(108)은 게이트-최초 공정 또는 게이트-최종 공정(즉, 교체 게이트 공정)으로 형성될 수 있다.
유전체층(110)은 게이트 스택(108) 위에 증착된다. 실시예에 있어서, 유전체층(110)은 금속 산화물, 금속 질화물, 또는 다른 적절한 유전체 재료를 포함한다. 예를 들어, 금속 산화물은 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 또는 다른 금속 산화물일 수 있다. 티타늄 질화물(TiN), 알루미늄 질화물(AlN), 알루미늄 산화질화물(AlON), 탄탈륨 질화물(TaN), 또는 다른 금속 질화물일 수 있다. 유전체층(110)은 하나 또는 그 이상의 증착 및 에칭 공정에 의해 게이트 스택(108) 위에 형성될 수 있다.
게이트 스페이서(112)는 단층 또는 다층 구조체일 수 있다. 실시예에 있어서, 스페이서(112)는 로우-k(예를 들어, k < 7) 유전체 재료를 포함한다. 일부 실시예에 있어서, 게이트 스페이서(112)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON)과 같은 유전체 재료, 다른 유전체 재료, 또는 그 조합물을 포함할 수 있다. 실시예에 있어서, 게이트 스페이서(112)는 디바이스(100) 위에 제1 유전체층(예를 들어, 균일한 두께를 갖는 SiO2 층)을 라이너층으로서, 또한 제1 유전체층 위에 제2 유전체층(예를 들어, SiN 층)을 메인 D-형 스페이서로서 블랭킷 증착하고, 그 후 유전체층의 부분을 제거하여 게이트 스페이서(112)를 형성하도록 이방성으로 에칭함으로써 형성된다. 본 실시예에 있어서, 게이트 스페이서(112)는 게이트 스택(108) 및 유전체층(110)의 측벽 상에 배치되며, 또한 다목적으로 작용한다. 예를 들어, 이것은 다양한 제조 공정 중 게이트 스택(108)을 보호하고, S/D 영역(104)이 기판(102) 내에 형성될 때 오프셋 목적으로 작용하며, 또한 게이트 스택(108)의 전기적 성능을 향상시키는 것을 돕는다.
CES 층(114)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산화질화물(SiON)과 같은 유전체 재료 및/또는 다른 재료를 포함할 수 있다. CES 층(114)은 플라즈마 강화된 CVD(PECVD) 공정 및/또는 다른 적절한 증착 또는 산화 공정에 의해 형성될 수 있다. ILD 층(116)은 테트라에틸오르소실리케이트(tetraethylorthosilicate)(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(borophosphosilicate glass)(BPSG), 용융된 실리카 유리(fused silica glass)(FSG), 포스포실리케이트 유리(phosphosilicate glass)(PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass)(BSG)와 같은 도핑된 실리콘 산화물과 같은 재료 및/또는 다른 적절한 유전체 재료를 포함할 수 있다. ILD 층(116)은 PECVD 공정, 유동성 CVD(FCVD) 공정, 또는 다른 적절한 증착 기술에 의해 증착될 수 있다. 실시예에 있어서, CES 층(114)은 그 위의 다양한 구조체들을 덮는 기판(102) 위에 증착되며, ILD 층(116)이 상기 CES 층(114) 위에 증착된다. 그 후, ILD 층(116) 및 CES 층(114)은 S/D 영역(104) 위의 각각의 부분을 제거하도록 다시 에칭되어, S/D 콘택트(118)를 증착하기 위한 트렌치를 남긴다. 그 결과로서, CES 층(114)의 부분이 게이트 스페이서(112)의 측벽 상에 남는다.
S/D 콘택트(118)는 S/D 영역(104) 위에 배치되며, 그리고 S/D 영역(104)과 전기 통신한다. S/D 콘택트(118)는 게이트 스택(108), 게이트 스페이서(112), 및 CES 층(114)을 포함하는 구조체에 의해 분리된다. 실시예에 있어서, S/D 콘택트(118)는 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 그 조합물과 같은 금속 또는 다른 적절한 도전성 재료를 포함한다. 실시예에 있어서, S/D 콘택트 금속은 CVD, PVD, 도금과 같은 적절한 공정 및/또는 다른 적절한 공정들을 사용하여 증착된다. S/D 콘택트 금속이 증착된 후, 화학기계적 평탄화(chemical mechanical planarization)(CMP) 공정이 수행되어, 디바이스(100)의 최상면을 평탄화한다. 그 결과로서, 유전체층(110)을 포함하는 다양한 층, 게이트 스페이서(112), 및 S/D 콘택트(118)는 동일 평면 상의 표면을 갖는다. 도 2a에 도시된 바와 같이, 유전체층(110)의 최상면(110'), 게이트 스페이서(112)의 최상면(112'), 및 S/D 콘택트(118)의 최상면(118')은 본 실시예에서는 실질적으로 동일 평면상에 있다.
작업(14)에 있어서, 방법(10)(도 1a)은 게이트 스페이서(112)를 리세싱한다. 도 2b를 참조하면, 본 실시예에 있어서, 게이트 스페이서(112)와 CES 층(114) 모두는 작업(14)에 의해 리세싱된다. 실시예에 있어서, 작업(14)은 건식 에칭, 습식 에칭, 또는 다른 적절한 에칭 공정을 사용할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 플루오린 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCL3, CCl4, 및/또는 BCL3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 그 조합물을 실행한다. 예를 들어, 습식 에칭 공정은 희석된 불화수소산(diluted hydrofluoric acid)(DHF), 수산화 칼륨(KOH) 용액, 암모니아, 불화수소산(HF)을 함유하는 용액, 질산(HNO3), 및/또는 아세트산(CH3COOH), 또는 다른 적절한 습식 에칭액으로 에칭하는 단계를 포함할 수 있다. 본 실시예에 있어서, 에칭 공정은 게이트 스페이서(112)와 CES 층(114)의 부분을 선택적으로 제거하도록 튜닝되는 반면에, 유전체층(110), ILD 층(116), 및 S/D 콘택트(118)는 실질적으로 바뀌지 않는 상태로 남겨진다. 또한, 게이트 스페이서(112)는 유전체층(110)의 측벽은 노출시키지만 게이트 스택(108)의 측벽은 노출시키지 않도록 리세싱된다. 달리 말하면, 게이트 스페이서(112)의 에칭-백 깊이는 ("x" 방향을 따라) 유전체층(110)의 깊이 보다 작거나 또는 이와 동일하다. 실시예에 있어서, 게이트 스페이서(112)는 유전체층(110)의 측벽을 완전히 노출시키도록 리세싱된다. 도 2b에 도시된 바와 같이, 게이트 스페이서(112)의 최상면(112')은 이제 유전체층(110)의 최상면(110')과 S/D 콘택트(118)의 최상면(118') 모두의 아래에 있다.
작업(16)에 있어서, 방법(10)(도 1a)은 S/D 콘택트(118)를 리세싱한다. 도 2c를 참조하면, S/D 콘택트(118)의 최상면(118')은 유전체층(110)의 최상면(110')의 아래로 리세싱된다. 본 실시예에 있어서, S/D 콘택트(118)의 최상면(118')은 게이트 스페이서(112)의 최상면(112')의 아래에도 있다. 대안적인 실시예에 있어서, S/D 콘택트(118)의 최상면(118')은 게이트 스페이서(112)의 최상면(112') 위에 있거나 또는 이와 동일한 높이에 있다. 또 다른 실시예에 있어서, S/D 콘택트(118)의 최상면(118')은 유전체층(110)의 바닥면의 아래로 리세싱된다. S/D 콘택트(118)는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 적절한 에칭 방법에 의해 리세싱될 수 있다. 또한, 에칭 공정은 S/D 콘택트(118)의 부분을 선택적으로 제거하도록 튜닝되는 반면에, 디바이스(100)의 다른 피처들은 실질적으로 바뀌지 않은 상태로 남겨진다. 방법(10)의 실시예에 있어서, 작업(16)은 선택적이며, 즉 S/D 콘택트(118)는 작업(18) 전에 리세싱될 수 있거나 또는 리세싱되지 않을 수 있다.
작업(18)에 있어서, 방법(10)(도 1a)은 디바이스(100) 위에 스페이서 보호층(120)을 형성한다. 도 2d를 참조하면, 스페이서 보호층(120)은 다양한 피처(110, 112, 114, 116, 118)의 최상면들을 덮는다. 본 실시예에 있어서, 스페이서 보호층(120)은 컨포멀층(conformal layer)이며, 즉 이것은 ("x-z" 평면에서) 실질적으로 균일한 두께를 갖는다. 다양한 실시예에 있어서, 스페이서 보호층(120)은 약 10 옹스트롬(Å) 내지 약 200 옹스트롬(Å) 범위의 두께를 갖는다. 스페이서 보호층(120)은 금속 산화물, 금속 질화물, 또는 다른 적절한 유전체 재료를 포함할 수 있다. 예를 들어, 금속 산화물은 티타늄 산화물(TiO2), 알루미늄 산화물(AlO2), 또는 다른 금속 산화물일 수 있다. 예를 들어, 금속 질화물은 티타늄 질화물(TiN), 알루미늄 질화물(AlN), 알루미늄 산화질화물(AlON), 탄탈륨 질화물(TaN), 또는 다른 금속 질화물일 수 있다. 다양한 실시예에 있어서, 스페이서 보호층(120)은 유전체층(110)의 재료와는 상이한 재료를 포함한다. 스페이서 보호층(120)은 ALD, PVD, CVD, 또는 다른 적절한 증착 방법에 의해 형성될 수 있다.
작업(20)에 있어서, 방법(10)(도 1a)은 스페이서 보호층(120) 위에 다른 유전체층(122)을 형성한다. 도 2e를 참조하면, 유전체층(122)은 디바이스(100) 상에 증착되며, 또한 그 위의 다양한 트렌치를 충전한다. 유전체층(122)은 금속 산화물(예를 들어, TiO2 및 Al2O3), 금속 질화물(예를 들어, TiN, AlN, AlON, 및 TaN), 또는 다른 적절한 유전체 재료를 포함할 수 있다. 다양한 실시예에 있어서, 유전체층(122)은 스페이서 보호층(120)과는 상이한 재료를 포함한다. 또한, 유전체층(110, 122)은 동일하거나 또는 상이한 재료를 가질 수 있다. 유전체층(122)은 PVD, CVD, 또는 다른 증착 방법을 사용하여 증착될 수 있다.
작업(22)에 있어서, 방법(10)(도 1a)은 유전체층(110)을 노출시키기 위해 유전체층(122) 및 스페이서 보호층(120)을 리세싱한다. 도 2f를 참조하면, 유전체층(122)은 리세싱되며, 유전체층(110) 위의 스페이서 보호층(120)의 부분이 제거된다. 실시예에 있어서, 작업(22)은 다양한 층들을 리세싱하기 위해 CMP 공정을 포함한다. 다른 실시예에 있어서, ILD 층(116)의 부분 및 유전체층(110)의 부분도 공정에서 제거된다. S/D 콘택트(118)가 리세싱되지 않는[예를 들어, 작업(16)이 실시되지 않는] 실시예에 있어서, 작업(22)은 S/D 콘택트(118)의 부분도 제거할 수 있다. 또 다른 실시예에 있어서, 스페이서 보호층(120)의 부분은 유전체층(110)의 측벽("z" 방향을 따른) 상에 남는다. 다양한 실시예에 있어서, 게이트 스페이서(112) 위의 스페이서 보호층(120)의 부분은 작업(22)에서 실질적으로 바뀌지 않은 상태로 남겨진다.
작업(24)에 있어서, 방법(10)(도 1b)은 제1 레벨 비아들이 형성될 하나 또는 그 이상의 유전체층을 형성한다. 상기 하나 또는 그 이상의 유전체층은 본 발명에서는 제1 레벨(또는 레벨-1) 유전체층(들)으로서 지칭된다. 도 2g를 참조하면, 본 실시예에 있어서, 제1 레벨 유전체층은 CES 층(124), 및 상기 CES 층(124) 위의 ILD 층(126)을 포함한다. CES 층(124)은 SiN, SiO2, 및 SiON 과 같은 유전체 재료를 포함할 수 있다. ILD 층(126)은 TEOS, BPSG, FSG, 및 BSG 와 같은 산화물을 포함할 수 있다. ILD 층(126) 및 CES 층(124)은 ILD 층(116) 및 CES 층(114)과 동일한 재료를 각각 포함할 수 있거나, 또는 상이한 재료를 포함할 수 있다. 또한, 본 실시예에 있어서, CES 층(124)은 유전체층(110) 및/또는 유전체층(122)과 동일한 재료를 포함할 수 있다. CES 층(124)은 PECVD 공정 또는 다른 적절한 증착 또는 산화 공정에 의해 형성될 수 있다. ILD 층(126)은 PECVD 공정, FCVD 공정, 또는 다른 적절한 증착 공정에 의해 증착될 수 있다.
작업(26)에 있어서, 방법(10)(도 1b)은 S/D 콘택트(118) 위에 홀(또는 트렌치)(128a, 128b)을 형성하기 위해 다양한 층들을 에칭한다. 도 2h를 참조하면, ILD 층(126), CES 층(124), 및 유전체층(1222)의 부분들이 제거되며, 또한 스페이서 보호층(120)이 홀(128a, 128b)에 노출된다. 홀(128a, 128b)은 포토리소그래피 및 에칭 공정을 포함하는 다양한 공정에 의해 형성된다. 포토리소그래피 공정은 ILD 층(126) 위에 포토레지스트(또는 레지스트)를 형성하는 단계, 홀(128a, 128b)을 위해 다양한 기하학적 형상을 형성하는 패턴에 상기 레지스트를 노출시키는 단계, 노광 후 베이킹(bake) 공정을 실시하는 단계, 및 레지스트를 포함하는 요소를 마스킹하기 위해 레지스트를 현상시키는 단계를 포함할 수 있다. 마스킹 요소, 또는 그 유도체는 그 후 리세스를, 층(126, 124, 122)을 포함하는 다양한 층으로 에칭하는데 사용된다. 이어서, 마스킹 요소(예를 들어, 패터닝된 레지스트)가 제거된다. 에칭 공정은 하나 또는 그 이상의 건식 에칭 공정, 습식 에칭 공정, 및 다른 적절한 에칭 기술을 포함할 수 있다. 특히, 작업(26)은 유전체층(122)을 선택적으로 제거하도록 튜닝되는 에칭 공정을 포함하는 반면에, 스페이서 보호층(120)은 에칭 공정에서 실질적으로 바뀌지 않은 상태로 남겨진다. 실시예에 있어서, 에칭 공정은 이방성 건식 에칭 공정과 같은 이방성 에칭을 포함한다.
포토리소그래피 공정에 있어서, 오버레이 에러는, 피하는 것이 불가능하지 않더라도, 피하기가 매우 어렵다. 상기 오버레이 에러는 마스킹 요소에 의해 형성된 패턴과 하부의 목표물 사이의 오정렬을 지칭한다. 도시 목적 상 그리고 비교 목적 상, 도 2h는 홀(128a)이 목표물 S/D 콘택트(118)와 올바르게 정렬되어 있는 반면에, 홀(128b)이 그 목표물 S/D 콘택트(118)와 오정렬된 상태를 도시하고 있다. 특히, 홀(128b)은 부분적으로 스페이서(112)와 중첩되어 있다. 스페이서 보호층(120)이 없다면, 에칭 공정은 홀(128b)에 노출될 게이트 스페이서(112)의 부분을 제거할 것이다. 한가지 이유로는 게이트 스페이서(112)가 전형적으로 유전체층(122)에 대해 충분한 에칭 선택도를 갖지 않는 로우-k 재료를 갖기 때문이다. 달리 말하면, 유전체층(122)을 제거하는 에칭 공정은 일반적으로 게이트 스페이서(112)도 제거한다. 게이트 스페이서(112)가 에칭된다면, 게이트 스택(108)은 홀(128b) 내에 증착될 S/D 비아(또는 플러그)와의 단락을 이루어서, 디바이스 결함을 초래한다. 본 실시예에 있어서, 스페이서 보호층(120)은 유전체층(122)에 대해 충분한 에칭 선택도를 갖는다. 그 결과로서, 포토리소그래피 오버레이 에러가 발생하더라도[홀(128b)의 예에서처럼], 게이트 스페이서(112)가 에칭 공정으로부터 유리하게 보호된다.
작업(28)에 있어서, 방법(10)(도 1b)은 게이트 스택(108) 위에 홀(또는 트렌치)(130a, 130b)을 형성하기 위해 다양한 층들을 에칭한다. 도 2i를 참조하면, 에칭 공정은 게이트 스택(108)의 최상면을 노출시키기 위해 ILD 층(126), CES 층(124), 및 유전체층(110)을 에칭한다. 실시예에 있어서, 작업(28)은 작업(26)과 유사한 포토리소그래피 및 에칭 공정을 포함한다. 예를 들어, 포토리소그래피 공정은 ILD 층(126)에 놓이는 마스킹 요소를 정의 및 전개시켜서, 에칭 공정은 홀(130a, 130b)을 형성하기 위해 마스킹 요소를 에칭 마스크로서 사용하여 다양한 층들을 에칭한다. 홀(130a, 130b)은 예를 들어 동일한 마스킹 요소에 의해 에칭 공정으로부터 보호될 수 있다. 실시예에 있어서, 작업(28)은 복수의 선택적 에칭 공정을 포함한다. 예를 들어, 작업(28)은 CES 층(124)을 선택적으로 제거하도록 튜닝되는 에칭 공정을 포함하는 반면에, 스페이서 보호층(120)은 실질적으로 바뀌지 않은 상태로 남겨진다. 본 실시예에 있어서, 작업(28)은 유전체층(110)을 선택적으로 제거하도록 튜닝되는 에칭 공정을 포함하는 반면에, 스페이서 보호층(120)은 실질적으로 바뀌지 않은 상태로 남겨진다. 다른 실시예에 있어서, 에칭 공정은 이방성 건식 에칭 공정과 같은 이방성 에칭 공정일 수 있다.
작업(26)을 참조하여 논의한 바와 유사하게, 포토리소그래피 오버레이 에러는 홀(130a, 130b)이 각각의 게이트 스택(108)과 오정렬되는 것을 유발시킬 수 있다. 도시 목적 상 그리고 비교 목적 상, 도 2i는 홀(130a)이 그 목표물 게이트 스택(108)과 올바르게 정렬되지만 그러나 홀(130b)이 그 목표물 게이트 스택(108)과는 오정렬되는 상태를 도시하고 있다. 특히, 홀(130b)은 게이트 스페이서(112)와 부분적으로 중첩되어 있다. 스페이서 보호층(120)이 없다면, 게이트 스페이서(112)가 유전체층(110)에 대해 충분한 에칭 선택도를 갖지 않기 때문에, 에칭 공정은 홀(130b)에 노출될 게이트 스페이서(112)의 부분을 에칭할 것이다. 결과적으로, 이것은 다른 장기간의 신뢰성 문제뿐만 아니라, 게이트 스택(108')의 전기적 성능의 열화로 이어질 것이다. 본 실시예에 있어서, 게이트 스페이서(112)는 유전체층(110)이 에칭될 때 스페이스 보호층(120)에 의해 유리하게 보호된다.
작업(30)에 있어서, 방법(10)(도 1b)은, 게이트 비아 홀(130a, 130b) 및 S/D 비아 홀(128a, 128b)에 노출되는 스페이서 보호층(120)의 부분이 있는 경우, 이것을 제거한다. 도 2j에 있어서, 스페이서 보호층(120)의 부분은 그 아래의 S/D 콘택트(118)를 노출시키기 위해 특히 S/D 비아 홀(128a, 128b)에서 제거된다. 실시예에 있어서, 스페이서 보호층(120)은 건식 에칭 공정, 습식 에칭 공정, 또는 다른 적절한 에칭 공정에 의해 제거될 수 있다. 다른 실시예에 있어서, 에칭 공정은 스페이서 보호층(120)을 선택적으로 제거하도록 튜닝되는 반면에, 게이트 스페이서(112)는 실질적으로 바뀌지 않은 상태로 남겨진다.
작업(32)에 있어서, 방법(10)(도 1b)은 홀(128a, 128b, 130a, 130b) 내에 비아들(또는 플러그)을 형성한다. 실시예에 있어서, 작업(32)은 홀을 충전하는 디바이스(100) 위에 금속(132)을 증착하는 단계(도 2k), 및 과잉의 금속을 제거하고 또한 디바이스(100)의 최상면을 평탄화하는 CMP 공정을 수행하는 단계(도 2l)를 포함한다. 그 결과로서, S/D 비아(134a, 134b)가 홀(128a, 128b) 내에 각각 형성되고 S/D 콘택트(118)와 전기 통신되며, 또한 게이트 비아(136a, 136b)가 홀(130a, 130b) 내에 각각 형성되고 게이트 스택(108)과 전기 통신한다. S/D 비아(134b) 및 게이트 비아(136b)는 각각의 게이트 스페이서(112) (예컨대, 게이트 스페이서의 제1 부분) 위에 부분적으로 배치된다. 실시예에 있어서, 금속은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu), 및/또는 다른 적절한 재료를 포함할 수 있다. 금속(132)은 CVD, PVD, 도금, 및/또는 다른 적절한 공정에 의해 형성될 수 있다. 도 2l에 도시된 바와 같이, 게이트 스페이서(112)는 스페이서 보호층(120)으로 인해 작업(26, 28)의 다양한 전체적인 에칭 공정에 걸쳐 실질적으로 원래 상태로 남겨진다. 각각의 게이트 스택(108)의 대향 측벽들 상의 게이트 스페이서(112)의 부분(예컨대, 게이트 스페이서의 제1 부분 및 제2 부분)은, S/D 비아(134b) 및 게이트 비아(136b)가 위치되는 높이와 대략 동일한 높이를 갖는다. 또한, 스페이서 보호층(120)의 부분은 장치(100)에 남겨진다. 예를 들어, 스페이서 보호층(120)의 일부 부분은 게이트 스페이서(112), S/D 콘택트(118), 및/또는 CES 층(114) 위에 배치된다.
작업(34)에 있어서, 방법(10)(도 1b)은 디바이스(100)의 제조를 완성하기 위해 다른 단계로 진행한다. 예를 들어, 방법(10)은 완성된 IC 를 형성하기 위해 디바이스(100)의 다른 부분에 S/D 비아(134a, 134b) 및 게이트 비아(136a, 136b)를 연결하는, 다층 상호연결 구조체를 형성할 수 있다.
제한하는 것으로 의도되지는 않지만, 본 발명의 하나 또는 그 이상의 실시예는 반도체 디바이스 및 그 제조 공정에 많은 이득을 제공한다. 예를 들어, 게이트 스페이서 위의 스페이서 보호층의 존재는, 제1 레벨 비아(S/D 비아 및 게이트 비아)를 형성할 때, 다양한 에칭 공정에서 게이트 스페이서를 보호한다. 제공된 대상은 기존의 IC 제조 흐름 내로 쉽게 통합될 수 있다. 또한, 전술한 형성 방법은 일정한 공정 변형을 용인하며, 또한 반도체 디바이스 제조를 위해 확고한 해결책을 제공한다. 본 발명은 평탄형 FET 뿐만 아니라 이중 게이트 FET, FinFET, 3-게이트 FET, 오메가 FET, 게이트-올-어라운드(gate-all-around)(GAA) 디바이스, 및 수직형 GAA 와 같은 3차원 디바이스 및 멀티-게이트 디바이스의 제조에도 사용될 수 있다.
예시적인 일 양태에 있어서, 본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 기판, 상기 기판 위의 게이트 스택, 상기 게이트 스택 위의 제1 유전체층, 게이트 스택의 측벽 상의 그리고 제1 유전체층의 측벽 상의 게이트 스페이서, 및 게이트 스택의 대향 측부 상의 소스 및 드레인(S/D) 콘택트를 포함하는 전구체를 제공하는 단계를 포함한다. 상기 방법은 제1 유전체층의 측벽을 적어도 부분적으로 노출시키지만 그러나 게이트 스택의 측벽은 노출시키지 않도록, 게이트 스페이서를 리세싱하는 단계를 추가로 포함한다. 상기 방법은 리세싱된 게이트 스페이서, 제1 유전체층, 및 S/D 콘택트 위에 스페이서 보호층을 형성하는 단계를 추가로 포함한다.
다른 예시적인 양태에 있어서, 본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 기판, 상기 기판 위의 게이트 스택, 상기 게이트 스택 위의 제1 유전체층, 게이트 스택의 측벽 상의 그리고 제1 유전체층의 측벽 상의 게이트 스페이서, 및 게이트 스택의 대향 측부 상의 소스 및 드레인(S/D) 콘택트를 포함하는 전구체를 제공하는 단계를 포함한다. 상기 방법은 제1 유전체층의 측벽을 적어도 부분적으로 노출시키지만 그러나 게이트 스택의 측벽은 노출시키지 않도록, 게이트 스페이서를 리세싱하는 단계를 추가로 포함한다. 상기 방법은 S/D 콘택트를 제1 유전체층의 최상면 아래로 리세싱하는 단계, 및 리세싱된 게이트 스페이서, 제1 유전체층, 및 S/D 콘택트 위에 스페이서 보호층을 형성하는 단계를 추가로 포함한다.
다른 예시적인 양태에 있어서, 본 발명은 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는 기판, 상기 기판 위의 게이트 스택, 상기 게이트 스택의 측벽 상의 게이트 스페이서, 및 게이트 스택 및 게이트 스페이서에 의해 분리되는 소스 및 드레인(S/D) 콘택트를 포함한다. 상기 반도체 디바이스는 게이트 스페이서의 일부 위에 스페이서 보호층을 추가로 포함한다. 상기 반도체 디바이스는 게이트 스택 위에 위치되고 게이트 스택과 전기 통신되는 게이트 비아, 및 S/D 콘택트 위에 위치되고 S/D 콘택트와 전기 통신되는 S/D 비아를 추가로 포함한다.
전술한 바는 본 기술분야의 숙련자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 여러 실시예들의 특징의 개요를 설명하였다. 본 기술분야의 숙련자라면 이들은 동일한 목적을 실행하기 위해 및/또는 여기에 도입된 실시예의 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기반으로서 본 발명을 용이하게 사용할 수 있음을 인식해야 한다. 또한, 본 기술분야의 숙련자라면 이런 등가의 구성이 본 발명의 정신 및 범위로부터 일탈하지 않으며 또한 이들은 본 발명의 정신 및 범위로부터의 일탈 없이 여기에서 다양하게 변화, 대체, 및 변경할 수 있음을 인식해야 한다.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    전구체를 제공하는 단계로서, 상기 전구체는 기판, 상기 기판 위의 게이트 스택, 상기 게이트 스택 위의 제1 유전체층, 상기 게이트 스택의 측벽 상과 상기 제1 유전체층의 측벽 상의 게이트 스페이서, 및 상기 게이트 스택의 대향 측부들 상의 소스 및 드레인(S/D) 콘택트들을 포함한 것인, 상기 전구체를 제공하는 단계;
    상기 제1 유전체층의 측벽을 적어도 부분적으로 노출시키지만 상기 게이트 스택의 측벽을 노출시키지 않도록 상기 게이트 스페이서를 리세싱하는 단계; 및
    상기 리세싱된 게이트 스페이서, 상기 제1 유전체층, 및 상기 S/D 콘택트들 위에 스페이서 보호층을 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  2. 제1 항에 있어서,
    상기 스페이서 보호층 위에 제2 유전체층을 형성하는 단계; 및
    상기 제1 유전체층의 최상면을 노출시키도록 적어도 상기 제2 유전체층 및 상기 스페이서 보호층을 리세싱하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  3. 제2 항에 있어서,
    상기 전구체 위에 상기 스페이서 보호층과 상기 제1 유전체층 및 상기 제2 유전체층을 갖는 제1 레벨 유전체층을 형성하는 단계;
    상기 S/D 콘택트들 위에, 상기 제1 레벨 유전체층을 관통하는 S/D 비아 홀들을 형성하는 단계; 및
    상기 제1 레벨 유전체층을 통해 상기 게이트 스택을 적어도 부분적으로 노출시키도록 게이트 비아 홀을 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  4. 제3 항에 있어서,
    상기 S/D 비아 홀들 및 상기 게이트 비아 홀에 의해 노출된 상기 스페이서 보호층의 일부분들을 제거하는 단계;
    상기 S/D 비아 홀들 내에 S/D 비아들을 형성하는 단계; 및
    상기 게이트 비아 홀 내에 게이트 비아를 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  5. 제3 항에 있어서,
    상기 S/D 비아 홀들을 형성하는 단계는 상기 스페이서 보호층을 변경시키지 않고 그대로 남겨두면서 상기 제2 유전체층을 선택적으로 제거하도록 튜닝되는 에칭 공정을 포함한 것인, 반도체 디바이스 형성 방법.
  6. 제3 항에 있어서,
    상기 게이트 비아 홀을 형성하는 단계는 상기 스페이서 보호층을 변경시키지 않고 그대로 남겨두면서 상기 제1 유전체층을 선택적으로 제거하도록 튜닝되는 에칭 공정을 포함한 것인, 반도체 디바이스 형성 방법.
  7. 반도체 디바이스를 형성하는 방법에 있어서,
    전구체를 제공하는 단계로서, 상기 전구체는 기판, 상기 기판 위의 게이트 스택, 상기 게이트 스택 위의 제1 유전체층, 상기 게이트 스택의 측벽 상과 상기 제1 유전체층의 측벽 상의 게이트 스페이서, 및 상기 게이트 스택의 대향 측부들 상의 소스 및 드레인(S/D) 콘택트들을 포함한 것인, 상기 전구체를 제공하는 단계;
    상기 제1 유전체층의 측벽을 적어도 부분적으로 노출시키지만 상기 게이트 스택의 측벽을 노출시키지 않도록 상기 게이트 스페이서를 리세싱하는 단계;
    상기 S/D 콘택트들을 상기 제1 유전체층의 최상면 아래로 리세싱하는 단계; 및
    상기 제1 유전체층, 상기 리세싱된 게이트 스페이서, 및 상기 리세싱된 S/D 콘택트들 위에 스페이서 보호층을 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  8. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 게이트 스택;
    상기 게이트 스택의 측벽 상의 게이트 스페이서;
    상기 게이트 스택 및 상기 게이트 스페이서에 의해 분리되는 소스 및 드레인(S/D) 콘택트들;
    상기 게이트 스페이서의 일부분 위의 스페이서 보호층;
    상기 게이트 스택 위에 있으며, 상기 게이트 스택과 전기적 통신하는 게이트 비아; 및
    상기 S/D 콘택트들 위에 있으며, 상기 S/D 콘택트들과 전기적 통신하는 S/D 비아들을 포함하고,
    상기 S/D 콘택트들의 최상면은 상기 게이트 스페이서의 최상면 아래에 있고, 상기 스페이서 보호층의 일부분은 상기 S/D 콘택트들 위에 배치되며 상기 S/D 콘택트들의 최상면과 접촉하는 것인, 반도체 디바이스.
  9. 제8 항에 있어서,
    상기 게이트 스페이서의 제1 부분 및 제2 부분은 상기 게이트 스택의 대향 측부들 상에 있고 동일한 높이를 가지며;
    상기 게이트 비아 또는 상기 S/D 비아들 중 하나의 S/D 비아는 상기 게이트 스페이서의 상기 제1 부분 위에 부분적으로 배치된 것인, 반도체 디바이스.
  10. 삭제
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490459B2 (en) 2017-08-25 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for source/drain contact formation in semiconductor devices
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9831090B2 (en) 2015-08-19 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor device having gate spacer protection layer
US10163649B2 (en) * 2015-12-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9972620B2 (en) * 2016-08-11 2018-05-15 Globalfoundries Inc. Preventing shorting between source and/or drain contacts and gate
DE102018107984B4 (de) * 2017-11-15 2023-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k-Gate-Abstandhalter und sein Bilden
US10910313B2 (en) * 2017-11-16 2021-02-02 Samsung Electronics Co., Ltd. Integrated circuit including field effect transistors having a contact on active gate compatible with a small cell area having a small contacted poly pitch
US10861950B2 (en) * 2017-11-16 2020-12-08 Samsung Electronics Co., Ltd. Integrated circuit including field effect transistors having a contact on active gate compatible with a small cell area having a small contacted poly pitch
US11037924B2 (en) 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10164048B1 (en) 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10685872B2 (en) * 2018-05-30 2020-06-16 International Business Machines Corporation Electrically isolated contacts in an active region of a semiconductor device
US10665506B2 (en) * 2018-06-27 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced via bridging risk
CN110875184B (zh) * 2018-08-29 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110875237B (zh) * 2018-08-29 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110875320B (zh) 2018-08-29 2022-02-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110875183B (zh) * 2018-08-29 2023-04-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11393754B2 (en) 2018-09-28 2022-07-19 Intel Corporation Contact over active gate structures with etch stop layers for advanced integrated circuit structure fabrication
US11031543B2 (en) * 2018-10-23 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Via landing enhancement for memory device
US10825910B1 (en) * 2019-04-17 2020-11-03 Globalfoundries Inc. Shaped gate caps in dielectric-lined openings
US20210057273A1 (en) * 2019-08-22 2021-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier-Less Structures
US11239114B2 (en) * 2019-09-16 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced contact resistance and methods of forming the same
US11621224B2 (en) * 2019-09-26 2023-04-04 Taiwan Semiconductor Manufacturing Co. Ltd. Contact features and methods of fabricating the same in semiconductor devices
EP3817038A1 (en) * 2019-10-29 2021-05-05 Imec VZW A method for producing self-aligned gate and source/drain via connections for contacting a fet transistor
US11302802B2 (en) 2020-02-19 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Parasitic capacitance reduction
KR20210111396A (ko) 2020-03-02 2021-09-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11973121B2 (en) * 2020-03-27 2024-04-30 Intel Corporation Device contacts in integrated circuit structures
US11705491B2 (en) * 2020-09-29 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of gate contact opening
US11942371B2 (en) * 2020-09-29 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of via opening
US20230014156A1 (en) * 2021-07-15 2023-01-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor interconnect structure with bottom self-aligned via landing

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811350A (en) * 1996-08-22 1998-09-22 Micron Technology, Inc. Method of forming contact openings and an electronic component formed from the same and other methods
US6107667A (en) 1998-09-10 2000-08-22 Advanced Micro Devices, Inc. MOS transistor with low-k spacer to suppress capacitive coupling between gate and source/drain extensions
KR100376876B1 (ko) * 2000-06-30 2003-03-19 주식회사 하이닉스반도체 다마신 금속 게이트에서의 자기 정렬 콘택 형성 방법
JP4530552B2 (ja) * 2001-01-29 2010-08-25 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US6888198B1 (en) 2001-06-04 2005-05-03 Advanced Micro Devices, Inc. Straddled gate FDSOI device
KR100465632B1 (ko) * 2002-12-21 2005-01-13 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR100672762B1 (ko) * 2003-10-29 2007-01-22 주식회사 하이닉스반도체 리버스 게이트 공정을 이용한 반도체소자의 제조 방법
DE102004031741B4 (de) * 2004-06-30 2010-04-01 Qimonda Ag Verfahren zur Herstellung einer Kontaktanordnung für Feldeffekttransistorstrukturen mit Gateelektroden mit einer Metalllage und Verwendung des Verfahrens zur Herstellung von Feldeffekttransistoranordnungen in einem Zellenfeld
US7135724B2 (en) * 2004-09-29 2006-11-14 International Business Machines Corporation Structure and method for making strained channel field effect transistor using sacrificial spacer
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7410854B2 (en) * 2006-10-05 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making FUSI gate and resulting structure
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8574979B2 (en) * 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
DE102009015715B4 (de) * 2009-03-31 2011-03-17 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
KR101718794B1 (ko) 2010-12-16 2017-03-23 삼성전자주식회사 반도체 소자의 제조 방법
US8349674B2 (en) * 2011-03-28 2013-01-08 International Business Machines Corporation Forming borderless contact for transistors in a replacement metal gate process
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8524564B2 (en) * 2011-08-05 2013-09-03 Globalfoundries Inc. Full silicidation prevention via dual nickel deposition approach
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) * 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9214349B2 (en) * 2012-10-12 2015-12-15 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
KR20140106239A (ko) 2013-02-26 2014-09-03 삼성전자주식회사 반도체 장치
US9831090B2 (en) 2015-08-19 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor device having gate spacer protection layer

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