CN220086037U - 半导体装置及晶体管装置 - Google Patents

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Abstract

一种半导体装置及晶体管装置，半导体装置包括一基底半导体结构、图案化介电层以及金属互连结构。基底半导体结构具有一顶部介电层及设置在该顶部介电层中的一或多个金属接触结构；一图案化介电层位于该顶部介电层上，且该图案化介电层包括通过一间隙区域分隔的多个封闭保护介电结构，该多个封闭保护介电结构中的每一个封闭保护介电结构包括在所有的侧面上受到一保护介电外壳包围的一低介电常数介电材料；一金属互连结构具有设置在该图案化介电层中的该间隙区域中的一金属互连材料，且与该多个封闭保护介电结构接触。

Description

半导体装置及晶体管装置
技术领域
本实用新型实施例涉及半导体装置及其形成方法与晶体管装置，尤其涉及经改良的半导体装置及其形成方法与晶体管装置。
背景技术
半导体集成电路(integrated circuit，IC)材料及设计的技术进步已经产生了几代具有更小及更复杂电路的IC。增加功能密度，且减少几何尺寸。除了提供经改良的电路速度及更大的集成电路之外，这种按比例缩小的工艺还通过提高生产效率及降低成本提供了好处。
IC的日益复杂导致了多层(multi-level)互连结构的发展。铜互连材料因其的低电阻率而广泛应用于高速半导体装置。然而，众所周知的是，铜会通过介电材料扩散。因此铜互连结构必须通过扩散阻挡层封装(encapsulated)。否则，介电层中扩散的铜金属可能导致介于互连结构之间的漏电流。扩散阻挡层通常包括难熔金属(refractory metal)材料，所述难熔金属包括钽(Ta)、氮化钽(TaN)、钛(Ti)及氮化钛(TiN)。
持续的尺寸缩减也增加了制造IC的复杂性，这也对由铜或其他材料制成的铜互连结构提出了越来越严格的要求。
实用新型内容
本实用新型的目的在于提出一种半导体装置及晶体管装置，以解决上述至少一个问题。
本实用新型的一实施例提供了一种半导体装置。半导体装置包括基底半导体结构，且所述基底半导体结构具有顶部介电层及设置在顶部介电层中的一或多个金属接触结构。半导体装置亦包括位于顶部介电层上的图案化介电层。图案化介电层包括通过间隙区域分隔的封闭保护介电结构。每一个封闭保护介电结构包括在所有的侧面上受到保护介电外壳包围的低介电常数介电材料。半导体装置亦包括金属互连结构，所述金属互连结构具有设置在图案化介电层中的间隙区域中的金属互连材料，且金属互连结构与封闭保护介电结构接触。
根据本实用新型其中的一个实施方式，该金属互连结构在没有一阻挡金属层的情况下与该保护介电外壳直接接触。
根据本实用新型其中的一个实施方式，该保护介电外壳包括：一第一保护介电层，设置于该顶部介电层上及该金属互连结构的侧壁上；以及一第二保护介电层，设置于该第一保护介电层上。
根据本实用新型其中的一个实施方式，该金属互连结构与在该基底半导体结构中的该顶部介电层及该一或多个金属接触结构直接接触。
根据本实用新型其中的一个实施方式，该金属互连结构的一顶表面实质上与该图案化介电层的一顶表面共平面。
本实用新型的另一实施例提供了一种鳍式场效晶体管(fin-type fieldeffecttransistor，FinFET)装置。鳍式场效晶体管装置包括具有鳍片结构的基板；跨越鳍片结构的栅极结构；以及位于鳍片结构中及/或鳍片结构上，且位于栅极结构的一侧的源极/漏极(source/drain，S/D)区域。鳍式场效晶体管装置亦包括设置于基板上的顶部介电层；设置在顶部介电层中，且与栅极结构及源极/漏极(S/D)区域接触的金属接触结构；以及位在顶部介电层上的图案化介电层。图案化介电层包括通过间隙区域分隔的多个封闭保护介电结构。每一个封闭保护介电结构包括在所有的侧面上受到保护介电外壳包围的低介电常数介电材料。鳍式场效晶体管装置亦包括金属互连结构，所述金属互连结构具有设置在图案化介电层中的间隙区域中的金属互连材料，且金属互连结构与多个封闭保护介电结构接触。
根据本实用新型其中的一个实施方式，该金属互连结构在没有一阻挡金属层的情况下与该保护介电外壳直接接触。
根据本实用新型其中的一个实施方式，该保护介电外壳包括：一第一保护介电层，设置于该顶部介电层上及该金属互连结构的侧壁上；以及一第二保护介电层，设置于该第一保护介电层上。
根据本实用新型其中的一个实施方式，该第一保护介电层的顶表面高于该低介电常数介电材料的顶表面。
根据本实用新型其中的一个实施方式，该金属互连结构与该顶部介电层及该金属接触结构直接接触。
附图说明
根据以下的详细说明并配合所附附图阅读，能够最好的理解本实用新型的方式。须提醒的是，根据本产业的标准作业，各种部件未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1是根据一些实施例的显示半导体装置的剖面图。
图2A及图2B是根据一些实施例的显示半导体FinFET装置的中间结构的三维(3D)视图。
图3A及图3B是根据一些实施例的显示半导体FinFET装置的另一中间结构的剖面图。
图4是根据一些实施例的用于形成半导体装置的方法的简化流程图。
图5A至图5L是根据一些实施例的显示用于形成半导体装置的方法的各个阶段的剖面图。
图5A是根据一些实施例的显示用于形成半导体装置的方法的开始阶段的剖面图。
图5B是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5C是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5D是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5E是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5F是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5G是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5H是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5I是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5J是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5K是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
图5L是根据一些实施例的显示用于形成半导体装置的方法的中间阶段的剖面图。
附图标记如下：
100,200b:半导体装置
101,200:基板
101-a:鳍片结构
102,207,307:栅极结构
102-1:盖层
104,209:源极/漏极区域
105,105-1,106-4,312,314:介电层
105-2:介电结构
106:接触结构
106-2:接触物
106-3:阻挡层
106-6:底部接触蚀刻停止层
120:基底装置结构
121:顶部介电层
130:牺牲层
130a,130b,130c:层
131:第一硬掩模层
131-1,139:开口
132:第二硬掩模层
135:牺牲区域
135a:底部
139a:侧壁
139b:底表面
141,141a:第一保护介电层
142:第二保护介电层
143:外边缘
144,144a,144b:低介电常数介电材料
146:凹部
150:第一平坦化结构
160:第二平坦化结构
161:封闭保护介电结构
163:保护介电外壳
164:间隙区域
165:金属互连材料
167:图案化介电层
167-1:顶表面
168:金属互连结构
170:第三平坦化结构
200a:半导体结构
201:鳍片
202:隔离结构
205:虚设栅极电极
206,306:间隔物
213,313:覆帽
304:栅极介电层
305:栅极电极
310:蚀刻停止层
311:保护层
400:方法
410,420,430,440,450,460,470:工艺
X,Y:方向
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的标的(subjectmatter)中的不同部件。以下叙述组件(components)及排列(arrangements)的特定范例，以简化本实用新型。当然，这些特定的范例仅为范例，而非用以限定。举例而言，若是本实用新型叙述了将第一部件形成于第二部件上方(over)或上(on)，即表示其可能包括前述第一部件与前述第二部件是以直接接触(in direct contact)的方式来形成的实施例，且亦可能包括了形成其他部件在介于前述第一部件与前述第二部件之间，而使前述第一部件与前述第二部件可能未直接接触的实施例。此外，本实用新型可以在各种范例中重复元件符号及/或字符。这种重复本身并不限定介于所讨论的各种实施例及/或配置之间的关系，而是为了简化与明确的目的。
再者，为了便于描述，本文可以使用诸如“下方(beneath)”、“之下(below)”、“较下(lower)”、“之上(above)”、“较上(upper)”及其类似用语的空间相关用语，来描述如附图所显示的一个元件或一个部件与另一个(些)元件或另一个(些)部件之间的关系。除了附图中描绘的方向之外，空间相关用语旨在涵盖装置在使用中或在操作中的不同方向。设备可以以其他方向来定向(旋转90度或在其他方向)，且本文使用的空间相关用语可以据此相应地解释。
在先进的IC技术中，铜(Cu)互连线形成在低介电常数(低k，lowdielectricconstant，low-k)介电层中。诸如氮化钽(tantalum nitride，TaN)的阻挡金属沉积在低k介电层的侧壁处，以用作Cu扩散阻挡层。随着尺寸缩减，金属间距(pitch)及金属线宽不断减小。导线宽度的一部分受到TaN阻挡金属占据，而减少了铜线的可用空间(available space)。此外，诸如TaN的阻挡金属通常具有高电阻率(resistivity)。因此，由Cu及TaN阻挡金属工艺所制成的导电互连线倾向具有高电阻率。更糟糕的是，随着金属间距不断缩小，由于材料及工艺的限制，TaN厚度无法进一步降低。其结果是，TaN与Cu(TaN-to-Cu)的厚度比将会增加，导致电阻率增加，且装置的性能急剧下降。
在一些实施例中，提供了铜互连结构，其中在介于铜线及相邻的低k介电层之间不需要阻挡金属层(no barrier metal layers)。取而代之的是，形成保护介电层在介于铜线及低k电介质之间。保护介电层是低k电介质，且还具有作为铜的扩散阻挡层的特性。保护介电层不会减少为了铜线预留的空间，且为了最低的电阻率，允许铜线的最大可用宽度。因此，亦减少互连线的电阻-电容(resistor-capacitor，RC)延迟。在一些实施例中，铜线通过封闭保护介电结构分隔。每一个封闭保护介电结构包括通过保护介电外壳在所有侧面上包围的低k介电材料。保护介电外壳包括一层保护介电层，其是低k电介质与铜扩散阻挡层的两者(both)。在此结构中，保护低k电介质免受蚀刻损坏，其中已知蚀刻损坏会在蚀刻工艺之后增加低k介电层的介电常数。在一些实施例中，保护介电材料包括氮化硼(BN)材料。
此外，在一些实施例中，提供了一种方法，其中形成牺牲结构作为最终铜互连结构的占位件(place holder)，且形成低k封闭保护介电结构在介于牺牲结构之间。随后，通过铜替换牺牲结构，以形成互连。在此工艺中，封闭低k介电层不受到(not subject to)高能等离子体(energetic plasma)或反应性离子蚀刻(reactive-ion etching)工艺的影响。相反地，在相关工艺中，低k电介质受到(is subject to)蚀刻，以形成铜材料沉积其中的开口。已知蚀刻工艺会导致低k介电层损坏。此外，所述方法还提供更高的金属线密度。
图1是根据一些实施例的半导体装置的剖面图。图1显示了半导体装置100，且半导体装置100包括基底装置结构120，且基底装置结构120具有顶部介电层121的及设置在顶部介电层121中的金属接触结构106。如下所述，在此范例中，基底装置结构120包括一个或多个鳍式场效晶体管(fin-typefield effect transistors，FinFET)。半导体装置100还包括在顶部介电层121上的图案化介电层167，且图案化介电层167包括通过间隙区域164分隔的多个封闭保护介电结构161。每一个封闭保护介电结构161包括通过保护介电外壳163包围的低k介电材料144b。保护介电外壳163包括保护介电层，所述保护介电层是低k电介质及扩散阻挡层的两者。半导体装置100还包括金属互连结构168，所述金属互连结构168具有设置在图案化介电层167中的间隙区域164中的金属互连材料165。金属互连材料165与封闭保护介电结构(也就是说，保护介电外壳)163接触。
如图1所示，基底装置结构120包括FinFET，FinFET具有基板101，且基板具有鳍片结构101-a；跨越鳍片结构101-a的栅极结构102；在鳍片结构101-a中及/或在鳍片结构101-a上的源极/漏极(S/D)区域104。基底装置结构120还包括基板101上的顶部介电层121。金属接触结构106设置在顶部介电层121中且在栅极结构102及源极/漏极(S/D)区域104上。如本文所用，术语S/D区域取决于上下文，可单独或共同指代源极或漏极。顶部介电层121可以是在多层互连结构中的层间介电层(interlayer dielectric layer，ILD)。
在基底装置结构120的一些实施例中，栅极结构102是金属栅极结构，在顶部具有钨(W)盖层102-1及在两侧的介电层105-1，例如低k电介质。此外，源极/漏极区域104位于外延半导体层中。金属接触结构106可以是钴接触物106-2的顶部上的钨插塞，其接触源极/漏极区域104。阻挡层106-3，例如氮化钛(TiN)，及介电层106-4，例如氮化硅(SiN)，设置在钴接触物106-2的侧面(side)上。在一些实施例中，介电结构105-2设置在源极/漏极区域104上，且通过底部接触蚀刻停止层(bottom contact etching stop layer，BCESL)106-6与源极/漏极区域104分隔(separated)，且其可以是氮化硅(SiN)层。此外，介电层105，例如氮化硅(SiN)层，设置在上述晶体管装置结构上方。FinFET装置的更多细节将在下面结合图2A、图2B、图3A及图3B进行描述。
进一步参照图1，在半导体装置100中，金属互连结构168在没有(without)阻挡金属层的情况下与封闭保护介电结构(也就是说，保护介电外壳)163直接接触。在一些实施例中，金属互连结构168与顶部介电层121及一个或多个金属接触结构106直接接触。在一些实施例中，金属互连结构168的顶表面与图案化介电层的顶表面167-1共平面(co-planar)。在一些实施例中，金属互连结构包括铜(Cu)，且保护介电材料包括氮化硼(BN)材料。
如图1的半导体装置100所示的基底装置结构120是FinFET晶体管装置。然而，这些实施例很容易适用于使用高速互连结构的其他类型的半导体装置。所述其他类型的半导体装置可以包括平面式金属氧化物半导体场效晶体管(planar metal-oxide-semiconductorfield effect transistor，平面式MOSFET，planar MOSFET)、全绕式栅极(gate-all-around，GAA)晶体管、纳米线(nanowire)晶体管、多栅极(multiple-gate)晶体管或其类似物。基底装置结构120的更多细节叙述将在下面结合图2A、图2B、图3A及图3B进行描述。
图2A及图2B是根据一些实施例的半导体FinFET装置的中间结构的三维(3D)视图。如图2A所示，半导体结构200a包括具有多个鳍片201的基板200。基板200是半导体基板，例如块材半导体基板、绝缘体上覆半导体(semiconductor-on-insulator，SOI)基板或其类似物，其可以被掺杂(例如，使用p型或n型掺质)或未掺杂。基板200可以是半导体晶片，诸如硅晶片。也可以使用其他基板，诸如多层或梯度(gradient)基板。在一些实施例中，基板200的材料可以包括硅(silicon)；锗(germanium)；化合物半导体(compound semiconductor)，包括碳化硅(silicon carbide，SiC)、砷化镓(gallium arsenic，GaAs)、磷化镓(galliumphosphide，GaP)、磷化铟(indium phosphide，InP)、砷化铟(indium arsenide，InAs)及/或锑化铟(indium antimonide，InSb)；合金半导体(alloy semiconductor)，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。
取决于设计，基板200可以是P型基板、N型基板或其组合，并且可以在其中具有掺杂区域。基板200可以配置用于N型FinFET装置或P型FinFET装置。在一些实施例中，用于N型FinFET装置的基板200可以包括Si、SiP、SiC、SiPC、InP、GaAs、AlAs、InAs、InAlAs、InGaAs或其组合。用于P型FinFET装置的基板200可以包括Si、SiGe、SiGeB、Ge、InSb、GaSb、InGaSb或其组合。
鳍片201从基板200的主体部分的顶表面突出。基板200具有形成在其上的隔离结构202。隔离结构202覆盖鳍片201的底部并暴露鳍片201的顶部。在一些实施例中，隔离结构202可以包括浅沟槽隔离(shallow trench isolation，STI)结构、切割多晶(cut poly)结构或其组合。隔离结构202包括绝缘材料，其可以是诸如氧化硅的氧化物、诸如氮化硅的氮化物、其类似物或其组合。
多个栅极结构207形成在基板200上并跨越(across)多个鳍片201。在一些实施例中，栅极结构207为虚设栅极结构，并且可以通过后续步骤的栅极替换工艺且通过金属栅极结构替换。在一些实施例中，栅极结构207可以包括虚设栅极电极205及在虚设栅极电极205的侧壁上的间隔物206。
虚设栅极电极205可以通过以下工艺形成：在一些实施例中，形成虚设层在基板200上以覆盖鳍片201及隔离结构202，然后通过光刻工艺及蚀刻工艺使虚设层图案化。在一些实施例中，虚设层可以是导电材料并且可以选自包括多晶硅(polycrystalline-silicon，polysilicon)、多晶硅锗(poly-crystallinesilicon-germanium，poly-SiGe)、金属氮化物(metallic nitrides)、金属硅化物(metallic silicides)、金属氧化物(metallic oxides)及金属的群组。在一个实施例中，沉积非晶硅并再结晶以产生多晶硅。在一些实施例中，虚设层可以包括含硅材料(silicon-containing material)，诸如多晶硅、非晶硅(amorphous silicon)或其组合。可以通过诸如物理气相沉积(physical vapordeposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)或其他合适的沉积工艺来形成虚设层。在一些实施例中，鳍片201沿着方向X延伸，且虚设栅极电极207沿着与方向X不同(例如，垂直)的方向Y延伸。
在一些实施例中，栅极介电层及/或界面层(未显示)可以至少设置在介于虚设栅极电极205及基板200的鳍片201之间。栅极介电层及/或界面层可以包括氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、其类似物或其组合，且可以通过热氧化工艺、合适的沉积工艺，诸如CVD、原子层沉积(atomic layerdeposition，ALD)、或本领域已知的其他合适的工艺或其组合来形成。
分别形成间隔物206在虚设栅极电极205的侧壁上。在一些实施例中，间隔物206包括SiO2、SiN、SiCN、SiOCN、SiC、SiOC、SiON、其类似物或其组合。
参照图2A及图2B，在一些实施例中，在形成虚设栅极结构207之后，形成S/D区域209在栅极结构207的两侧(opposite sides)上，且受到栅极结构207覆盖并横向夹设(laterally sandwiched)在S/D区域209之间的鳍片201的一部分用作通道区域。S/D区域209可以位于基板200的鳍片201中及/或上。在一些实施例中，S/D区域209是通过诸如选择性外延生长工艺的外延生长工艺来形成的应变层(strained layers)(外延层，epitaxiallayers)。在一些实施例中，对鳍片201进行凹入(recessing)工艺，形成凹部(recesses)在栅极结构207的侧面上的鳍片201中，且由暴露在凹部处的鳍片201的选择性生长外延层来形成应变层。在一些实施例中，应变层包括用于P型FinFET装置的硅锗(SiGe)、SiGeB、Ge、InSb、GaSb、InGaSb或其组合。在替代实施例中，应变层包括用于N-型FinFET装置的碳化硅(siclicon carbon，SiC)、磷化硅(silicon phospate，SiP)、SiCP、InP、GaAs、AlAs、InAs、InAlAs、InGaAs或SiC/SiP多层结构或其组合。在一些实施例中，应变层可以根据需要选择性地注入N型掺质或P型掺质。
在一些实施例中，使鳍片201凹入，以具有低于隔离结构202的顶表面，且S/D区域209的一部分可以嵌入(embedded in)隔离结构202中。举例而言，S/D区域209包括嵌入部分及嵌入部分上的突出部分。嵌入部分嵌入在隔离结构202中，且突出部分从隔离结构202的顶表面突出。然而，本实用新型不限于此。在替代实施例中，可以使鳍片201凹入至具有高于隔离结构202的顶表面，且S/D区域209可以不嵌入隔离结构202中，而是可以完全突出于隔离结构202的顶表面之上。
需要说明的是，附图中所示的S/D区域209的形状仅为例示，且本实用新型不限于此。S/D区域209可以根据产品设计及需求而具有任何合适的形状。
图3A及图3B是根据一些实施例的显示在图2B所示的形成S/D区域209的工艺之后，用于形成半导体FinFET装置的中间阶段的示意性剖面图。
图3A显示了沿着图2B的AA线段截取的对半导体装置200b执行的后续工艺，且图3B显示了沿着图2B的BB线段截取的对半导体装置200b执行的后续工艺。
参照图2B、图3A及图3B，在一些实施例中，形成S/D区域209在图2B中的栅极结构207的侧面上之后，形成蚀刻停止层310与介电层312在栅极结构207的侧边(laterallyaside)，并通过在图3B中的栅极结构307取代栅极结构207，且形成介电层314在栅极结构307及介电层312上。
在一些实施例中，蚀刻停止层310也可以称为接触蚀刻停止层(contactetch stoplayer，CESL)，并且设置在介于基板200(例如，基板200的S/D区域209及隔离结构202)及介电层312之间且介于栅极结构307及介电层312之间。在一些实施例中，蚀刻停止层310包括SiN、SiC、SiOC、SiON、SiCN、SiOCN、其类似物或其组合。蚀刻停止层310可以通过CVD、等离子体辅助CVD(plasma-enhanced CVD，PECVD)、流动式CVD(flowable CVD，FCVD)、ALD或其类似工艺来形成。
形成介电层312在栅极结构307的侧边，且可以具有与栅极结构307的顶表面实质上(substaintially)共平面的顶表面。介电层312包括与蚀刻停止层310的材料不同的材料。在一些实施例中，介电层312也可称为层间介电层(interlayer dielectric layer，ILD)，诸如ILD0。在一些实施例中，介电层312包括氧化硅、含碳氧化物(carbon-containingoxide)，诸如碳氧化硅(silicon oxycarbide，SiOC)、硅酸盐玻璃(silicate glass)、四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未掺杂的硅酸盐玻璃(un-dopedsilicate glass)、或经掺杂的氧化硅(doped silicon oxide)，诸如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟掺杂石英玻璃(fluorine-doped silica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼掺杂硅玻璃(boron doped siliconglass，BSG)、其组合及/或其他合适的介电材料。在一些实施例中，介电层312可以包括介电常数低于4的低k介电材料或介电常数低于2.5的极低k(extreme low-k，ELK)介电材料。在一些实施例中，低k材料包括聚合物类(polymer-based)材料，诸如苯并环丁烯(benzocyclobutene，BCB)、或/>或者二氧化硅类(silicon dioxide-based)材料，诸如氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)或SiOF。介电层312可为单层结构或多层结构。介电层312可以通过CVD、PECVD、FCVD、旋转涂布(spincoating)或其类似物来形成。
在一些实施例中，蚀刻停止层310及介电层312可以通过以下工艺形成：在如图2B所示的形成S/D区域209之后，形成蚀刻停止材料层及介电材料层在基板200上方，以覆盖隔离结构202、S/D区域209及栅极结构207；之后，执行平坦化工艺，以移除栅极结构207的顶表面之上的蚀刻停止材料层及介电材料层的多余部分(excess portions)，以暴露出栅极结构207，且因此形成蚀刻停止层310及介电层312在栅极结构207的侧边。
在一些实施例中，在形成蚀刻停止层310及介电层312之后，通过栅极替换工艺而通过栅极结构307替换栅极结构207。在一些实施例中，栅极结构307为金属栅极结构，且可以包括栅极介电层304、栅极电极305、保护层311、间隔物306及覆帽(helmet)213。
在一些实施例中，栅极电极305为金属栅极电极，且可以包括功函数金属层及位于功函数金属层上的金属填充层。配置功函数金属层以调整其对应的FinFET的功函数，以达到期望的阈值电压(threshold voltage)Vt。功函数金属层可以是N型功函数金属层或P型功函数金属层。在一些实施例中，P型功函数金属层包括具有足够大的有效功函数的金属，且可以包括下列的一种或多种：TiN、WN、TaN、导电金属氧化物及/或合适的材料、或其组合。在替代实施例中，N型功函数金属层包括具有足够低的有效功函数的金属，且可以包括下列的一种或多种：钽(tantalum，Ta)、铝化钛(titanium aluminide，TiAl)、氮化钛铝(titanium aluminum nitride，TiAlN)、碳化钽(tantalum carbide，TaC)、氮碳化钽(tantalum carbide nitride，TaCN)、氮化钽硅(tantalum siliconnitride，TaSiN)、氮化钛硅(titanium silicon nitride，TiSiN)、其他合适的金属、合适的导电金属氧化物或其组合。金属填充层可包括铜、铝、钨、钴(Co)或任何其他合适的金属材料、其类似物或其组合。在一些实施例中，金属栅极电极305还可以包括衬层、界面层、种晶层、黏着层、阻挡层、其组合或其类似物。
在一些实施例中，栅极介电层304围绕栅极电极305的侧壁及底表面。在替代实施例中，栅极介电层304可以设置在栅极电极305的底表面上并且在介于栅极电极305及基板200之间，而不设置在栅极电极305的侧壁上。在一些实施例中，栅极介电层304可以包括氧化硅、氮化硅、氮氧化硅、高介电常数(高k，high dielectric constant，high-k)介电材料或其组合。高k介电材料可具有介电常数，诸如大于大约4，或大于大约7或10。在一些实施例中，高k材料包括金属氧化物，诸如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其组合或合适的材料。在替代实施例中，栅极介电层104可以可选择地(optionally)包括硅酸盐(silicate)，诸如HfSiO、LaSiO、AlSiO、其组合或合适的材料。
在一些实施例中，可选择地形成保护层311在栅极电极305上。在一些实施例中，保护层311包括基本上无氟的钨(fluorine-free tungsten，FFW)膜。FFW膜可以使用一种或多种无氟类W前驱物(non-fluorine-based Wprecursors)通过原子层沉积(ALD)或CVD形成，所述无氟类W前驱物诸如但不限于，五氯化钨(tungsten pentachloride，WCl5)、六氯化钨(tungstenhexachloride，WCl6)或其组合。在一些实施例中，形成保护层311以覆盖栅极电极305，且可以进一步延伸以覆盖栅极介电层304的顶表面并接触间隔物306。在替代实施例中，保护层311仅覆盖金属栅极电极305的顶表面。保护层311的侧壁可以与栅极电极305的侧壁或栅极介电层304的侧壁对齐(aligned with)，且本实用新型不限于此。
间隔物306设置在栅极电极305的侧壁上，栅极介电层304的一部分可以横向夹设在介于栅极电极305及间隔物306之间。间隔物306可以具有小于在图2B中的间隔物206的高度，但本实用新型不限于此。在一些实施例中，间隔物306的顶表面高于在栅极电极305上的保护层311的顶表面。
在一些实施例中，形成覆帽313在栅极电极305之上，以覆盖保护层311及间隔物306。覆帽313包括介电材料，诸如氮化物(例如，氮化硅)、氧化物(例如，氧化硅)、碳氧化硅、其类似物或其组合，且本实用新型不限于此。
在一些实施例中，形成栅极结构307包括栅极替换工艺(gatereplacementprocess)。举例而言，移除在图2B中的虚设栅极电极205及/或虚设栅极结构207的虚设介电层/界面层，且形成通过间隔物206界定的(defined)栅极沟槽。然后形成栅极介电材料层及栅极电极材料在栅极沟槽内。之后，执行凹入工艺，以移除栅极介电材料层及栅极电极材料的一部分，且因此形成栅极介电层304及栅极电极305。在一些实施例中，还可以移除间隔物206的一部分，以形成具有较小高度的间隔物306。形成保护层311在栅极电极305上，然后形成覆帽313以覆盖保护层311及间隔物306。在一些实施例中，覆帽313的顶表面与介电层312的顶表面实质上共平面。
此后，形成介电层314在栅极结构307及介电层312上。介电层314的材料可以选自与介电层312相同的候选材料(candidate materials)，且可以通过与介电层312类似的工艺来形成。介电层314也可称为层间介电层(ILD)，例如ILD1。在一些实施例中，介电层312及介电层314的两者包括通过FCVD工艺形成的氧化硅。在一些实施例中，在形成介电层314之前，可进一步形成蚀刻停止层(未显示)在栅极结构307及介电层312上。
形成半导体装置的方法通常包括在形成诸如上述结合图2A、图2B、图3A及图3B的基底装置结构的基底装置之后，形成金属互连结构。上述结合图1描述了这种半导体装置的范例，下文介绍用于形成半导体装置的方法。
图4是根据一些实施例的用于形成半导体装置的方法的简化流程图。图4的流程图概述了用于形成互连结构在基底装置上的方法400，其中Cu互连形成在介电层中，且在介于金属互连及电介质之间没有(without)高电阻(resistance)阻挡金属层。在以下工艺中概述方法400，然后在下文中更详细地描述。
工艺410-提供具有顶部介电层的基底装置；
工艺420-形成牺牲层在顶部介电层上；
工艺430-使牺牲层图案化以形成开口；
工艺440-沉积第一保护介电层及低k介电层在开口中；
工艺450-平坦化，以形成第一平坦化结构，所述第一平坦化结构包括通过第一保护层分隔的牺牲区域及低k区域；
工艺460-以第二保护介电层替换低k介电层的顶部，以形成第二平坦化结构，所述第二平坦化结构包括通过牺牲区域分隔的封闭介电结构；以及
工艺470-以目标金属互连材料替换牺牲层的剩余部分，以形成第三平坦化结构，所述第三平坦化结构包括设置在介于封闭介电结构之间的金属互连材料。
方法400的工艺在下文中参照图5A至图5L进行详细描述。
图5A至图5L是根据一些实施例的显示用于形成半导体装置的方法的各个阶段的剖面图。
图5A是根据一些实施例的显示用于形成半导体装置的方法的第一阶段的剖面图。在工艺410中，方法400开始于提供具有顶部介电层的基底装置。如图5A所示，基底装置结构120具有顶部介电层121及设置在顶部介电层121中的金属接触结构106。
在一些实施例中，在图5A中的基底装置结构120可类似于在图1中的基底装置结构120。参照图5A，基底装置结构120包括FinFET，所述FinFET具有具鳍片结构101-a的基板101、跨越鳍片结构101-a的栅极结构102、在鳍片结构101-a中及/或在鳍片结构101-a上且在栅极结构102的一侧上的源极/漏极(S/D)区域104。基底装置结构120还包括顶部介电层121及金属接触结构106，所述金属接触结构106设置在顶部介电层121中并与栅极结构102及源极/漏极(S/D)区域104接触。顶部介电层121可以是多层互连结构中的层间介电层(ILD)。
在基底装置结构120的一些实施例中，栅极结构102是金属栅极结构，在顶部具有钨(W)盖层102-1及在两侧的介电层105-1，例如低k电介质。此外，源极/漏极区域104是外延半导体层。接触结构106可以是钴接触物106-2的顶部上的钨插塞，其接触源极/漏极区域104。阻挡层106-3，例如氮化钛(TiN)，及介电层106-4，例如氮化硅(SiN)，设置在钴接触物106-2的侧面(side)上。在一些实施例中，介电结构105-2设置在源极/漏极区域104上，且通过底部接触蚀刻停止层(BCESL)106-6与源极/漏极区域104分隔，且其可以是氮化硅(SiN)层。此外，介电层105，例如氮化硅(SiN)层，设置在晶体管装置结构上方。
为了说明的目的，与图5A相关的以上描述应用于基底装置结构120的实施例。用于形成包括FinFET晶体管的基底装置结构120的材料及工艺的更多细节及选择在上文结合图2A、图2B、图3A及图3B进行了描述。
在工艺420中，如图5B所示，方法400包括形成牺牲层130在顶部介电层121上，并形成第一硬掩模层131在牺牲层130上。如下文更详细地描述，牺牲层130用作占位件，并将通过最终的(eventual)金属互连结构替换。在一些实施例中，使用切割金属工艺形成金属互连结构。切割金属工艺包括两个曝光步骤及两个蚀刻步骤(所谓的2P2E)，这减少了介于线部件(linefeatures)之间的间距。
在一些实施例中，牺牲层130包括多层不同材料的堆叠物。在图5B所示的实施例中，牺牲层130包括层130a、层130b及层130c的堆叠物。在一些实施例中，层130a是介电层，诸如TEOS，或其他合适的介电层。层130b包括TiN或其他黏着剂(adhesion)或阻挡金属。层130c配置为虚设互连层，其可以包括硅(Si)、钌(Ru)或钨(W)。如下所述，Ru及W的金属层在电介质中的扩散率(diffusivities)低于Cu，这将使制造工艺更简单。
接着，沉积第一硬掩模层131在牺牲层130上。在此范例中，用于第一硬掩模层131的材料是钨掺杂碳化物(tungsten-doped carbide，WdC)。其他合适的材料也可以用作第一硬掩模层131，诸如钨(W)、氮化钛(TiN)等。
在工艺430中，如图5C、图5D及图5E所示，方法400包括使牺牲层130图案化以形成开口。
在图5C中，使第一硬掩模层131图案化，以形成开口131-1。如下图所示，开口131-1是为金属替换工艺中的金属互连结构而设计的。可以使用光刻工艺来执行硬掩模层131的图案化。在一些实施例中，使用2P2E(两次光刻两次蚀刻)图案化工艺来图案化硬掩模层131。在2P2E工艺中，光刻胶层的第一次曝光之后是蚀刻。移除光刻胶后，沉积第二层光刻胶并进行第二次曝光，然后进行第二次蚀刻。完成的光刻胶图案是来自两次曝光的光刻胶图案的合成。2P2E工艺提供的线型具有比单光刻及单蚀刻工艺更小的线宽及线距。
接着，如图5D所示，形成第二硬掩模(层)132在图5C所示的第一硬掩模层131中的开口131-1中。首先，以合适的硬掩模材料，例如硅(Si)填充在图5C中的开口131-1。接着，使用平坦化工艺移除第一硬掩模材料131上的多余的硬掩模材料。然后，如图5D所示，通过蚀刻工艺移除图案化第一硬掩模层131，得到第二硬掩模层132。在一些实施例中，平坦化工艺包括化学机械研磨(chemical-mechanical-polishing，CMP)。
接着，使用图案化第二硬掩模(层)132蚀刻牺牲层130，以形成用于后续互连工艺的图案。图5E是根据一些实施例的显示在蚀刻工艺之后的图案化牺牲区域(patternedsacrificial regions)135及在牺牲层中的开口139的剖面图。使用图案化第二硬掩模层132作为掩模，蚀刻牺牲层130的层130a、130b及130c的堆叠物，以形成图案化牺牲区域135及在牺牲层130中的开口139。每个开口139具有侧壁139a及底表面139b。
接着，在工艺440中，如图5F所示，方法400包括沉积第一保护介电层及低k介电层在图5E中的开口139中及牺牲区域135之上。如图5F所示，沉积第一保护介电层141，然后沉积低k介电材料144在第一保护介电层141上。
在一些实施例中，第一保护介电层141包括氮化硼(BN)材料，诸如非晶氮化硼(a-BN)、六方晶氮化硼(h-BN)等。这些BN材料除了具有低介电常数之外，还具有作为扩散阻挡层的特性。基于击穿(breakdown)、寿命(lifetime)及材料分析，已显示BN材料是防止(against)Cu扩散的有效阻挡材料。
在一些实施例中，BN膜通过具有DED(沉积-蚀刻-沉积(Deposition-Etching-Deposition)或定向能量沉积(Directed Energy Deposition))的ALD或CVD工艺来沉积。BN前驱物可以是通过NH3、N2、N2H4或N2/H2等离子体处理的B3N3H6或B2H6。
在一些实施例中，低k介电层(也就是说，低k介电材料)144包括通过FCVD沉积的SiCO。SiCO为掺杂CHy的氧化硅SiOx，其中x及y为合适的整数，且低k SiCO材料具有大约为2.8～3.1的介电常数k。在其他实施例中，低k介电层(也就是说，低k介电材料)144可以包括介电常数k小于二氧化硅的介电常数k的低k介电材料，其中二氧化硅的介电常数k大约为3.9，或者包括具有介电常数低于2.5的极低k(ELK)介电材料。在一些实施例中，低k材料包括聚合物类材料，诸如苯并环丁烯(BCB)、或/>或者二氧化硅类(silicondioxide-based)材料，诸如氢倍半硅氧烷(hydrogensilsesquioxane，HSQ)或SiOF。低k介电层(也就是说，低k介电材料)144可为单层结构或多层结构，且可以通过CVD、PECVD、FCVD、旋转涂布或其类似物来形成。
注意的是，用于牺牲区域135的底部的金属材料，例如Ru、Mo或W，具有比Cu低的扩散率。因此，在此描述的工艺期间中，不需要(no need)TaN作为扩散阻挡层。此外，在图5F中，为了说明的目的，在低k介电层(也就是说，低k介电材料)144的外边缘143处显示了第一保护介电层141的一层，以指示形成第一保护介电层141的一层在隔离区域(也就是说，牺牲区域)135或类似的结构的侧壁上。
接着，在工艺450中，方法400包括执行平坦化工艺，以形成第一平坦化结构，所述第一平坦化结构包括通过第一保护层分隔的牺牲区域及低k区域。如图5G所示，对图5F中的结构执行第一平坦化工艺，以形成第一平坦化结构150，且所述第一平坦化结构150包括：
牺牲区域135的底部135a、
第一保护介电层的底部(也就是说，第一保护介电层)141a及
填充开口139的低k介电材料144a。
沉积第一保护介电层的底部(也就是说，第一保护介电层)141a，以衬在(lining)在牺牲区域135的底部135a中的开口的侧壁139a及底表面139b。
在一些实施例中，介电层(也就是说，低k介电材料)144a可以包括介电常数k小于二氧化硅的介电常数k的低k介电材料，其中二氧化硅的介电常数k大约为3.9，或者包括具有介电常数低于2.5的极低k(ELK)介电材料。在一些实施例中，低k材料包括聚合物类材料，诸如苯并环丁烯(BCB)、或/>或者二氧化硅类材料，诸如氢倍半硅氧烷(HSQ)或SiOF。介电层(也就是说，低k介电材料)144a可为单层结构或多层结构。介电层(也就是说，低k介电材料)144a可以通过CVD、PECVD、FCVD、旋转涂布或其类似物来形成
接着，方法400的工艺460包括以第二保护介电层替换低k介电层的顶部，以形成第二平坦化结构，且所述第二平坦化结构包括通过牺牲区域分隔的封闭介电结构。工艺460在图5H、图5I及图5J中显示。
首先，如图5H所示，移除低k介电材料144a的顶部以形成凹部146，保留(leaving)衬在牺牲区域的底部135a中的开口139的侧壁的第一保护介电层141a及低k介电材料144a的剩余部分(也就是说，低k介电材料)144b。在一些实施例中，凹入工艺使用稀释氢氟酸(diluted hydrofluoric acid，dHF)工艺。在一些实施例中，以留下保护衬层(protecticeliner)(也就是说，第一保护介电层)141a的顶部在沟槽的侧壁上的选择性方式，使低k介电材料144a凹入，而使得BN层的顶表面与牺牲区域的顶部共平面。在替代工艺中，凹入工艺可以移除低k介电层(也就是说，低k介电材料)144a及第一保护介电层141的两者的顶部，使得LK(低k介电层)及BN的两者的顶表面低于牺牲区域的顶部。如下所述，确定凹部146的深度，以容置(accommodate)在低k介电材料的剩余部分(也就是说，低k介电材料)144b的顶部之上形成的第二保护介电层。
接着，如图5I所示，沉积第二保护介电层142在低k介电材料的剩余部分(也就是说，低k介电材料)144b及牺牲区域(的底部)135a上。在一些实施例中，用于第二保护介电层142的材料与用于第一保护介电层141的材料相同并且可以使用类似的沉积工艺。在一些实施例中，第二保护介电层142包括氮化硼(BN)材料，诸如非晶氮化硼(a-BN)、六方晶氮化硼(h-BN)等。在一些实施例中，BN膜通过具有DED(沉积-蚀刻-沉积或定向能量沉积)的ALD或CVD工艺来沉积。BN前驱物可以是通过NH3、N2、N2H4或N2/H2等离子体处理的B3N3H6或B2H6。
接着，如图5J所示，执行第二平坦化工艺，以形成第二平坦化结构160，所述第二平坦化结构160包括牺牲层的剩余部分(也就是说，底部)135a及封闭保护介电结构161，所述封闭保护介电结构161通过在所有的侧面(on allsides)上受到(by)保护介电外壳(protective dielectric enclosure)包围的(enclosed)低k介电材料144b形成。如上所述，保护介电外壳163由第一保护介电层141及第二保护介电层142的一部分形成。在一些实施例中，通过CMP执行第二平坦化工艺，以研磨掉(polish off)多余的第二保护介电层142，因此其顶表面与牺牲区域(的底部)135a共平面，从而产生具有通过封闭保护介电结构161分隔的牺牲区域(的底部)135a的装置结构。
在工艺470中，方法400包括以目标金属互连材料替换牺牲层的剩余部分，以形成第三平坦化结构，所述第三平坦化结构包括设置在介于封闭保护介电结构之间的目标金属互连材料。工艺470在图5K及图5L中显示。
如图5K所示，从在图5J中的结构开始，移除牺牲层的剩余部分(也就是说，底部)135a，且留下设置在介于封闭保护介电结构161之间的间隙区域164。图5K显示了图案化介电层167，所述图案化介电层包括通过间隙区域164分隔的多个封闭保护介电结构161。在一些实施例中，通过适合用于牺牲层的材料的蚀刻工艺来执行牺牲层的剩余部分(也就是说，底部)135a的移除，所述牺牲层的材料可以是如上所述的Si、Ru、W或Mo等。
接着，如图5L所示，沉积目标金属互连材料165在设置在介于封闭保护介电结构161之间的间隙区域164中。在此范例中，目标金属互连材料165包括铜(Cu)。在其他范例中，目标金属互连材料165可以是其他合适的导电材料，诸如铝(Al)。可以通过各种溅镀(sputtering)、蒸镀(evaporation)、无电镀(electroless-plating)、电镀(electroplating)及/或其他沉积工艺来形成用于形成目标金属互连材料165的导电材料在间隙区域164中。
随后，执行第三平坦化工艺，以形成第三平坦化结构170，所述第三平坦化结构170包括图案化介电层167，且所述图案化介电层167包括通过间隙区域164分隔的多个封闭保护介电结构161。使用CMP来执行第三平坦化工艺。每个封闭保护介电结构161包括通过保护介电外壳163封闭的低k介电材料144b。图5L中显示具有金属互连材料165的金属互连结构168设置在介于封闭保护介电结构161之间的间隙区域164中。
在本段中总结的关键公开元件(key inventive elements)及益处(benefits)。
在一些实施例中，提供铜互连结构，其中在介于铜线及相邻的低k介电层之间没有阻挡金属层。取而代之的是，形成保护介电层在介于铜线及低k电介质之间。保护介电层是低k电介质，还用作铜的扩散阻挡层。保护介电层不会减少为铜线预留的空间，允许铜线的最大宽度，以获得最低的电阻率及互连线的电阻-电容(RC)延迟。在一些实施例中，铜线通过封闭保护介电结构分开，所述封闭保护介电结构包括在所有侧面上受到保护介电外壳封闭的低k介电材料。保护介电外壳包括一层保护介电层，其是低k电介质及铜扩散阻挡层。在这种结构中，保护低k电介质免受蚀刻损坏，已知蚀刻损坏会在蚀刻工艺之后增加低k介电层的介电常数。
此外，在一些实施例中，提供了一种方法，其中形成牺牲结构作为最终铜互连结构的占位件，且在牺牲结构周围(around)形成低k介电层。随后，以铜互连取代牺牲结构。在此工艺中，低k介电层不受高能等离子体或反应性离子蚀刻工艺的影响，这些工艺会对低k电介质造成损坏。相反地，在常规工艺中，低k电介质受到蚀刻而形成开口，且铜材料沉积在开口中。已知蚀刻工艺会导致低k介电层损坏。此外，方法还提供更高的金属线密度。
在一些实施例中，用于形成半导体装置的方法包括提供具有顶部介电层的基底装置；形成牺牲层在顶部介电层上；以及使牺牲层图案化以形成开口。方法还包括沉积第一保护介电层及低k介电层在开口中；以及执行平坦化，以形成包括通过第一保护层分隔的牺牲区域及低k区域的第一平坦化结构。接着，以第二保护介电层替换低k介电层的顶部，以形成第二平坦化结构，所述第二平坦化结构包括通过牺牲区域分隔的封闭介电结构。方法还包括以目标金属互连材料替换牺牲层的剩余部分，以形成第三平坦化结构，且所述第三平坦化结构包括设置在介于封闭介电结构之间的金属互连材料。
根据一些实施例，半导体装置的形成方法包括提供基底(base)装置结构，所述基底装置结构具有顶部介电层(top dielectric layer)及设置在顶部介电层中的金属接触结构(metal contact structures)；形成牺牲层在顶部介电层上；以及使牺牲层图案化，以在牺牲层中形成图案化牺牲区域(patterned sacrificialregions)及开口(openings)。每一个开口具有侧壁及底表面。半导体装置的形成方法亦包括沉积第一保护介电层在每一个开口的侧壁及底表面上；沉积低介电常数(低k，low dielectric constant，low-k)介电材料在第一保护介电层上；以及执行第一平坦化工艺，以形成第一平坦化结构(planarizedstructure)。第一平坦化结构包括牺牲区域的底部(lower portion)、第一保护介电层的底部，且所述第一保护介电层的底部衬于(lining)牺牲区域的底部中的开口的侧壁及底表面；以及低介电常数介电材料的底部，且所述低介电常数介电材料的底部填充开口。半导体装置的形成方法亦包括以(with)第二保护介电层替换(replacing)低介电常数介电材料的顶部(top portion)，以形成第二平坦化结构，且所述第二平坦化结构包括通过牺牲区域分隔的(separated)封闭保护介电结构(enclosed protective dielectric structures)。封闭保护介电结构通过在所有的侧面上(on all sides)受到保护介电外壳(protectivedielectric enclosure)包围(enclosed)的低介电常数介电材料形成，且保护介电外壳通过第一保护介电层及第二保护介电层的一部分形成。半导体装置的形成方法亦包括以目标(target)金属互连材料替换牺牲区域，以形成第三平坦化结构，且所述第三平坦化结构包括设置在介于封闭保护介电结构之间的目标金属互连材料。
在一些实施例中，目标金属互连材料在没有(without)阻挡金属层的情况下与第一保护介电层及第二保护介电层直接接触。在一些实施例中，目标金属互连材料与一或多个金属接触结构及顶部介电层接触。在一些实施例中，目标金属互连材料包括铜(Cu)，且第一保护介电层及第二保护介电层包括氮化硼(boron nitride，BN)材料。在一些实施例中，氮化硼(BN)材料包括非晶氮化硼(amorphous boron nitride，a-BN)或六方晶氮化硼(hexagonal boronnitride，h-BN)。在一些实施例中，以第二保护介电层替换低介电常数介电材料的顶部包括移除低介电常数介电材料的顶部，以形成凹部(recess)，且保留衬在牺牲层的底部中的开口的侧壁的第一保护介电层及低介电常数介电材料的剩余部分(remaining portions)；沉积第二保护介电层在开口中的低介电常数介电材料的剩余部分上；以及执行第二平坦化工艺，以形成第二平坦化结构，且所述第二平坦化结构包括封闭保护介电结构及牺牲区域(或者，牺牲层的剩余区域)，且封闭保护介电结构通过在所有的侧面上都受到第一保护介电层及第二保护介电层包围的低介电常数介电材料形成。在一些实施例中，以目标金属互连材料替换牺牲区域(或者，牺牲层的剩余区域)包括：移除牺牲区域(或者，牺牲层的剩余区域)，且保留设置在介于封闭保护介电结构之间的间隙区域(gapregions)；沉积目标金属互连材料在间隙区域；以及执行第三平坦化工艺，以形成第三平坦化结构，且所述第三平坦化结构包括金属互连结构，且所述金属互连结构具有设置在介于封闭保护介电结构之间的间隙区域中的目标金属互连材料。在一些实施例中，牺牲层包括硅(Si)、钌(Ru)或钨(W)的底层(bottom layer)、位于底层上的氮化钛(TiN)层及位于氮化钛层上的四乙氧基硅烷(tetraethyl orthosilicate，TEOS)层。在一些实施例中，在牺牲层中形成开口包括使用图案化硅层作为硬掩模来蚀刻牺牲层。在一些实施例中，基底装置结构包括鳍式场效晶体管(fin-type field effect transistor，FinFET)，其中顶部介电层是设置在鳍式场效晶体管上方的层间介电层(interlayer dielectric layer)。
根据一些实施例，半导体装置包括基底半导体结构，且所述基底半导体结构具有顶部介电层及设置在顶部介电层中的一或多个金属接触结构。半导体装置亦包括位于顶部介电层上的图案化介电层。图案化介电层包括通过间隙区域分隔的封闭保护介电结构。每一个封闭保护介电结构包括在所有的侧面上受到保护介电外壳包围的低介电常数介电材料。半导体装置亦包括金属互连结构，所述金属互连结构具有设置在图案化介电层中的间隙区域中的金属互连材料，且金属互连结构与封闭保护介电结构接触。
在一些实施例中，金属互连结构在没有阻挡金属层的情况下与保护介电外壳直接接触。在一些实施例中，金属互连结构包括铜(Cu)，且保护介电外壳包括氮化硼(boronnitride，BN)材料。在一些实施例中，金属互连结构与在基底半导体结构中的顶部介电层及该一或多个金属接触结构直接接触。在一些实施例中，金属互连结构的顶表面实质上(substantially)与图案化介电层的顶表面共平面(coplanar)。
根据一些实施例，鳍式场效晶体管(fin-type field effect transistor，FinFET)装置包括具有鳍片结构的基板；跨越鳍片结构的栅极结构；以及位于鳍片结构中及/或鳍片结构上，且位于栅极结构的一侧的源极/漏极(source/drain，S/D)区域。鳍式场效晶体管装置亦包括设置于基板上的顶部介电层；设置在顶部介电层中，且与栅极结构及源极/漏极(S/D)区域接触的金属接触结构；以及位在顶部介电层上的图案化介电层。图案化介电层包括通过间隙区域分隔的多个封闭保护介电结构。每一个封闭保护介电结构包括在所有的侧面上受到保护介电外壳包围的低介电常数介电材料。鳍式场效晶体管装置亦包括金属互连结构，所述金属互连结构具有设置在图案化介电层中的间隙区域中的金属互连材料，且金属互连结构与多个封闭保护介电结构接触。
在一些实施例中，金属互连结构在没有阻挡金属层的情况下与保护介电外壳直接接触。在一些实施例中，金属互连结构包括铜(Cu)，且保护介电外壳包括氮化硼(boronnitride，BN)材料。在一些实施例中，金属互连结构与顶部介电层及金属接触结构直接接触。
前述公开内容概述了多个实施例的部件，使所属技术领域中技术人员可以更佳地了解本实用新型的方式。所属技术领域中技术人员将理解的是，他们可轻易地以本实用新型为基础来设计或修饰其他工艺及结构，并以此达到与在本文中介绍的实施例相同的目的及/或达到相同的优点。所属技术领域中技术人员将亦应理解的是，这些等效的构型并未脱离本实用新型的精神与范畴，且在不脱离本实用新型的精神与范畴的情况下，可对本实用新型进行各种改变、取代或替代。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一基底半导体结构，具有一顶部介电层及设置在该顶部介电层中的一或多个金属接触结构；
一图案化介电层，位于该顶部介电层上，且该图案化介电层包括通过一间隙区域分隔的多个封闭保护介电结构，该多个封闭保护介电结构中的每一个封闭保护介电结构包括在所有的侧面上受到一保护介电外壳包围的一低介电常数介电材料；以及
一金属互连结构，具有设置在该图案化介电层中的该间隙区域中的一金属互连材料，且与该多个封闭保护介电结构接触。
2.如权利要求1所述的半导体装置，其特征在于，该金属互连结构在没有一阻挡金属层的情况下与该保护介电外壳直接接触。
3.如权利要求1所述的半导体装置，其特征在于，该保护介电外壳包括：
一第一保护介电层，设置于该顶部介电层上及该金属互连结构的侧壁上；以及
一第二保护介电层，设置于该第一保护介电层上。
4.如权利要求1所述的半导体装置，其特征在于，该金属互连结构与在该基底半导体结构中的该顶部介电层及该一或多个金属接触结构直接接触。
5.如权利要求1所述的半导体装置，其特征在于，该金属互连结构的一顶表面实质上与该图案化介电层的一顶表面共平面。
6.一种晶体管装置，其特征在于，包括：
一基板，具有一鳍片结构；
一栅极结构，跨越该鳍片结构；
一源极/漏极区域，位于该鳍片结构中及/或该鳍片结构上，且位于该栅极结构的一侧；
一顶部介电层，设置于该基板上；
一金属接触结构，设置在该顶部介电层中，且与该栅极结构及该源极/漏极区域接触；
一图案化介电层，位在该顶部介电层上，且该图案化介电层包括通过一间隙区域分隔的多个封闭保护介电结构，该多个封闭保护介电结构中的每一个封闭保护介电结构包括在所有的侧面上受到一保护介电外壳包围的一低介电常数介电材料；以及
一金属互连结构，具有设置在该图案化介电层中的该间隙区域中的一金属互连材料，且与该多个封闭保护介电结构接触。
7.如权利要求6所述的晶体管装置，其特征在于，该金属互连结构在没有一阻挡金属层的情况下与该保护介电外壳直接接触。
8.如权利要求6所述的晶体管装置，其特征在于，该保护介电外壳包括：
一第一保护介电层，设置于该顶部介电层上及该金属互连结构的侧壁上；以及
一第二保护介电层，设置于该第一保护介电层上。
9.如权利要求8所述的晶体管装置，其特征在于，该第一保护介电层的顶表面高于该低介电常数介电材料的顶表面。
10.如权利要求6所述的晶体管装置，其特征在于，该金属互连结构与该顶部介电层及该金属接触结构直接接触。
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