DE10324448B3 - Verfahren zur Herstellung einer Halbleiter-Gate-Struktur - Google Patents

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Abstract

Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Halbleiter-Gate-Struktur mit den Schritten bereit: Abscheiden zumindest einer Opfer-Schicht (12, 13) auf einem Halbleitersubstrat (10); Strukturieren der zumindest einen Opfer-Schicht (12, 13) unter Bildung zumindest einer Ausnehmung (14) in der zumindest einen Opfer-Schicht (12, 13) zum Freilegen des Halbleitersubstrats (10); Bilden eines Seitenwandspacers (18, 19) über den Seitenwänden der zumindest einen Opfer-Schicht (12, 13) in der zumindest einen Ausnehmung (14); Bilden eines Gate-Dielektrikums (17) auf dem Halbleitersubstrat (10) in der Ausnehmung (14); Vorsehen einer Gate-Elektrode (20) in der zumindest einen Ausnehmung (14) in der zumindest einen Opfer-Schicht (12, 13) und Entfernen der zumindest einen Opfer-Schicht (12, 13) zum Freilegen der von dem Seitenwandspacer (18, 19) umgebenen Gate-Elektrode. Die vorliegende Erfindung stellt ebenfalls eine Halbleitervorrichtung bereit.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiter-Gate-Struktur, insbesondere einer MOS-Gate-Struktur.
  • Aus der US 5,434,093 B1 ist ein Verfahren zur Herstellung einer Halbleiter-Gate-Struktur bekannt, bei dem zunächst eine Opfer-Schicht aus Siliziumnitrid auf einem Halbleitersubstrat abgeschieden wird und unter Ausbildung einer Ausnehmung zum Freilegen des Halbleitersubstrats strukturiert wird. Anschließend erfolgt das Bilden eines Seitenwandspacers über den Seitenwänden der Opfer-Schicht in der Ausnehmung und das Bilden eines Gate-Dielektrikums auf dem Halbleitersubstrat in der Ausnehmung. Schließlich wird eine Gate-Elektrode in der Ausnehmung vorgesehen und dann die Opfer-Schicht zum Freilegen der von dem Seitenwandspacer umgebenen Gate-Elektrode entfernt.
  • Die US 2002/0028555 A1 offenbart eine von einem Seitenwandspacer eingekapselte Gate-Elektrode, die sich in Richtung eines entsprechenden Gate-Dielektrikums verjüngt.
  • MOS-Schaltungen von Feldeffekttransistoren weisen derzeit in der Regel Poly-Silizium-Gates oder Gate-Strukturen auf, welche aus mehreren übereinander angeordneten Schichten, wie beispielsweise Poly-Silizium/Wolfram-Silizid oder Poly-Silizium/Wolfram-Nitrid/Wolfram aufgebaut werden. Derartige Gates mit einer Poly-Silizium-Schicht an der Grenzfläche zum Gate-Oxid weisen jedoch etliche Nachteile auf, z.B. einen hohen Gate-Bahnwiderstand, eine Dotierstoffabreicherung im Polysilizium an der Grenzfläche zum Gate-Oxid, eine das Gate-Oxid durchdringende, erhöhte Dotierstoff-Konzentration im Kanal und einen ungünstigen Wert bezüglich der Austrittsarbeit. Um sowohl für den n- als auch den p-Kanaltransistor gleichzeitig eine hohe Leistungsfähigkeit zu erreichen, ist es erforderlich, das Poly-Silizium unterschiedlich für den n- und p-Kanaltransistor zu dotieren (Dual Work Function).
  • Setzt man im Gegensatz dazu unter Umgehung der obigen Nachteile ein Metall als Gate-Elektrode ein, tritt das Problem auf, daß eine Strukturierung der dann metallischen Gate-Elektrode selektiv zum Gate-Oxid und eine Reoxidation des Gates, d.h. eine Einkapselung des Gates, mit einem thermischen Oxid, wie bei einer obigen Prozessierung eines Poly-Silizium-Gates, nicht möglich ist. Darüber hinaus ist bei der Ätzung von Metallen die Selektivität zum Oxid wesentlich schlechter als bei einem Poly-Gate, d.h. man kann nach einer Strukturierung einer Metallschicht nicht innerhalb der darunter liegenden Oxidschicht den Ätzvorgang stoppen, sondern ein Anätzen des Substrats in der Überätzphase ist nicht vermeidbar. Dies kann zu einem Ausfall des Bauelements führen.
  • Außerdem weisen übliche Poly-Silizium-Gates und Gates mit mehreren Schichten hohe Gatedicken auf, um den Schichtwiderstand ausreichend niedrig zu halten. Bei fortschreitender Verkleinerung der Strukturgrößen ist es jedoch erforderlich, auch die Gate-Stapelhöhe zu reduzieren, um ausreichend große Prozeßfenster für weitere Prozeßschritte, wie beispielsweise eine Schrägimplantation, bereitstellen zu können. Problematisch ist außerdem die Herstellung von Gates mit unterschiedlichen Austrittsarbeiten (Dual Work Function Gates) bei Schaltungen mit hoher Performance-Anforderung, welches eine hohe Prozeßkomplexität mit sich bringt.
    •
  • Es ist deshalb Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleiter-Gate-Struktur bereitzustellen, wodurch mindestens einer der oben genannten Nachteile beseitigt wird.
  • Erfindungsgemäß wird diese Aufgabe durch das Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1 gelöst.
  • Die der vorliegenden Erfindung zugrunde liegende Idee besteht im wesentlichen darin, eine Negativ-Opfer-Gate-Struktur zu erzeugen, in welcher Gate-Bereiche freigeätzt werden, nachfolgend ein Gate-Oxid und ein Seitenwandoxid zu erzeugen, und daraufhin die strukturierten Gräben mit einer Gate-Elektrode, beispielsweise aus Metall, aufzufüllen und dann die Negativ-Opfer-Gate-Struktur zu entfernen.
  • In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, daß ein Verfahren zur Herstellung einer Halbleiter-Gate-Struktur nach dem Anspruch 1 bereitgestellt wird.
  • Durch den Einsatz einer erfindungsgemäßen Negativ-Opfer-Gate-Struktur und der oben genannten Erzeugung eines Seitenwandoxids wird eine Dotierstoff-Anreicherung im Gate-Gebiet vermieden, woraus ein verbessertes Kurzkanalverhalten gegenüber Gate-Elektroden, welche auf bekannte Art hergestellt werden, erzielt wird.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Ausgestaltungen des Erfindungsgegenstandes.
  • Erfindungsgemäß wird eine Mehrzahl von Opfer-Schichten auf dem Halbleitersubstrat abgeschieden, welche zumindest eine Opfer-Oxidschicht, eine Poly-Silizium-Schicht und eine Silizium-Nitrid-Schicht aufweist.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird über die Dotierstoff-Konzentration der Poly-Silizium-Schicht eine vorbestimmte Dicke des Seitenwandoxids eingestellt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird nach dem Strukturieren der Opfer-Schichten in der gebildeten Ausnehmung ein Implantationsschritt durchgeführt.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden das Seitenwandoxid und der Seitenwandspacer durch Aufbringen eines Seitenwandoxid-Spacers aus CVD-Oxid vor der Bildung des Gate-Dielektrikums erzeugt, wobei ein Gate-Dielektrikum aus Siliziumoxid und das Seitenwandoxid unterhalb des Seitenwandspacers gleichzeitig thermisch gebildet werden.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Gate-Elektrode durch eine Metallisierung gebildet, welche, vorzugsweise mittels einer CMP-Planarisierung, planarisiert wird und vorzugsweise TiN und/oder W aufweist.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden die mittlere und obere Opfer-Schicht selektiv zur Gate-Elektrode und zum darunter liegenden Gate-Dielektrikum, vorzugsweise in einem anisotropen Plasma-Ätzschritt, entfernt.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
    •
  • Es zeigen:
  • 1 bis 5 schematische Querschnittsansichten aufeinanderfolgender Zwischenstufen im Herstellungsprozeß einer Halbleitereinrichtung zur Erläuterung einer ersten Ausführungsform der vorliegenden Erfindung; und
  • 6 bis 10 schematische Querschnittsansichten aufeinanderfolgender Zwischenstufen im Herstellungsprozeß einer Halbleitereinrichtung auf dem Weg zur vorliegenden Erfindung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • In 1 ist ein Halbleitersubstrat 10, vorzugsweise ein Silizium-Einkristall, dargestellt, auf welchem ein Opfer-Dielektrikum 11, vorzugsweise ein Oxid, aufgebracht ist. Über dem Opfer-Oxid 11 ist ein Poly-Silizium 12 und darüber eine Silizium-Nitrid-Schicht 13 Si3N4 abgeschieden. Diese Opfer-Schicht-Folge 11, 12, 13 auf dem Halbleitersubstrat 10 wird nach der Entfernung eines Streuoxids (nicht dargestellt) abgeschieden.
  • 2 zeigt die Anordnung gemäß 1 nach einer Strukturierung der Opfer-Schicht-Folge 11, 12, 13. Dabei wird beispielsweise durch einen anisotropen Plasma-Ätzschritt eine Ausnehmung 14 in der Silizium-Nitrid-Schicht 13 und in der Poly-Silizium-Schicht 12 zum Freilegen der Opfer-Oxid-Schicht vorgesehen. Vorzugsweise erfolgt daraufhin eine Dotierstoff-Implantation 15, um eine vorbestimmte Dotierstoff-Konzentration in einem vorbestimmten Bereich 16 im Halbleitersubstrat 10 vorzusehen. Darauf folgt die Entfernung des Opfer-Oxids 11 im Bereich der Ausnehmung 14 (nicht dargestellt).
  • In 3 ist die Struktur gemäß 2 nach dem Bilden eines Gate-Dielektrikums 17, vorzugsweise ein Oxid, im Bereich der Ausnehmung 14 auf dem dotierten Halbleitersubstrat 10, 16 dargestellt. Bei dieser vorzugsweise thermisch angeregten Oxidation erfolgt ebenfalls eine Oxidation der Seitenwand 18 der Opfer-Poly-Silizium-Schicht 12. Über die Dotierung der Opfer-Poly-Silizium-Schicht 12 kann die Dicke des Seitenwandoxids 18 eingestellt werden. Gemäß 3 wird über dem Seitenwandoxid 18 ein Seitenwandoxid-Spacer 19 vorgesehen, welcher sich von der Oberkante der Silizium-Nitrid-Opfer-Schicht 13 bis zum Gate-Dielektrikum 17 erstreckt und somit das Seitenwandoxid 18 vollständig überdeckt, welches sich von der Oberkante der Opfer-Poly-Silizium-Schicht 12 bis zum Gate-Dielektrikum 17 erstreckt.
  • Dieser Seitenwandoxid-Spacer 19 wird vorzugsweise vor der Generierung des Gate-Dielektrikums 17 in Form eines Spacers aus einem CVD-Oxid erzeugt. Durch die danach folgende Gate-Oxidation zur Generierung des Gate-Dielektrikums 17 wird unterhalb dieses CVD-Oxids 19 zusätzlich ein thermisches Oxid 18 erzeugt, da ein CVD-Oxid 19 die Diffusion von Sauerstoff nur wenig einschränkt. Dieses Oxid 18, beispielsweise ein thermisches Oxid oder eine Mehrfachschicht aus einem thermischen und einem CVD-Oxid 18, 19, dient nach der Abscheidung des Gate-Dielektrikums 17 als Seitenwandoxid 18, 19.
  • Gemäß 4 ist zusätzlich zur Struktur nach 3 eine Gate-Elektrode 20, vorzugsweise eine Metallisierung, in die Ausnehmung 14 gemäß 3 eingebracht. Das Gate-Material 20 besteht beispielsweise aus TiN und/oder W, wobei durch eine geeignete Material-, d.h. Metallmischung, die Austrittsarbeit für das Gate eingestellt werden kann. Falls erforderlich wird daraufhin vorzugsweise ein CMP-Planarisierungsschritt durchgeführt. Die nach den Seitenwandspacern 18, 19 eingebrachte Gateelektrode 20 ist auf Grund der konvexen Form der Seitenwandspacer 18, 19 in Richtung von der Oberfläche der Struktur zum Halbleitersubstrat hin verjüngt.
  • 5 zeigt die Struktur gemäß 4 nach dem Entfernen der Opfer-Silizium-Nitrid-Schicht 13 und der Opfer-Poly-Silizium-Schicht 12. Diese Negativ-Opfer-Gate-Struktur 12, 13 wird selektiv zur Gate-Elektrode 20 und zum darunter liegenden Oxid 17, 11 entfernt.
  • In 6 ist ein Halbleitersubstrat 10, vorzugsweise ein Silizium-Einkristall, dargestellt, auf welchem eine Opfer-Schicht 13, z.B. eine Silizium-Nitrid-Schicht Si3N4, abgeschieden. Diese Opfer-Schicht 13 auf dem Halbleitersubstrat 10 wird nach der Entfernung eines Streuoxids (nicht dargestellt) abgeschieden.
  • 7 zeigt die Anordnung gemäß 6 nach einer Strukturierung der Opfer-Schicht 13. Dabei wird beispielsweise durch einen anisotropen Plasma-Ätzschritt eine Ausnehmung 14 in der Opfer-Schicht 13 vorgesehen, welche das Halbleitersubstrat 10 freilegt. Vorzugsweise erfolgt daraufhin eine Dotierstoff-Implantation 15, um eine vorbestimmte Dotierstoff- Konzentration in einem vorbestimmten Bereich 16 im Halbleitersubstrat 10 vorzusehen.
  • In 8 ist die Struktur gemäß 7 nach dem Aufwachsen eines Gate-Dielektrikums 17, vorzugsweise ein Oxid, im Bereich der Ausnehmung 14 auf dem dotierten Halbleitersubstrat 10, 16 dargestellt. Bei dieser vorzugsweise thermisch angeregten Oxidation erfolgt vorzugsweise ebenfalls eine Oxidation der Seitenwand 19 der Opfer-Poly-Silizium-Schicht 12. Gemäß 8 wird Seitenwandoxid-Spacer 19 vorgesehen, wel cher sich von der Oberkante der Opfer-Schicht 13 bis zum Gate-Dielektrikum 17 erstreckt. Dieser Seitenwandoxid-Spacer 19 wird vorzugsweise vor der Generierung des Gate- Dielektrikums 17 in Form eines Spacers aus einem CVD-Oxid (chemical vapour deposition) erzeugt.
  • Gemäß 9 ist zusätzlich zur Struktur nach 8 eine Gate-Elektrode 20, vorzugsweise eine Metallisierung, in die Ausnehmung 14 nach 8 eingebracht. Das Gate-Material 20 besteht beispielsweise aus TiN und/oder W, wobei durch eine geeignete Material-, d.h. Metallmischung, die Austrittsarbeit für das Gate eingestellt werden kann. Falls erforderlich wird daraufhin vorzugsweise ein CMP-Planarisierungsschritt durchgeführt. Die nach dem Seitenwandspacer 19 eingebrachte Gateelektrode 20 ist auf Grund der konvexen Form des Seitenwandspacers 19 von der Opferschicht 13 her betrachtet in Richtung von der Oberfläche der Struktur zum Halbleitersubstrat 10 hin verjüngt.
  • 10 zeigt die Struktur gemäß 9 nach dem Entfernen der Opfer-Schicht 13. Diese Negativ-Opfer-Gate-Struktur 13 wird selektiv zur Gate-Elektrode 20 und zum darunter liegenden Dielektrikum 17 entfernt.
  • Daran schließen sich jeweils weitere Standard-Prozeßschritte; wie eine Implantation von Source/Drain-Extention plus Halo, eine Spacer-Erzeugung, ein Source/Drain-Implantationsschritt und eine Verdrahtung der Gate-Elektrode 20 im Herstellungsprozess an.
  • Verwendet man als Gate-Elektrode 20 ein Metall, so wird dies derart gewählt, daß es eine optimierte Austrittsarbeit für einen n- und einen p-Kanaltransistor aufweist und eine für nachfolgende Temperaturschritte (Gate-/Seitenwandoxidation) ausreichende Temperaturbeständigkeit aufweist. Außerdem kann durch Verwendung eines Metalls als Gate-Elektrode 20 eine Dotierstoffabreicherung im Gate(Poly-Depletion) vermieden werden. Zusätzlich wird ein niedriger Schichtwiderstand durch Verwenden eines Metalls als Gate-Elektrode 20 erzielt.
  • Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar. So sind neben der Erzeugung der Gate-Einkapselung 18, 19 mit einem thermischen Oxid vor der Abscheidung des eigentlichen Gates 20 auch Strukturen mit nicht-thermisch aktivierten dielektrischen Schichten wie z.B. Al2O3 vorstellbar. Darüber hinaus sind die angegebenen Materialien, beispielsweise für die Gate-Elektrode, beispielhaft zu sehen.
    • 10
    Halbleitersubstrat, vorzugsweise Si-Einkristall
    11
    Opfer-Oxid
    12
    Opfer-Poly-Silizium
    13
    Opfer-Silizium-Nitrid
    14
    Ausnehmung
    15
    Dotierstoff-Implantation
    16
    dotiertes Halbleitersubstrat
    17
    Gate-Dielektrikum, z.B. Gate-Oxid
    18
    Seitenwandoxid
    19
    Seitenwandoxid-Spacer
    20
    Gate-Elektrode, vorzugsweise Metallisierung

Claims (6)

  1. Verfahren zur Herstellung einer Halbleiter-Gate-Struktur mit den Schritten: Abscheiden einer Mehrzahl von Opfer-Schichten (11, 12, 13) auf dem Halbleitersubstrat (10), welche zumindest eine untere Opfer-Oxidschicht (11), eine mittlere Poly-Silizium-Schicht (12) und eine obere Silizium-Nitrid-Schicht (13) aufweist; Strukturieren der Mehrzahl von Opfer-Schichten (11, 12, 13) unter Bildung einer Ausnehmung (14) zum Freilegen des Halbleitersubstrats (10); Bilden eines Seitenwandspacers (19) über den Seitenwänden der Opfer-Schichten (11, 12, 13) in der Ausnehmung (14); Bilden eines Gate-Dielektrikums (17) auf dem Halbleitersubstrat (10) in der Ausnehmung (14); Thermisches Bilden eines Seitenwandoxids (18) an der Poly-Silizium-Schicht (12) in der Ausnehmung (14); Vorsehen einer Gate-Elektrode (20) in der Ausnehmung (14); und Entfernen der oberen und mittleren Opfer-Schichten (12, 13) zum Freilegen der von dem Seitenwandspacer (19) und dem Seitenwandoxid (18) umgebenen Gate-Elektrode.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß über die Dotierstoff-Konzentration der Poly-Silizium-Schicht (12) eine vorbestimmte Dicke des Seitenwandoxids (18) eingestellt wird.
  3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß nach dem Strukturieren der Mehrzahl der Opfer-Schichten (11, 12, 13) in der Ausnehmung (14) ein Implantationsschritt zum Dotieren des Halbleitersubstrats (10) durchgeführt wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Seitenwandoxid (18) und der Seitenwandspacer (19) durch Aufbringen eines Seitenwandspacers (19) aus CVD-Oxid vor dem Bilden des Gate-Dielektrikums (17) erzeugt werden, und anschließend ein Gate-Dielektrikum (17) aus Siliziumoxid und das Seitenwandoxid (18) unterhalb des Seitenwandspacers (19) gleichzeitig thermisch gebildet werden.
  5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Gate-Elektrode (20) eine Metallisierung aufweist, welche, vorzugsweise mittels einer CMP-Planarisierung, planarisiert wird und vorzugsweise TiN und/oder W aufweist.
  6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die mittlere und obere Opfer-Schicht (12, 13) selektiv zur Gate-Elektrode (20) und zum darunter liegenden Gate-Oxid (17), vorzugsweise in einem anisotropen Plasma-Ätzschritt, entfernt werden.
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