KR20080047660A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 6
- 238000001020 plasma etching Methods 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000005368 silicate glass Substances 0.000 claims description 5
- 150000004760 silicates Chemical class 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 55
- 239000010410 layer Substances 0.000 description 36
- 239000000463 material Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 소정의 하부 구조물이 형성된 기판상에 제 1 식각 정지막, 제 1 절연막 및 제 2 식각 정지막을 순차적으로 형성하는 단계와, 상기 제 2 식각 정지막과 상기 제 1 절연막에 대해 소정의 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제 1 식각 정지막이 노출될때까지 제 1 식각 공정을 수행하여 다수의 제 1 절연막 패턴을 형성하는 단계와, 상기 다수의 제 1 절연막 패턴 사이를 매립하도록 제 2 절연막을 형성하는 단계와, 상기 다수의 제 1 절연막 패턴에 대해 제 2 식각 공정을 수행하여 다마신 형태의 비아(via)를 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
저유전 절연막, 비아(Via)
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 제 1 식각 정지막
120 : 제 1 절연막
130 : 제 2 식각 정지막
140 : 제 2 절연막
150 : 비아
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 저유전율을 갖는 절연막에 대해 금속 배선 공정과정에서 발생하는 데미지(damage)를 해소할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 점차적으로 고집적화, 고속화됨에 따라 이에 따른 빠른 전기 적 신호에 의해 전도체 사이를 절연시켜 주어야하는 절연막이 전기적 신호 사이를 간섭시키거나, 심한 경우 턴온(turn on)시켜 절연 효과를 얻지 못하게 된다. 이 절연막은 일반적으로 사용하는 충전기에서 직류전압인 경우에는 양 극단 사이에 양의 전하 또는 음의 전하를 충전시키는 역할을 한다. 그러나, 교류전압이 인가되는 경우에는 양 극단 사이로 전류가 유출된다. 이러한 전류 유출 문제를 해결하기 위해서 저유전 상수(Low-K)를 갖는 박막을 절연막으로 사용하고자 하는 연구가 진행되고 있다.
현재 일반적으로 사용되고 있는 여러 가지 절연막의 유전상수는 보통 3.5 내지 4.5이고, 유전상수가 2.7 이하인 절연막을 저유전 절연막이라고 칭한다. 이러한 저유전 절연막은 일반적으로 화학기상증착법을 통해 낮은 온도에서 박막 성장에 필요한 물질을 표면에 접착 예컨데, 듬성듬성 성기게 접착시킨 후 열처리를 통해 안정화시킴으로써 얻어진다. 이러한 과정은 2.7 정도의 유전상수를 갖는 박막을 얻을 수는 있으나, 활성 에너지 없이 흡착되기 때문에 갭 매립 특성이 전혀 없이 단순히 박막을 올리는 경우에만 활용될 수 있다. 즉, 이러한 절연막은 다마신 공정용 박막을 형성하는 경우밖에 사용할 수 없다.
따라서, 전술한 바와 같은 저 유전 상수를 갖는 절연막은 다공성의 특성으로 인해 수분흡착 특성이 강해서 흡착된 수분으로 인한 금속 배선 부식(corrosion), 저유전 절연막의 유전 상수의 상승 등으로 인하여 신뢰성이 저하된다.
또한, 저유전 절연막이 가지는 구조적인 단점에 기인하여 반응 이온 식각(Reactive Ion etch, RIE) 등의 식각 공정 후의 프로파일(profile) 불량, 에 싱(Ashing) 공정에서 사용하는 산소 플라즈마 가스로 인한 저유전 절연막내의 카본(carbon) 부재 등으로 인한 보잉(bowing) 현상을 포함하는 여러 가지 데미지(damage)가 발생한다.
전술한 문제를 해결하기 위해 본 발명은, 저유전율을 갖는 절연막에 대해 금속 배선 공정과정에서 발생하는 데미지(damage)를 해소할 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은, 다층의 금속 배선 사이에 형성되는 층간 절연막에 대해 비아가 형성되지 않는 영역에 국부적으로 저유전율의 절연막이 구비됨에 따라 정상적인 비아의 프로파일을 가지는 반도체 소자를 제공하는데 있다.
전술한 목적을 달성하기 위해 본 발명은, 소정의 하부 구조물이 형성된 기판상에 제 1 식각 정지막, 제 1 절연막 및 제 2 식각 정지막을 순차적으로 형성하는 단계와, 상기 제 2 식각 정지막과 상기 제 1 절연막에 대해 소정의 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제 1 식각 정지막이 노출될때까지 제 1 식각 공정을 수행하여 다수의 제 1 절연막 패턴을 형성하는 단계와, 상기 다수의 제 1 절연막 패턴 사이를 매립하도록 제 2 절연막을 형성하는 단계와, 상기 다수의 제 1 절연막 패턴에 대해 제 2 식각 공정을 수행하여 다마신 형태의 비아(via)를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명에서, 상기 제 2 절연막을 형성하는 단계 이후에, 상기 제 1 절연막 패턴 및 상기 제 1 절연막 패턴 사이를 채우는 제 2 절연막이 형성된 상기 기판 전면에 대해 상기 제 2 식각 저지막이 노출될때까지 CMP(Chamical Micanical Polishing)를 수행하는 단계를 더 포함한다.
본 발명에서, 상기 제 1 식각 정지막 및 상기 제 2 식각 정지막은 질화막(Nitride film)으로 형성한다.
본 발명에서, 상기 제 1 절연막은 하드(hard)성의 FSG(Fluorinated Silicate Glass)를 포함한 절연막으로 형성하고, 상기 제 2 절연막은 저유전(low-k) 상수를 갖는 SiOC계의 절연막으로 형성한다.
본 발명에서, 상기 제 2 절연막은 SOP(Spin On Polimer) 방식으로 코팅(coating)하면서 상기 다수의 제 1 절연막 패턴 사이를 매립하도록 형성한다.
본 발명에서, 상기 제 1 식각 공정 및 상기 제 2 식각 공정은 반응 이온 식각(Reactive Ion Etch)을 이용하여 수행한다.
또한 본 발명에 따른 반도체 소자는 소정의 하부 구조물의 기판상에 국부적으로 형성된 다수의 저유전율의 절연막 패턴과, 상기 저유전율의 절연막 패턴 사이에 구비된 다마신 형태의 비아를 포함한다.
본 발명에서, 상기 비아는 이중 다마신 구조이다.
본 발명에서, 상기 비아가 구비된 영역은 하드(hard)성의 FSG(Fluorinated Silicate Glass)의 절연막으로 이루어진다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(미도시)상에 제 1 식각 정지막(110), 제 1 절연막(120) 및 제 2 식각 정지막(130)을 순차적으로 형성한다. 여기서, 제 1 식각 정지막(110)은 비아(Via)를 식각하기 위한 영역을 형성하기 위하여 제 2 식각 정지막(130) 및 제 1 절연막(120)에 대한 패터닝 공정시 사용되고, 질화막(Nitride film)으로 형성될 수 있다.
이어서, 제 1 절연막(120)은 층간 절연막(Inter-Metal Dielectric, IMD)으로 사용되며, 산화막(Oxide film)계열의 물질로 형성된다.
또한, 제 2 식각 정지막(130)은 후속의 제 2 절연막(140) 증착 공정 후 CMP(Chamical Micanical Polishing) 공정을 수행하는 과정에서 사용되며 제 1 식각 정지막(110)과 동일하게 질화막(Nitride film)으로 형성될 수 있다.
다음으로, 도 1b에 도시된 바와 같이, 제 2 식각 정지막(130)과 제 1 절연막(120)에 대해 제 1 식각 정지막(110)이 노출될 때까지 반응 이온 식각(Reactive Ion Etch, RIE) 방법으로 제 1 식각 공정을 수행하여 다수의 제 1 절연막 패턴을 형성한다. 구체적으로, 도시하지는 않았지만, 전술한 바와 같은 제 1 식각 공정을 수행하기 전에 제 2 식각 정지막(130) 상에 포토레지스트를 도포한 후, 패터닝 공정을 수행한다.
이에 따라, 패터닝 공정에 의해 제 2 식각 정지막(130) 상에 소정의 포토레 지스트 패턴을 형성함으로써 이러한 포토레지스트 패턴을 식각 마스크로 사용하여 제 2 식각 정지막(130)과 제 1 절연막(120)에 대해 제 1 식각 정지막(110)이 노출될때까지 제 1 식각 공정을 수행할 수 있다.
또한, 위와 같은 제 1 절연막 패턴은 일반적으로 사용하는 하드(hard)성의 산화막(Oxide film) 계열의 FSG(Fluorinated Silicate Glass)의 물질로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 다수의 제 1 절연막 패턴 사이를 매립하도록 저유전(low-k) 상수를 갖는 제 2 절연막(140)을 형성한다. 즉, 제 2 절연막(140)은 SOP(Spin On Polimer) 방식으로 코팅(coating)하면서 다수의 제 1 절연막 패턴 사이를 매립하도록 형성할 수 있다. 또한, 이러한 제 2 절연막(140)은 다수의 제 1 절연막 패턴 사이 예컨데, 후속의 비아를 형성하지 않는 영역에 대해 국부적으로 SiOC계의 저유전 상수를 갖는 물질로 형성한다.
그 후, 위와 같은 저유전 상수를 갖는 제 2 절연막(140)을 형성한 이후에, 다수의 제 1 절연막 패턴 및 제 1 절연막 패턴 사이를 채우는 제 2 절연막(140)이 형성된 기판 전면에 대해 제 2 식각 저지막(130)이 노출될 때까지 CMP(Chamical Micanical Polishing) 공정을 수행한다.
다음으로, 도 1d에 도시된 바와 같이, 전술한 바와 같이 층간 절연막에 국부적으로 저유전율의 절연막이 형성된 상태에서, 다수의 제 1 절연막 패턴에 대해 비아의 상호 연결(interconnection)을 위한 제 2 식각 공정을 수행하여 다마신 형태의 비아(via)(150)를 형성한다. 이때, 본 발명에서는 이중 다마신 형태의 비아를 형성하는 것이 바람직하다. 그리고, 제 1 절연막 패턴은 저유전 상수를 갖는 다공 성의 절연물질이 아닌 하드성의 산화막 계열의 FSG 물질로 형성되었기 때문에 비아를 형성하기 위하여 수행하는 RIE(Reactive Ion Etch) 방법의 건식 식각 공정 후, 비아의 프로파일(profile)이 불량하게 형성되는 것을 방지할 수 있다.
또한, 저유전 상수를 갖는 절연막에 대해 비아를 형성하는 것이 아니기 때문에, 애싱(ashing) 공정 시 사용하는 산소 플라즈마 가스에 의한 카본(carbon) 부재 때문에 발생하는 보잉(bowing) 현상 등의 데미지(damage)를 크게 줄임으로써 공정의 신뢰성을 향상시킬 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 다층의 배선을 연결하기 위하여 비아가 형성되는 층간 절연막에 대해 국부적으로 저유전 상수를 갖는 절연막을 형성하고, 비아를 형성하기 위한 영역에 대해서는 하드(Hard)성의 FSG 산화막을 형성함으로써 식각 공정시 비아의 프로파일이 불량하게 형성되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 저유전 상수를 갖는 절연막에 대해서는 비아를 형 성하지 않음으로써 애싱(ashing) 공정 시 사용하는 산소 플라즈마 가스에 의한 카본(carbon) 부재 때문에 발생하는 보잉(bowing) 현상 등의 데미지(damage)가 크게 줄어듬에 따라 공정의 신뢰성을 향상시킬 수 있다.
Claims (9)
- 소정의 하부 구조물이 형성된 기판상에 제 1 식각 정지막, 제 1 절연막 및 제 2 식각 정지막을 순차적으로 형성하는 단계와,상기 제 2 식각 정지막과 상기 제 1 절연막에 대해 소정의 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제 1 식각 정지막이 노출될때까지 제 1 식각 공정을 수행하여 다수의 제 1 절연막 패턴을 형성하는 단계와,상기 다수의 제 1 절연막 패턴 사이를 매립하도록 제 2 절연막을 형성하는 단계와,상기 다수의 제 1 절연막 패턴에 대해 제 2 식각 공정을 수행하여 다마신 형태의 비아(via)를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에서,상기 제 2 절연막을 형성하는 단계 이후에, 상기 제 1 절연막 패턴 및 상기 제 1 절연막 패턴 사이를 채우는 제 2 절연막이 형성된 상기 기판 전면에 대해 상기 제 2 식각 저지막이 노출될 때까지 CMP(Chamical Micanical Polishing)를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에서,상기 제 1 식각 정지막 및 상기 제 2 식각 정지막은 질화막(Nitride film)으 로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에서,상기 제 1 절연막은 하드(hard)성의 FSG(Fluorinated Silicate Glass)를 포함한 절연막으로 형성하고, 상기 제 2 절연막은 저유전(low-k) 상수를 갖는 SiOC계의 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에서,상기 제 2 절연막은 SOP(Spin On Polymer) 방식으로 코팅(coating)하면서 상기 다수의 제 1 절연막 패턴 사이를 매립하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에서,상기 제 1 식각 공정 및 상기 제 2 식각 공정은 반응 이온 식각(Reactive Ion Etch)을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 소정의 하부 구조물의 기판상에 국부적으로 형성된 다수의 저유전율의 절연막 패턴과,상기 저유전율의 절연막 패턴 사이에 구비된 다마신 형태의 비아를 포함하는 반도체 소자.
- 제 7 항에서,상기 비아는 이중 다마신 구조인 것을 특징으로 하는 반도체 소자.
- 제 7 항 또는 제 8 항에서,상기 비아가 구비된 영역은 하드(hard)성의 FSG(Fluorinated Silicate Glass)의 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060117379A KR20080047660A (ko) | 2006-11-27 | 2006-11-27 | 반도체 소자 및 그 제조 방법 |
| US11/933,755 US20080122111A1 (en) | 2006-11-27 | 2007-11-01 | Semiconductor device and fabricating method thereof |
| CN2007101948514A CN101197314B (zh) | 2006-11-27 | 2007-11-27 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060117379A KR20080047660A (ko) | 2006-11-27 | 2006-11-27 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080047660A true KR20080047660A (ko) | 2008-05-30 |
Family
ID=39462835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060117379A KR20080047660A (ko) | 2006-11-27 | 2006-11-27 | 반도체 소자 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080122111A1 (ko) |
| KR (1) | KR20080047660A (ko) |
| CN (1) | CN101197314B (ko) |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101197314B (zh) | 2010-06-02 |
| CN101197314A (zh) | 2008-06-11 |
| US20080122111A1 (en) | 2008-05-29 |
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| A201 | Request for examination | ||
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