KR20060038619A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 특성저하를 방지하면서도, 도전패턴 사이에 발생하는 기생 축전용량을 감소시킬수 있는 반도체 소자 및 그의 제조 방법에 관한 것으로, 기판 상에 형성된 이웃하는 복수의 도전패턴; 상기 복수의 도전패턴 사이에서 상기 복수의 도전패턴 보다 낮은 높이로 형성된 유전율이 4 내지 7인 제1절연막; 및 상기 제1절연막 상에 상기 도전패턴과 실질적으로 평탄화되도록 형성된 낮은 유전율을 갖는 제2절연막을 포함한다.
기생 축전용량, 도전패턴, 콘택플러그
Description
도 1a은 종래기술에 따라 제조된 반도체 소자의 평면을 나타낸 도면,
도 1b는 도 1a의 a-a'를 따라 절단한 단면도,
도 1c은 도 1a의 b-b'를 따라 절단한 단면도,
도 2a은 본 발명의 제1실시예에 따라 제조된 반도체 소자의 평면을 나타낸 도면,
도 2b는 도 2a의 c-c'를 따라 절단한 단면도이고, 도 2c은 도 2a의 d-d'를 따라 절단한 단면도,
도 3a 및 3b는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 4a 내지 도 4c는 도 3b의 A-A'선에 따라 절단한 공정단면도,
도 5는 본 발명의 제 2 실시예에 따라 제조된 반도체 소자의 구조를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
30 : 기판 31: 완충 도전층
32 : 주도전층 33: 하드 마스크
34 : 스페이서 절연막 35 : 제1절연막
36 : 콘택플러그 37 : 제2절연막
G3 : 게이트전극 패턴
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 반도체 소자의 특성저하를 방지하면서도, 도전패턴 사이에 발생하는 기생 축전용량을 감소시킬수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
현재 반도체 소자의 제조 공정에서 소자가 미세할수록 금속 배선은 물론 그 아래에 존재하는 콘택플러그 및 게이트와 같은 전도선 간의 기생축전용량이 증가하는 문제가 발생한다.
도 1a은 종래기술에 따라 제조된 반도체 소자의 평면을 나타낸 도면이고, 도 1b는 도 1a의 a-a'를 따라 절단한 단면도이고, 도 1c은 도 1a의 b-b'를 따라 절단한 단면도이다.
도 1a 내지 도 1c을 참조하면, 기판(10) 상에 이웃하는 복수의 도전패턴(G1)이 형성되어 있고, 복수의 도전패턴(G1) 사이에 절연막(11)이 형성되어 있다. 절연 막(11)을 관통하여 복수의 도전패턴(G11) 사이의 상기 기판(10)에 전기적으로 접속되며, 도전패턴(G1)과 실질적으로 평탄화된 콘택플러그(12)가 형성되어 있다.
상기와 같은 종래기술에 의해 제조된 반도체 소자는 절연막으로 후속 금속배선형성을 위한 세정공정과 고온공정을 견딜수 있게 하기 위해서 치밀한 실리콘 산화막 또는 실리콘 질화막을 주로 사용하고 있다.
실리콘 질화막은 후속 세정공정에서의 안정성은 뛰어나지만 유전율이 7정도로 높아 도전패턴과 도전패턴사이의 기생축전용량(cap1) 및 콘택플러그와 콘택플러그 사이의 기생축전용량(cap2)을 증가시키는 단점이 있다. 실리콘 산화막은 유전율이 4정도로 실리콘 질화막 보다 낮지만 금속배선형성 공정에서 사용하는 절연막 보다 유전율이 높아 여전히 기생축전용량이 증가된다.
이러한 단점을 보완하기 위해 저유전율의 절연막을 사용할 수 있으나 저유전율의 절연막은 후속 콘택플러그 형성을 위한 세정 및 고온공정에 의한 손상이 발생하여 소자의 특성을 저하시키는 문제가 발생한다.
본 발명은 상기한 종래의 문제를 해결하기 위한 것으로, 반도체 소자의 특성저하를 방지하면서도, 도전패턴 사이에 발생하는 기생 축전용량을 감소시킬수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자는 기판 상에 형성된 이웃하는 복수의 도전패턴; 상기 복수의 도전패턴 사이에서 상기 복수의 도전패턴 보다 낮은 높이로 형성된 유전율이 4 내지 7인 제1절연막; 및 상기 제1절연막 상에 상기 도전패턴과 실질적으로 평탄화되도록 형성된 낮은 유전율을 갖는 제2절연막을 포함하는 반도체 소자를 제공한다.
또한, 본 발명의 반도체 소자의 제조 방법은 기판 상에 이웃하는 복수의 제1도전패턴을 형성하는 단계; 상기 복수의 제1도전패턴 상에 유전율이 4 내지 7인 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 제1도전패턴 사이의 상기 기판에 전기적으로 접속되며 상기 제1도전패턴과 실질적으로 평탄화된 제2도전패턴을 형성하는 단계; 상기 제1절연막을 일부 제거하는 단계; 및 상기 제1절연막 과 제1 도전패턴 및 제2 도전패턴 상에 제1절연막보다 낮은 유전율을 갖는 제2절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기 복수의 제1도전패턴은 게이트전극 패턴이고, 제2도전패턴은 콘택플러그를 포함할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기로 한다.
도 2a은 본 발명의 제1실시예에 따라 제조된 반도체 소자의 평면을 나타낸 도면이고, 도 2b는 도 2a의 c-c'를 따라 절단한 단면도이고, 도 2c은 도 2a의 d-d'를 따라 절단한 단면도이다.
도 2a 내지 도 2c을 참조하면, 기판(20) 상에 이웃하는 복수의 게이트전극 패턴(G2)이 형성되어 있고, 복수의 게이트전극 패턴(G2) 사이에서 복수의 게이트전극 패턴(G2) 보다 낮은 높이로 형성된 유전율이 4 내지 7인 제1절연막(21)이 형성되어 있다. 제1절연막(21) 상에 복수의 게이트전극 패턴(G2)과 실질적으로 평탄화되도록 형성된 저유전율의 제2절연막(23)이 형성되고, 제1절연막(21) 및 제2절연막(23)을 관통하여 게이트전극 패턴(G2) 사이의 기판(20)에 전기적으로 접속되며 상기 게이트전극 패턴(G2)과 실질적으로 평탄화된 콘택플러그(22)가 형성되어 있다.
도 3a 및 3b는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a를 참조하면, 기판(30) 상에 완충도전층(31)과 주도전층(32)을 차례로 형성하고, 주도전층(32) 상에 후속 패터닝 공정에서 도전층의 손실을 방지하기 위한 하드마스크(33)를 형성하고 피식각층을 선택적으로 식각하여 복수의 게이트전극 패턴(G3)을 형성한다.
이어서, 게이트전극 패턴(G3)이 형성된 프로파일을 따라 게이트전극 패턴(G3)을 전기적, 화학적 및 열적으로 보호해 주기 위한 스페이서 절연막(34)를 형성한다. 이어서, 스페이서 절연막(34) 상에 유전율이 4 내지 7인 제1절연막(35)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 제1절연막(35)을 선택적으로 식각하여 게이트전극 패턴(G3) 사이의 기판(30)을 노출시키는 콘택홀을 형성하고, 콘택홀에 기판과 외부를 연결시키는 게이트전극 패턴(G3)과 실질적으로 평탄화된 콘택플러그 (36)을 형성한다. 여기서, 기존의 치밀한 구조의 실리콘 산화막 또는 실리콘 질화막에 콘택플러그(36)를 형성하므로 콘택플러그 형성을 위한 세정 및 고온공정에서도 제1절연막(35)의 손상을 방지할 수 있다.
이하, 도 3b의 A-A'선에 따라 제조 공정을 설명하기로 한다.
도 4a 내지 도 4c는 도 3b의 A-A'선에 따라 절단한 공정단면도이다.
도 4a를 참조하면, 기판(30) 상에 제1절연막(35)과 콘택플러그(36)가 교대로 형성되어 있다.
이어서, 도 4b에 도시된 바와 같이, 제1절연막(35)을 일부 제거한다. 이때, 남아있는 제1절연막(35)의 두께는 10Å 내지 3000Å이며, 제1절연막(35)의 일부를 남기는 이유는 후속공정에서 형성되는 콘택플러그(36)의 하부 기판(30)간의 계면에 손상을 주지 않기 위함이다.
이어서, 도 4c에 도시된 바와 같이, 제1절연막(35)과 콘택플러그(36) 상에 저유전율의 제2절연막(36)을 형성한다. 저유전율의 제2절연막(37)은 기존의 실리콘 산화막 또는 실리콘 질화막에서 발생하는 기생 축전 용량을 감소시킬 수 있으며, 후속공정에서 또 다른 콘택형성을 위한 부가적인 절연막을 별도로 형성할 필요가 없으므로 공정수가 증가되지 않는다. 저유전율의 제2절연막(37)은 SOG막 또는 실란계/과수계/H2O소스가스를 이용하여 형성된막을 포함한다.
SOG막은 페리드로폴리실라진막(perhydropolysilazane), HSQ막, MSQ막으로 이루어진 그룹이로부터 선택된 적어도 어느 하나를 포함하는 막이다.
실란계/과수계/H2O소스가스에서 실란계는 Si(CnH2n+1)XH1-X
(n은 1내지3, x는 0 내지 4)이고, 과수계는 XH2O2-(1-X)H2O(x는 0.05내지0.80)이다.
도 5는 본 발명의 제 2 실시예에 따라 제조된 반도체 소자의 구조를 나타내는 단면도이다.
제 1실시예(도 4c참조)와 동일하나, 제1절연막(55) 상에 기생 축전 용량을 감소하기 위해 내부에 미세한 기공을 갖는 절연막(57)을 형성한다. 미세한 기공을 갖는 절연막(57)은 기공이외 부분은 유전율이 높지만 게이트전극 패턴 및 콘택플러그 사이는 기공 자체의 유전율이 낮아 기생 축전 용량을 줄일 수 있다.
미세한 기공을 갖는 절연막(57)은 HDP막, 오존/TEOS를 소스가스로 CVD방식을 이용하여 형성된 막, TEOS를 소스가스로 LPCVD방식을 이용하여 형성된 막, TEOS를 소스가스로 PECVD방식을 이용하여 형성된 막 및 SiH4를 소스가스로 PECVD를 이용하여 형성된 막으로 이루어진 그룹이로부터 선택된 적어도 어느 하나를 포함하는 막으로 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의하면 도전패턴 형성 후, 도전패턴 사이에 형성된 유전율이 높은 절연막의 일부를 유전율이 낮은 절연막으로 변경함으로써, 도전패턴 사이에 발생하는 기생 축전용량을 감소 및 소자의 특성저하를 방지할 수 있다.
Claims (15)
- 기판 상에 형성된 이웃하는 복수의 도전패턴;상기 복수의 도전패턴 사이에서 상기 복수의 도전패턴 보다 낮은 높이로 형성된 유전율이 4 내지 7인 제1절연막; 및상기 제1절연막 상에 상기 도전패턴과 실질적으로 평탄화되도록 형성된 낮은 유전율을 갖는 제2절연막을 포함하는 반도체 소자.
- 제1항에 있어서,상기 복수의 도전패턴은 게이트전극 패턴 또는 콘택플러그를 포함하는 반도체 소자.
- 제1항 또는 제2항에 있어서,상기 제2절연막은 그 내부에 미세한 기공을 갖는 절연막 또는 저유전율의 절연막인 반도체 소자.
- 제3항에 있어서,상기 미세한 기공을 갖는 절연막은,HDP막, 오존/TEOS를 소스가스로 CVD방식을 이용하여 형성된 막, TEOS를 소스가스로 LPCVD방식을 이용하여 형성된 막, TEOS를 소스가스로 PECVD방식을 이용하여 형성된 막 및 SiH4를 소스가스로 PECVD를 이용하여 형성된 막으로 이루어진 그룹이로부터 선택된 적어도 어느 하나를 포함하는 막인 반도체 소자.
- 제3항에 있어서,상기 저유전율의 절연막은 SOG막 또는 실란계/과수계/H2O소스가스를 이용하여 형성된막으로 이루어진 반도체 소자.
- 제5항에 있어서,상기 SOG막은 페리드로폴리실라진막(perhydropolysilazane), HSQ막, MSQ막으로 이루어진 그룹이로부터 선택된 적어도 어느 하나를 포함하는 막인 반도체 소자.
- 제5항에 있어서,상기 실란계는 Si(CnH2n+1)XH1-X(n은 1내지3, x는 0 내지 4)이고, 상기 과수계는 XH2O2-(1-X)H2O(x는 0.05내지0.80)인 반도체 소자.
- 제1항에 있어서,상기 제1절연막의 두께는 10Å 내지 3000Å인 반도체 소자.
- 기판 상에 이웃하는 복수의 제1도전패턴을 형성하는 단계;상기 복수의 제1도전패턴 상에 유전율이 4 내지 7인 제1절연막을 형성하는 단계;상기 제1절연막을 관통하여 상기 제1도전패턴 사이의 상기 기판에 전기적으로 접속되며 상기 제1도전패턴과 실질적으로 평탄화된 제2도전패턴을 형성하는 단계;상기 제1절연막을 일부 제거하는 단계; 및상기 제1절연막 과 제1 도전패턴 및 제2 도전패턴 상에 제1절연막보다 낮은 유전율을 갖는 제2절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 복수의 제1도전패턴은 게이트전극 패턴이고, 제2도전패턴은 콘택플러그를 포함하는 반도체 소자의 제조 방법.
- 제9항 또는 제10항에 있어서,상기 제2절연막을 그 내부에 미세한 기공을 갖는 절연막 또는 저유전율의 절연막으로 형성하는 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 미세한 기공을 갖는 절연막은,HDP막, 오존/TEOS를 소스가스로 CVD방식을 이용하여 형성된 막, TEOS를 소스가스로 LPCVD방식을 이용하여 형성된 막, TEOS를 소스가스로 PECVD방식을 이용하여 형성된 막 및 SiH4를 소스가스로 PECVD를 이용하여 형성된 막으로 이루어진 그룹이로부터 선택된 적어도 어느 하나를 포함하는 막인 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 저유전율의 절연막은 SOG막 또는 실란계/과수계/H2O소스가스를 이용하여 형성된 막인 반도체 소자의 제조 방법.
- 제13항에 있어서,상기 SOG막은 페리드로폴리실라진막(perhydropolysilazane), HSQ막, MSQ막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 막인 반도체 소자의 제조 방법.
- 제9항에 있어서,상기 상기 제1절연막을 일부 제거하는 단계에서, 상기 남아 있는 제1절연막의 두께를 10Å 내지 3000Å가 되도록 하는 반도체 소자의 제조 방법.
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| KR1020040087715A KR20060038619A (ko) | 2004-10-30 | 2004-10-30 | 반도체 소자 및 그의 제조 방법 |
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| KR1020040087715A KR20060038619A (ko) | 2004-10-30 | 2004-10-30 | 반도체 소자 및 그의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080047660A (ko) * | 2006-11-27 | 2008-05-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
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2004
- 2004-10-30 KR KR1020040087715A patent/KR20060038619A/ko not_active Application Discontinuation
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