KR100462366B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 소정의 하지층이 형성된 반도체 기판 상에 제1의 다공성 저유전 물질막을 증착하는 단계와, 상기 제1의 다공성 저유전 물질막의 기공들 내에 금속을 채워넣는 단계와, 상기 기판 결과물을 어닐링하여 배선용 물질인 금속 함유 산화막을 얻는 단계와, 상기 금속 함유 산화막을 패터닝하여 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선을 덮도록 층간절연막을 증착하는 단계와, 상기 층간절연막을 2단계 식각하여 상기 하부 금속배선을 노출시키는 콘택홀 및 상부 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계와, 상기 트렌치 및 콘택홀 내에 제2의 다공성 저유전 물질막을 매립시키는 단계와, 상기 제2의 다공성 저유전 물질막의 기공들 내에 금속을 채워 넣어 상기 하부 금속배선과 전기적으로 콘택되는 상부 금속배선을 형성하는 단계를 포함한다. 여기서, 상기 제1 및 제2의 다공성 저유전 물질막은 실리카 제로젤(Si xerogel)이며, 기공들 내에 채워진 금속은 구리 또는 구리-알루미늄 합금이고, 함침(impregnation)법 또는 전기도금법으로 기공들 내에 금속을 채워 넣는다. 본 발명에 따르면, 다공성을 갖는 저유전 물질막의 기공들 내에 구리를 함유시켜 이를 배선 물질로 이용함으로써 구리막의 식각 특성을 개선시킬 수 있으며, 이에 따라, 구리 배선의 형성을 용이하게 할 수 있다.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal interconnection layer of semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 구리와 같이 식각하기 어려운 금속을 배선 물질로 이용함에 있어서의 식각 특성을 확보할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 소자는 스택(Stack) 구조로 형성되고 있으며, 이에 따라, 각 층들간의 전기적 연결을 위한 금속배선도 다층 구조로 형성되고 있다. 이러한 다층 구조의 금속배선은 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.
한편, 금속배선 물질로서는 알루미늄이 주로 사용되어 왔는데, 반도체 소자의 고집적화에 따라 금속배선과 하부 구조물간, 또는, 상,하 금속배선간의 전기적 연결 통로를 제공하는 콘택홀의 크기가 작아지고 있는 바, 상기한 알루미늄으로는 콘택홀 완전 매립에 어려움이 있고, 심한 경우, 오픈 불량이 발생하기도 한다.
따라서, 이러한 콘택홀 매립의 문제를 해결하기 위해, 매립 특성이 우수한 금속막, 예컨데, 텅스텐막으로 콘택홀을 완전하게 매립시켜, 이것을 콘택 플러그로서 이용하는 기술이 반도체 제조 공정의 전반에 적용되고 있다.
이하, 텅스텐 플러그를 적용한 종래의 다층 금속배선 형성방법을 간략하게 설명하도록 한다.
먼저, 소정의 하지층이 형성된 반도체 기판 상에 금속막, 예컨데, 알루미늄막을 증착한 상태에서, 상기 알루미늄막 상에 감광막 패턴을 형성한 후, 이를 식각 장벽으로 이용하여 알루미늄막을 식각하고, 이를 통해, 하부 금속배선을 형성한다.
그런다음, 하부 금속배선을 덮도록 기판 전면 상에 층간절연막을 증착한 상태에서, 상기 층간절연막을 식각하여 하부 금속배선을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 텅스텐막의 증착 및 CMP(Chemical Mechanical Polishing)를 통해 텅스텐 플러그를 형성한다.
이어서, 상기 텅스텐 플러그 및 층간절연막 상에 금속막, 예컨데, 알루미늄막을 증착한 후, 공지의 공정에 따라 상기 알루미늄막을 패터닝하여 텅스텐 플러그와 콘택되는 상부 금속배선을 형성하며, 이 결과로서, 다층 금속배선 구조를 완성한다.
그러나, 전술한 종래의 금속배선 형성방법에 따르면, 배선 물질로서 알루미늄이 적용된 경우에는 그 진행, 즉, 알루미늄의 식각이 용이하지만, 배선 물질로서 구리가 적용되는 경우에서는 구리의 식각이 용이하지 않음으로써 공정 진행에 어려움이 있다.
결국, 종래의 방법으로는 배선 물질로서 구리와 같이 식각이 어려운 물질을 적용하는 경우, 그 형성이 어렵다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 구리와 같이 식각하기 어려운 금속을 배선 물질로 이용하면서도 그 형성이 용이하도록 할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 기판 11 : 제1층간절연막
12 : 베리어막 13 : 콘택 플러그
14 : 제1의 다공성 저유전 물질막 15 : 구리
16 : 구리 함유 산화막 17 : 감광막 패턴
18 : 하부 금속배선 19 : 제2층간절연막
20 : 제2의 다공성 저유전 물질막 21 : 상부 금속배선
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하지층이 형성된 반도체 기판 상에 제1의 다공성 저유전 물질막을 증착하는 단계; 상기 제1의 다공성 저유전 물질막의 기공들 내에 금속을 채워넣는 단계; 상기 기판 결과물을 어닐링하여 배선용 물질인 금속 함유 산화막을 얻는 단계; 상기 금속 함유 산화막을 패터닝하여 하부 금속배선을 형성하는 단계; 상기 하부 금속배선을 덮도록 층간절연막을 증착하는 단계; 상기 층간절연막을 2단계 식각하여 상기 하부 금속배선을 노출시키는 콘택홀 및 상부 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계; 상기 트렌치 및 콘택홀 내에 제2의 다공성 저유전 물질막을 매립시키는 단계; 및 상기 제2의 다공성 저유전 물질막의 기공들 내에 금속을 채워 넣어 상기 하부 금속배선과 전기적으로 콘택되는 상부 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
여기서, 상기 제1 및 제2의 다공성 저유전 물질막은 실리카 제로젤(Si xerogel)로서, 200∼2000㎚의 두께로 증착하며, 기공의 크기는 2∼1000㎚ 정도이다.
상기 기공들 내에 채워진 금속은 구리 또는 구리-알루미늄 합금이며, 구리 염(Cu salt) 및 알루미늄 염(Al salt)을 전구체로 이용한 함침(impregnation)법 또는 전기도금(electroplating)법으로 기공들 내에 금속을 채워 넣는다.
상기 기판 어닐링은 N2 분위기 및 100∼300℃의 온도에서 30∼120분 동안 수행한다.
본 발명에 따르면, 다공성을 갖는 저유전 물질막의 기공들 내에 구리를 함유시켜 이를 배선 물질로 이용함으로써 구리막의 식각 특성을 개선시킬 수 있으며, 이에 따라, 구리 배선의 형성을 용이하게 할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시에에 따른 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하지층이 형성된 반도체 기판(10) 상에 제1층간절연막(11)을 증착하고, 그 표면을 평탄화시킨다. 그런다음, 상기 제1층간절연막(11) 상에 베리어막(12)을 증착한 상태에서, 상기 베리어막(12) 및 제1층간절연막(11)을 식각하여 콘택홀을 형성한 후, 텅스텐막의 증착 및 이에 대한 CMP를 통해 상기 콘택홀 내에 텅스텐 플러그(13)를 형성한다. 이어서, 상기 텅스텐 플러그(13) 및 베리어막(12) 상에 제1의 다공성 저유전(porous low-k) 물질막(14)을 200∼2000㎚의 두께로 증착한다. 여기서, 상기 제1의 다공성 저유전 물질막(14)은 실리카 제로젤 (Si xerogel)로 이루어지며, 기공의 크기는 2∼1000㎚ 정도이다.
도 1b를 참조하면, 제1의 다공성 저유전 물질막(14)의 기공들 내에 금속, 예컨데, 구리 또는 구리-알루미늄 합금, 바람직하게, 구리(15)를 채워 넣는다. 이때, 기공들 내에 구리 또는 구리-알루미늄 합금을 채워넣는 방법으로서는 바람직하게 구리 또는 구리-알루미늄 합금을 금속 염(metal salt)의 수용액 상태로 만든 후에 이를 기공에 채워넣는 방법(impregnation)을 이용하며, 전기도금(electroplating) 공정을 이용하는 것도 가능하다.
도 1c를 참조하면, 상기 기판 결과물을 N2 분위기 및 100∼300℃의 온도에서 30∼120분 동안 어닐링하고, 이를통해, 기공들 내에 채워 넣은 금속을 더 깊게, 더 넓게 확산시켜 구리 함유 산화막(16)을 얻는다. 이때, 구리 함유 산화막(16)은 그 내부의 기공들은 구리로 채워졌지만, 기공을 제외한 나머지 부분은 산화막 그대로존재하게 된다.
한편, 구리가 함침(impregnation)된 저유전 물질막은 구리 자체로 존재하는 경우 보다 저항이 증가되지만, 어닐링 해주면, 구리 금속의 경우에 매우 빠르게 확산해가기 때문에 구리가 산화막 내에 꽉차게 되어 그 만큼 저항 증가 및 오픈 불량 등을 방지할 수 있다.
도 1d를 참조하면, 상기 구리 함유 산화막(16) 상에 감광막의 도포, 노광 및 현상 공정을 통해 하부 금속배선 형성 영역을 한정하는 감광막 패턴(17)을 형성한다.
도 1e를 참조하면, 감광막 패턴을 식각 장벽으로 이용하여 그 아래의 구리 함유 산화막을 식각하고, 이를 통해, 하부 금속배선(18)을 형성한다. 그런다음, 상기 감광막 패턴을 제거한다.
여기서, 구리막은 그 자체로 식각이 어렵지만, 산화막과 혼합된 경우, 산화막을 식각하는 효과를 나타낼 수 있으며, 그래서, 그 식각이 용이하게 된다. 따라서, 본 발명의 방법은 구리 배선의 형성을 용이하게 진행할 수 있다.
도 1f를 참조하면, 하부 금속배선(18)을 덮도록 베리어막(18) 상에 제2층간절연막(19)을 200∼2000㎚의 두께로 증착한다. 그런다음, CMP 공정을 통해 그 표면을 평탄화시킨 상태에서 2단계의 식각 공정을 행하여 하부 금속배선(18)을 노출시키는 비아홀 및 상부 금속배선이 형성될 트렌치를 형성하고, 이어서, 공지의 공정에 따라 상기 콘택홀 및 트렌치 내에 실리카 제로젤로 이루어진 제2의 다공성 저유전 물질막(20)을 매립시킨다.
도 1g를 참조하면, 제2의 다공성 저유전 물질막(20)의 기공들 내에 함침 또는 전기도금, 바람직하게 함침법에 따라 구리 또는 구리-알루미늄 합금, 바람직하게, 구리를 채워 넣음으로써 하부 금속배선(18)과 전기적으로 콘택되는 상부 금속배선(21)을 형성하고, 이를 통해, 본 발명의 다층금속배선을 완성한다.
이상에서와 같이, 본 발명은 다공성의 저유전 물질막 내에 구리와 같이 식각하기 어려운 금속을 확산시킨 후에 어닐링을 통해 식각 특성이 우수한 금속 함유 산화막을 형성하고, 이 구리 함유 산화막을 배선용 물질막으로 이용한다.
따라서, 구리와 같이 식각하기 어려운 금속막에 대한 식각 특성을 확보할 수 있는 바, 배선 자체 및 공정 신뢰성을 높일 수 있으며, 그래서, 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 소정의 하지층이 형성된 반도체 기판 상에 제1의 다공성 저유전 물질막을 증착하는 단계;
    상기 제1의 다공성 저유전 물질막의 기공들 내에 금속을 채워넣는 단계;
    상기 기판 결과물을 어닐링하여 배선용 물질인 금속 함유 산화막을 얻는 단계;
    상기 금속 함유 산화막을 패터닝하여 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선을 덮도록 층간절연막을 증착하는 단계;
    상기 층간절연막을 2단계 식각하여 상기 하부 금속배선을 노출시키는 콘택홀 및 상부 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 및 콘택홀 내에 제2의 다공성 저유전 물질막을 매립시키는 단계; 및
    상기 제2의 다공성 저유전 물질막의 기공들 내에 금속을 채워 넣어 상기 하부 금속배선과 전기적으로 콘택되는 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2의 다공성 저유전 물질막은
    실리카 제로젤(Si xerogel)인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 및 제2의 다공성 저유전 물질막은 200∼2000㎚의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제1 및 제2의 다공성 저유전 물질막의 기공은 2∼1000㎚의 크기를 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 기공들 내에 채워진 금속은 구리 또는 구리-알루미늄 합금인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서, 상기 제1 및 제2의 다공성 저유전 물질막의 기공들 내에 금속을 채워넣는 단계는 구리 염(Cu salt) 및 알루미늄 염(Al salt)을 전구체로 이용한 함침(impregnation)법 또는 전기도금(electroplating)법으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 기판 어닐링은 N2 분위기 및 100∼300℃의 온도에서 30∼120분 동안 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59228742A (ja) * 1983-06-09 1984-12-22 Sumitomo Electric Ind Ltd 半導体素子搭載用基板
JP2000200789A (ja) * 1998-11-02 2000-07-18 Kobe Steel Ltd 配線膜の形成方法
KR20020000461A (ko) * 2000-06-26 2002-01-05 박종섭 반도체 소자의 금속배선 형성방법
KR20020001142A (ko) * 2000-06-26 2002-01-09 박종섭 반도체 소자의 금속배선 형성방법
KR20020075065A (ko) * 2001-03-23 2002-10-04 삼성전자 주식회사 다공성 산화막 플러그에 의한 저저항 컨택 형성방법 및이를 이용한 반도체 장치의 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59228742A (ja) * 1983-06-09 1984-12-22 Sumitomo Electric Ind Ltd 半導体素子搭載用基板
JP2000200789A (ja) * 1998-11-02 2000-07-18 Kobe Steel Ltd 配線膜の形成方法
KR20020000461A (ko) * 2000-06-26 2002-01-05 박종섭 반도체 소자의 금속배선 형성방법
KR20020001142A (ko) * 2000-06-26 2002-01-09 박종섭 반도체 소자의 금속배선 형성방법
KR20020075065A (ko) * 2001-03-23 2002-10-04 삼성전자 주식회사 다공성 산화막 플러그에 의한 저저항 컨택 형성방법 및이를 이용한 반도체 장치의 형성방법

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