KR101034929B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판상에 제1 절연막 및 상기 제1 절연막과 식각 선택비가 다른 제2 절연막을 형성하는 단계와, 상기 제2 절연막 및 상기 제1 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀에 제1 도전막을 형성하여 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그와 상기 제2 절연막 상에 제3 절연막을 형성하는 단계와, 상기 콘택 플러그와 상기 제2 절연막이 노출될 때까지 금속 배선이 형성될 영역의 상기 제3 절연막을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 제2 도전막을 형성하여 상기 콘택 플러그 또는 상기 제2 절연막 상에 금속 배선을 형성하는 단계를 포함하기 때문에, 금속 배선을 형성하기 위한 트렌치의 폭이 좁아 트렌치 내에 금속 장벽막이 충분한 두께로 형성되지 않더라도 트렌치 하부에 형성된 식각 정지막으로 인하여 트렌치에 금속 배선용 도전막을 형성할 때 금속 배선용 도전막이 금속 배선 하부로 주변부로 확산되는 것을 방지할 수 있다.
금속 배선, 구리, 금속 장벽막, 식각 정지막

Description

반도체 소자의 금속 배선 형성 방법{Method of forming metal line of semiconductor devices}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 다마신(damascene) 방법을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 금속 배선은 반도체 소자에 형성된 여러 요소들을 전기적으로 연결시켜주는 상호 연결선으로써 형성되며, 반도체 소자의 크기가 축소됨에 따라 적절한 비저항 특성을 가지면서 미세한 폭으로 형성하는 것이 점차 중요한 이슈가 되고 있다.
금속 배선 형성 물질로써 사용되는 금속 물질들은 대체로 식각 특성이 불량하여 금속막에 대해 직접 식각하여 패터닝하는 공정은 일반적인 금속 배선 형성 공정에 적용하기 어렵다. 즉, 고단차비를 가지는 금속 배선의 형성시 금속 배선의 CD 균일도(critical dimension uniformity), 라인 식각 프로파일(line etch profile) 및 포토 레지스트의 식각 선택비 등에서 만족할만한 결과를 얻기 힘들다. 이러한 단점을 극복하기 위하여 다마신(damascene) 방법을 이용한 금속 배선 형성 공정이 사용되고 있다.
통상적인 다마신 금속 배선 공정은, 먼저 트렌치 절연막에 금속 배선을 형성하기 위한 트렌치를 형성하고 트렌치를 포함하는 트렌치 절연막 상에 금속 장벽막과 금속막을 형성한다. 그리고 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법을 이용하여 트렌치 절연막 상부에 있는 금속 장벽막 및 금속막을 제거한다. 이로써, 각각의 트렌치에 금속 장벽막 및 금속막을 잔류시켜 금속 배선을 형성하는 과정을 거치고 있다.
한편, 금속 배선을 형성하기 위해서는 금속 배선 하부에 금속 장벽막(metal barrier)을 형성하는 것이 바람직하다. 금속 장벽막은 금속 물질의 확산을 최대한 지연시키거나 화학반응이 일어나지 않도록 하는 확산 방지막 역할을 하기 때문에 신뢰성 있는 반도체 소자의 개발을 위해서 필수적이다. 금속 장벽막은 금속 배선과 금속 배선이 형성되는 절연막 사이에서 이들과 접촉한 상태에서도 열역학적으로 안정해야하고, 접착성이 우수하고 콘택 저항이 낮아야 하며, 열적, 기계적 스트레스에 강하고 반도체 기판과 열팽창계수가 비슷할수록 좋으며, 또한 전기 전도도가 좋아야 한다.
하지만, 반도체 소자가 점차 미세화 고집적화됨에 따라 금속 배선이 형성되는 폭이 점차 좁아지고 있기 때문에 금속 배선 하부에 형성하는 금속 장벽막 또한 충분한 두께로 형성되지 못할 수 있다.
도 3 및 도 4는 각각 금속 배선을 형성하는 공정에서 결함이 발생한 소자의 단면을 나타낸 TEM(Transmission Electron Microscope) 및 평면을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
도 3을 참조하면, 금속 배선 하부(E)에 형성된 금속 장벽막이 충분히 두껍게 형성되지 못하면 금속 배선용 물질막의 확산을 막지 못하기 때문에, 금속 배선을 형성하는 공정에서 금속 배선용 물질막이 금속 배선 하부(E)로 확산될 수 있다. 도 4를 참조하면, 이와 같이 금속 배선의 주변부로 확산된 금속 배선용 물질막은 인접한 금속 배선과의 브리지(F)를 유발하여 반도체 소자의 동작 특성을 열화시킬 수 있다.
본 발명은 금속 배선 형성 공정시 사용되는 식각 정지막 상에 트렌치를 형성하고 트렌치에 금속 배선용 도전막을 채워서 금속 배선을 형성함으로써, 식각 정지막이 금속 배선용 도전막의 확산을 억제하는 금속 장벽막 역할을 할 수 있다.
본 발명의 일실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판상에 제1 절연막 및 상기 제1 절연막과 식각 선택비가 다른 제2 절연막을 형성하는 단계와, 상기 제2 절연막 및 상기 제1 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀에 제1 도전막을 형성하여 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그와 상기 제2 절연막 상에 제3 절연막을 형성하는 단계와, 상기 콘택 플러그와 상기 제2 절연막이 노출될 때까지 금속 배선이 형성될 영역의 상기 제3 절연막을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 제2 도전막을 형성하여 상기 콘택 플러그 또는 상기 제2 절연막 상에 금속 배선을 형성하는 단계를 포함한다.
상기 제2 절연막은 상기 제2 도전막이 상기 금속 배선 하부로 확산되는 것을 방지할 수 있다. 상기 제2 절연막은 상기 제1 절연막 또는 상기 제3 절연막과 식각 선택비가 다른 물질막으로 형성할 수 있다. 상기 제2 절연막은 질화막으로 형성할 수 있다. 상기 제1 도전막은 텅스텐막을 포함할 수 있다. 상기 텅스텐막을 형성하기 전에 700℃∼850℃의 온도에서 열처리 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 제1 도전막 하부에 제1 금속 장벽막을 형성하는 단계를 더욱 포함할 수 있다. 상기 제1 금속 장벽막은 Ti막 또는 Co막 또는 Ni막 중 어느 하나와 TiN막의 적층막을 포함할 수 있다. 상기 제1 도전막은 폴리 실리콘막 또는 알루미늄막을 포함할 수 있다. 상기 트렌치를 형성한 뒤 상기 반도체 기판에 대해 세정 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 제2 도전막은 구리막을 포함할 수 있다. 상기 제2 도전막 하부에 제2 금속 장벽막을 형성하는 단계를 더욱 포함할 수 있다. 상기 제2 금속 장벽막은 Ta막 또는 TaN막을 단독 또는 적층하여 형성할 수 있다. 상기 제2 금속 장벽막은 Ta막과 TaN막 및 TiN막의 적층막으로 형성할 수 있다. 상기 Ta막 또는 상기 TaN막은 화학 기상 증착(Chemical Vapor Deposition ; CVD) 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 형성할 수 있다. 상기 제2 도전막은 화학 기상 증착(Chemical Vapor Deposition ; CVD) 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 상기 제2 금속 장벽막 상에 100Å∼600Å의 두께로 구리막을 시드막(seed layer)로써 형성하는 단계를 더욱 포함할 수 있다. 상기 시드막을 이용하여 전기도금(Electro Plating) 방법으로 상기 트렌치에상기 제2 도전막을 형성할 수 있다.
본 발명의 반도체 소자의 금속 배선 형성 방법에 따르면, 금속 배선을 형성하기 위한 트렌치의 폭이 좁아 트렌치 내에 금속 장벽막이 충분한 두께로 형성되지 않더라도 트렌치 하부에 형성된 식각 정지막으로 인하여 트렌치에 금속 배선용 도전막을 형성할 때 금속 배선용 도전막이 금속 배선 하부로 주변부로 확산되는 것을 방지할 수 있다. 따라서 폭이 협소한 금속 배선을 형성하더라도 인접한 금속 배선끼리 브리지 페일이 발생하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 레이아웃도이고, 도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1을 참조하면, 다수의 활성 영역(102)들과 소자 분리 영역(104)들이 번갈 아 평행하게 형성된 반도체 기판이 제공된다. 그리고 활성 영역(102)들 상에는 다수의 콘택 플러그(106)가 일렬로 형성된다. 도 1에서 A-A'는 콘택 플러그(106)를 포함하는 소자의 절단선이고 B-B'는 콘택 플러그(106)를 포함하지 않는 소자의 절단선이다. 이하에서는, 도 1의 절단선인 A-A' 및 B-B'를 따라 절단한 단면도인 도 2a 내지 도 2i를 참조하여 본 발명의 일실시예를 설명한다.
도 2a를 참조하면, 반도체 기판(202) 상에 접합 영역(202a)을 형성한다. 반도체 기판(202) 상에는 게이트(도시하지 않음) 등이 형성된다. 반도체 기판(202) 상에는 제1 절연막(204)을 형성한다. 제1 절연막(204)은 산화막으로 형성할 수 있다. 제1 절연막(204) 상에는 제2 절연막(206)을 형성한다. 제2 절연막(206)은 후속하는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정 또는 식각 공정시 정지막으로 사용될 수 있으며, 동시에 상부에 형성되는 금속 배선의 확산 방지막으로도 사용될 수 있다. 제2 절연막(206)은 제1 절연막(204)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성할 수 있다.
도 2b를 참조하면, 제2 절연막(206) 상에 콘택홀 마스크 패턴(도시하지 않음)이 형성된다. 콘택홀 마스크 패턴(도시하지 않음)은 콘택 플러그가 형성될 영역이 오픈되도록 형성된다. 그리고 콘택홀 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 제2 절연막(206)과 제1 절연막(204)을 식각하여 하부에 접합 영역(202a)이 노출되는 콘택홀(C)을 형성한다.
도 2c를 참조하면, 콘택홀(C)의 측벽 및 저면에 제1 금속 장벽막(208)을 형성한다. 제1 금속 장벽막(208)은 제1 금속 장벽막(208)은 상부에 형성될 콘택 플러 그용 도전막이 제1 절연막(204)으로 확산되는 것을 방지하며 콘택 플러그의 저항이 증가하는 것을 억제할 수 있다. 제1 금속 장벽막(208)은 상부에 형성될 콘택 플러그용 도전막에 따라 다양하게 선택될 수 있으며, 콘택 플러그용 도전막이 텅스텐(W)막일 경우 Ti막과 TiN막의 적층막으로 형성할 수 있다. 이때, Ti막을 대체하여 Co막이나 Ni막을 형성할 수도 있다.
이어서, 반도체 기판(102)에 대해 700℃∼850℃의 온도에서 열처리 공정을 실시한 뒤, 제1 금속 장벽막(208) 상에 콘택 플러그용 도전막(210)을 형성한다. 콘택 플러그용 도전막(210)은 금속막, 예를 들면 텅스텐(W)막을 포함한다.
도 2d를 참조하면, 제2 절연막(206)이 노출될 때까지 콘택 플러그용 도전막(210)의 표면에 대해 화학 기계적 연마 방법과 같은 평탄화 공정을 실시하여 각각의 콘택홀(C)에 콘택 플러그용 도전막(210)이 잔류하도록 한다. 이때, 제2 절연막(206)은 평탄화 공정시 식각 정지막으로써 역할을 한다. 이로써, 콘택홀(C)에는 하부의 접합 영역(202a)과 전기적으로 연결되는 콘택 플러그(210a)가 형성된다.
한편, 본 발명의 일실시예에서는 텅스텐막으로 형성되는 콘택 플러그를 예로 설명하였으나, 이에 한정하지 않고 폴리 실리콘막이나 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 형성되는 알루미늄(Al) 막으로 콘택 플러그를 형성할 수도 있다. 또한, 본 발명의 일실시예에서는 하부에 형성된 접합 영역과 전기적으로 연결되는 콘택 플러그를 예로 들어 설명하였으나, 이에 한정하지 않고 콘택 플러그는 하부에 형성된 게이트 전극 등과 연결될 수도 있음은 당업자에게 자명하다.
도 2e를 참조하면, 다마신 방법으로 금속 배선을 형성하기 위하여, 먼저 콘택 플러그(210a)과 제2 절연막(206) 상에 제3 절연막(212)을 형성한다. 제3 절연막(212)은 제2 절연막(216)과 식각 선택비가 다른 물질막, 예를 들면 산화막으로 형성할 수 있다. 그리고 제3 절연막(212) 상에 금속 배선용 마스크 패턴(214)을 형성한다. 금속 배선용 마스크 패턴(214)은 금속 배선이 형성되는 영역 상부가 오픈되도록 형성한다. 금속 배선용 마스크 패턴(214)은 제3 절연막(212)과 식각 선택비가 다른 물질막, 예를 들면 아몰퍼스 카본(amophous carbon)막이나 질화막으로 형성할 수 있다.
도 2f를 참조하면, 금속 배선용 마스크 패턴(214)을 이용한 식각 공정으로 콘택 플러그(210a) 또는 제2 절연막(206)이 노출할 때까지 제3 절연막(212)을 식각하여 금속 배선이 형성될 영역에 트렌치(T)를 형성한다. 이때, 제2 절연막(206)은 식각 정지막으로 사용될 수 있다. 이후에, 건식 식각 또는 습식 식각 방법으로 세정 공정을 실시하여 트렌치(T) 형성 공정 중에 발생한 식각 잔류물을 제거한다
도 2g를 참조하면, 트렌치(T)의 저면 및 측벽에 제2 금속 장벽막(216)을 형성한다. 제2 금속 장벽(216)은 제3 절연막(212)의 상부에도 형성될 수 있다.
제2 금속 장벽막(216)은 트렌치(T)에 형성될 금속 배선용 도전막이 제3 절연막(212)이나 제2 절연막(206) 또는 제1 절연막(204)으로 확산되는 것을 방지하며 금속 배선의 저항이 증가하는 것을 억제할 수 있다. 제2 금속 장벽막(216)은 트렌치(T)에 형성될 금속 배선용 도전막에 따라 다양하게 선택될 수 있는데, 금속 배선용 도전막을 구리(Cu)막으로 형성할 경우 Ta막 또는 TaN막을 단독 또는 적층하여 형성할 수 있다. Ta막 또는 TaN막은 화학 기상 증착(Chemical Vapor Deposition ; CVD) 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 형성할 수 있다. 또한, 제2 금속 장벽막(216)은 Ta막과 TaN막 및 TiN막의 적층막으로 형성할 수 있다. 이때 TiN막은 화학 기상 증착(Chemical Vapor Deposition ; CVD) 방법으로 형성할 수 있다.
도 2h를 참조하면, 제2 금속 장벽막(216) 상에 금속 배선용 도전막(218)을 형성한다. 금속 배선용 도전막(218)은 비저항이 낮아 금속 배선의 전기적인 특성을 향상시킬 수 있는 금속막, 예를 들면 구리막을 포함할 수 있다. 구리막을 형성하기 위해서는, 먼저 화학 기상 증착(Chemical Vapor Deposition ; CVD) 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 제2 금속 장벽막(216) 상에 100Å∼600Å의 두께로 구리막을 시드막(seed layer)로써 형성한다. 이후에 시드막을 이용하여 전기도금(Electro Plating) 방법으로 트렌치(T) 내부를 채운다.
그런데, 반도체 소자가 점차 고집적화됨에 따라 금속 배선의 폭이 점차 협소하게 형성되고 있으며, 금속 배선이 형성되는 트렌치(T)의 폭 또한 협소하게 형성되고 있다. 이에 따라, 트렌치(T)의 측벽 및 저면에 제2 금속 장벽막(216)을 충분한 두께로 형성하는 것이 어려워지고 있다. 제2 금속 장벽막(216)이 충분한 두께로 형성되지 않을 경우, 금속 배선용 도전막(218)이 트렌치(T)의 하부(D)로 확산될 수 있다.
하지만, 본 발명은 트렌치(T)의 하부에 제2 절연막(206)이 형성되며, 제2 절연막(206)은 금속 배선용 도전막(218)이 확산되는 것을 방지하는 금속 장벽막 역할을 할 수 있기 때문에, 금속 배선용 도전막(218)이 트렌치(T)의 하부로 확산되는 것을 방지할 수 있다.
도 2i를 참조하면, 금속 배선용 도전막(218) 표면에 대해 화학 기계적 연마 방법과 같은 평탄화 공정을 실시하여 각각의 트렌치(T)에 금속 배선(218a)을 형성한다.
도 1은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 레이아웃도이다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 3 및 도 4는 각각 금속 배선을 형성하는 공정에서 결함이 발생한 소자의 단면을 나타낸 TEM(Transmission Electron Microscope) 및 평면을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
<도면의 주요 부분에 대한 부호 설명>
202 : 반도체 기판 202a : 접합 영역
204 : 제1 절연막 206 : 제2 절연막
208 : 제1 금속 장벽막 210 : 콘택 플러그용 도전막
210a : 콘택 플러그 212 : 제3 절연막
214 : 금속 배선용 마스크 패턴 216 : 제2 금속 장벽막
218 : 금속 배선용 도전막 218a : 금속 배선

Claims (17)

  1. 반도체 기판상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 상부에 상기 제1 절연막과 식각 선택비가 다른 제2 절연막을 형성하는 단계;
    상기 제2 절연막 및 상기 제1 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀에 제1 도전막을 형성하여 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그와 상기 제2 절연막 상에 제3 절연막을 형성하는 단계;
    상기 콘택 플러그와 상기 제2 절연막이 노출될 때까지 금속 배선이 형성될 영역의 상기 제3 절연막을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치에 제2 도전막을 형성하여 상기 콘택 플러그 또는 상기 제2 절연막 상에 금속 배선을 형성하는 단계를 포함하고,
    상기 금속 배선의 하부에 형성된 상기 제2 절연막은 상기 제2 도전막이 상기 금속 배선 하부로 확산되는 것을 방지하는
    반도체 소자의 금속 배선 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막 또는 상기 제3 절연막과 식각 선택비가 다른 물질막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에 있어서,
    상기 제2 절연막은 질화막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에 있어서,
    상기 제1 도전막은 텅스텐막을 포함하는 반도체 소자의 금속 배선 형성 방법.
  6. 제5항에 있어서,
    상기 텅스텐막을 형성하기 전에 700℃∼850℃의 온도에서 열처리 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  7. 제5항에 있어서,
    상기 제1 도전막 하부에 제1 금속 장벽막을 형성하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  8. 제7항에 있어서,
    상기 제1 금속 장벽막은 Ti막 또는 Co막 또는 Ni막 중 어느 하나와 TiN막의 적층막을 포함하는 반도체 소자의 금속 배선 형성 방법.
  9. 제1항에 있어서,
    상기 제1 도전막은 폴리 실리콘막 또는 알루미늄막을 포함하는 반도체 소자의 금속 배선 형성 방법.
  10. 제1항에 있어서,
    상기 트렌치를 형성한 뒤 상기 반도체 기판에 대해 세정 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  11. 제1항에 있어서,
    상기 제2 도전막은 구리막을 포함하는 반도체 소자의 금속 배선 형성 방법.
  12. 제11항에 있어서,
    상기 제2 도전막 하부에 제2 금속 장벽막을 형성하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  13. 제12항에 있어서,
    상기 제2 금속 장벽막은 Ta막 또는 TaN막을 단독 또는 적층하여 형성하는 반도체 소자의 금속 배선 형성 방법.
  14. 제12항에 있어서,
    상기 제2 금속 장벽막은 Ta막과 TaN막 및 TiN막의 적층막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 Ta막 또는 상기 TaN막은 화학 기상 증착(Chemical Vapor Deposition ; CVD) 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  16. 제12항에 있어서,
    상기 제2 도전막은 화학 기상 증착(Chemical Vapor Deposition ; CVD) 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 상기 제2 금속 장벽막 상에 100Å∼600Å의 두께로 구리막을 시드막(seed layer)로써 형성하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  17. 제16항에 있어서,
    상기 시드막을 이용하여 전기도금(Electro Plating) 방법으로 상기 트렌치에상기 제2 도전막을 형성하는 반도체 소자의 금속 배선 형성 방법.
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