KR100790248B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 컨택트 형성에 관한 반도체 소자 제조 방법을 개시한다. 본 발명에서 기판상에 형성되는 컨택트는 화학 반응에 의하지 않고, 폴리실리콘 / 금속층의 실리사이드화 공정에 의하여 형성한다. 이로써 신뢰성 높은 컨택트를 형성할 수 있다.
컨택트, 폴리실리콘, 실리사이드

Description

반도체 소자 제조 방법{a method of fabricating a semiconductor device}
도 1a 및 도 1b는 종래의 기술에 따라 형성된 반도체 소자의 확대 사진.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
210....... 금속층 220....... 절연막
230....... 컨택트 홀 240....... 배리어 금속막
250....... 폴리 실리콘 / 금속층
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 금속 배선을 연결하는 컨택트가 안정적으로 형성되어 성능이 향상된 반도체 소자 제조 방법에 관한 것이다.
일반적으로 컨택트(contact)이라 함은 반도체 기판과 금속 배선, 또는 금속 배선과 반도체 전극 간을 전기적으로 연결함을 의미하며, 대체적으로 컨택트를 이 루기 위해 하층의 금속 배선에 상층의 금속부와 전기적 절연을 목적으로 하는 절연층을 도포하고, 사진 식각 공정에 의한 컨택트 홀을 형성하여 금속 또는 폴리실리콘을 컨택트 홀의 오목부에 배포하여 컨택트를 이루게 된다.
반도체 소자가 미세화되고 고집적화됨에 따라, 폴리실리콘의 게이트 전극이나 소오스 및 드레인 확산 영역을 금속 배선과 접촉시켜 주기 위한 컨택트 홀의 면적이 매우 작아지고, 또한 확산 영역의 PN 접합의 깊이도 점점 얇아지게 됨으로써, 배선의 접촉저항이 증대되고, 배선 형성에 따른 PN 접합이 파괴되는 것이 큰 문제로 대두되었다.
또한 현재의 소자의 미세화는 가로 방향의 길이 축소가 주된 것이기 때문에, 고집적화에 따라 표면 단자의 어스펙트 비(Aspect Ratio) 가 증대한다. 따라서, 일반적인 스포터링법으로 금속 배선을 형성할 경우에는, 그 금속 배선의 피복력이 약화되어 배선이 단락되는 문제가 발생하고, 이로 인하여, 소자의 신뢰성이 크게 저하되는 문제가 야기되고 있다.
이에 상기한 문제점 중 배선의 저항 증대를 해결하면서, 반도체 장치의 동작 속도를 빠르게 하기 위하여 저항률이 60μΩ- ㎝ 보다 낮은 5.5 μΩ- ㎝ 정도의 저항률을 갖는 텅스텐이 사용되고 있다.
절연층에 형성된 컨택트 홀에 상기 텅스텐을 채우는 종래의 기술은 WF6 가스를 H2나 SiH4와 반응시키는 화학 증기 증착 공정(CVD)이다.
이 과정 중 결정핵이 생성(nucleation)되어 텅스텐이 컨택트 홀에 완전히 채 워지지 않는 현상(void)이 발생하거나, F에 의한 금속층의 특성 불량등이 야기될 수 있다. 또한 이러한 CVD에 의한 금속층의 증착은 챔버에서 진행되므로 반도체 소자의 전체 공정 시간을 길게 하는 문제를 발생시킨다.
도 1a 및 도 1b는 종래의 기술에 따라 컨택트 홀을 형성할 때 발생하는 여러 문제를 나타내는 사진이다.
도 1a를 참조하면, 컨택트 홀이 형성되고 상기 컨택트 홀에 텅스텐이 완전히 채워지지 않아 보이드(void)가 형성되었음을 알 수 있다.
도 1b를 참조하면, WF6에서 발생하는 F에 의해서 금속층 상에 복수의 불량(defect)이 발생하였음을 알 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 도전성의 금속 물질이 컨택트 홀에 보다 충실하게 채워지는 반도체 소자 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 상기 금속층을 형성하는 단계와, 상기 금속층 상에 절연막을 적층하는 단계와, 상기 절연막을 선택 식각하여 상기 금속층이 하부에 노출되는 컨택트 홀을 형성하는 단계와, 상기 컨택트 홀의 측벽 및 하부에 배리어 금속막을 형성하는 단계와, 상기 배리어 금속 상에 금속 실리사이드 층을 형성하는 단계, 및 상기 금속 실리사이드층을 열처리하여 상기 컨택트 홀의 내부에 컨택트를 형성하는 단계를 포 함한다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 컨택트 홀 내에 금속층을 채우는 공정을 종래의 화학반응 대신 RTP(Rapid Thermal Processing) 공정으로 진행하므로 종래의 화학반응에 의하여 컨택트를 형성하는 경우 발생하는 여러 가지 부작용 등을 방지할 수 있다.
이하 도면을 이용하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 나타내는 단면도이다.
도 2a를 참조하면, 금속층(210)상에 절연막(220)이 형성된다. 본 발명의 일 실시예에서는 일반적으로 절연막을 형성하는 방법에 따라 화학 기상 증착법(Chemical Vapor Deposition: 이하 CVD)으로 실리콘 산화막(SiO2))을 금속층(210) 상에 증착한 후 화학적 기계적 평탄화 공정으로 평탄화시키는 방법이 사용된다.
도 2b를 참조하면, 상기 절연막(220)상에 컨택트를 형성하기 위한 컨택트 홀(230)이 형성된다.
본 발명의 일 실시예에서 상기 컨택트 홀(230)을 형성하는 공정을 상세히 살펴보면, 본 발명의 일 실시예에서 상기 컨택트 홀(230)은 포토 레지스트를 적층한 후 패터닝한다. 이후 상기 패터닝된 포토 레지스트를 통하여 노출되는 절연막의 일부 영역을 식각 공정으로 제거하여 컨택트 홀(230)이 형성된다.
도 2c를 참조하면, 상기 컨택트 홀의 하부 및 내벽에 배리어 금속막(barrier metal, 240)이 형성된다.
상기 배리어 금속막(240)은 절연막(120)과 컨택트 홀(230)에 충진되는 금속물질이 용이하게 서로 접합되도록 한다.
본 발명의 일 실시예에서는 상기 배리어 금속막(240)으로 티타늄(Ti)/티타늄 질화막(TiN)을 포함하는 다층막이 사용되었다.
도 2d를 참조하면, 상기 배리어 금속막(240)상에 폴리 실리콘 / 금속막 층(250)이 적층된다.
본 발명의 일 실시예에서 상기 금속막으로는 티타늄이 사용된다.
상기 폴리 실리콘 / 금속막 층(250)은 상기 배리어 금속막(240) 상에 적층되나, 도 2d에서 도시된 바와 같이 상기 컨택트 홀(230)의 내부에 전부 채워지지 않는다.
따라서 하기와 같은 실리사이드 공정이 요구된다.
도 2e를 참조하면, 상기 폴리 실리콘 / 금속 층에 대하여 실리사이드(silicide)공정이 진행된다.
본 발명의 일 실시예에서 상기 금속으로 티타늄이 사용되며, 또한 상기 실리사이드(silicide)공정은 RTP(rapid thermal process)공정으로 진행된다.
상기 실리사이드 공정에 의하여 형성되는 티타늄 실리 사이드는 다 결정 실리콘과 유사한 특성을 가지면서 그보다 저항이 수배 내지 수십배 낮은 고융점의 특성을 갖는다.
본 발명의 일 실시예에서 상기 폴리 실리콘과 함께 적층되는 금속으로 티타늄이 사용되었으나 공정에 따라 텅스텐, 몰리브덴 등과 같은 다양한 종류의 금속이 사용될 수 있으며, 본 발명의 보호 범위가 상기 일 실시예에 제한되지 않는다.
도 2f를 참조하면, 상기 실리사이드화가 진행된 컨택트 및 기판에 대하여 화학적 기계적 평탄화 공정이 진행된다. 이로써 컨택트 홀(230)에만 도전물질이 적층된 컨택트가 완성된다.
상기 화학적 기계적 연마 공정을 설명하면, 기판을 일정한 굴곡을 가진 패드에 일정한 압력으로 마찰시킴으로써 기계적 연마 공정을 진행한다. 또한 상기 기계적 연마 공정은 일정한 산성 또는 염기성의 성질을 갖는 화학 용액이 공급되면서 진행된다. 상기 화학 용액은 연마 공정으로 제거되어야 하는 대상막을 약하게 만들어 상기 연마 공정이 보다 용이하게 진행되도록 한다.
본 발명의 일 실시예에 따른 컨택트 제조 방법은 종래의 기술과는 달리 화학 반응에 의하여 내부 도전물질을 컨택트 홀에 채우지 않고 실리사이드 공정에 의하여 내부 도전물질을 컨택트 홀에 채우게 된다. 이로써 화학 반응에 따른 물질층의 결함 또는 컨택트의 보이드(void)현상을 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 갖는 자에 의하여 여러 가지 변형이 가능하다.
본 발명에 따른 반도체 소자의 제조 방법은 금속 배선을 전기적으로 연결하 는 컨택트를 보다 안정적이고 높은 신뢰성 있는 공정으로 형성할 수 있게 한다. 이로써 공정 시간 단축은 물론 소자의 성능을 향상시킬 수 있다.

Claims (4)

  1. 도전층 상에 절연막을 형성하는 단계;
    상기 절연막을 선택 식각하여 상기 도전층을 노출하는 컨택트 홀을 형성하는 단계;
    상기 컨택트 홀 내측 및 하부에 배리어 금속막을 형성하는 단계;
    상기 배리어 금속막 내측에 폴리 실리콘/금속층을 형성하는 단계; 및
    상기 폴리 실리콘/금속층을 열처리하여 실리사이드화 하고, 상기 배리어 금속막 내측에 컨택트를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 배리어 금속막은 티타늄/티타늄 질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘 / 금속층은 폴리실리콘 / 티타늄층을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서, 상기 실리사이드화는 RTP 공정으로 진행되는 것을 특징으로 하는 반도체 소자 제조 방법.
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