CN108701716A - 超密集垂直传输fet电路 - Google Patents

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Abstract

公开了逻辑电路或逻辑门，包括垂直传输场效应晶体管和一个或多个有源栅极，其中该逻辑电路的CPP的数量单独地等于有源栅极的数量。逻辑电路的组件可以存在于至少三个不同的垂直电路层，包括：包括穿过向该一个或多个栅极结构(7)提供输入电压的一个导电元件和提供该逻辑电路的输出电压的另一个导电元件的水平面的一个电路层级；以及包括穿过从场效应晶体管的N输出到P输出的导电桥的水平面的另一电路层级。这种逻辑电路可以包括1‑栅极反相器、2‑栅极反相器、NOR2逻辑门和NAND3逻辑门，以及其它复杂逻辑电路。

Description

超密集垂直传输FET电路
技术领域
本发明涉及包括场效应晶体管的逻辑电路或相关装置，更具体地，涉及包括用于减小逻辑电路的占用面积的垂直传输场效应晶体管的逻辑电路。
背景技术
数字逻辑电路也被称为逻辑门，是数字电子和集成电路的构建块。常用的数字逻辑电路是反相器。其它基础逻辑电路可包括NAND和NOR电路等，其中诸如NAND3中的“3”之类的附加数字可以指示逻辑电路中的有源栅极的数量。这些逻辑电路每个都能执行不同的逻辑操作。在标准单元库(cell library)中，可以将多个晶体管串联和/或并联连接，以执行NAND、NOR和其它复杂的布尔函数。
互补金属氧化物半导体(CMOS)技术目前是制造数字集成电路(包括微处理器、微控制器或静态随机存取存储器(SRAM))中使用的反相器和其它逻辑门的主要技术。“互补”一词，指典型的CMOS电路可以使用互补的空穴型(正)型和电子型(负)FETs(场效应晶体管)对—即p-FETs和n-FETs对。n-FET使用电子作为电流载流子与n掺杂的源和漏极结合。p-FET使用空穴作为电流载流子与p掺杂的源和漏极结合。与其它数字技术相比，CMOS技术可以提供低静态功耗和高抗噪声能力。
FET(也称为MOSFET)是可用于放大或切换电子信号的场效应晶体管。MOSFET具有源电极、漏电极和栅电极。栅电极可以包括导电栅极，该导电栅极通过绝缘材料薄层(例如二氧化硅)与主半导体n沟道或p沟道电绝缘，所述绝缘材料例如二氧化硅使MOSFET的输入电阻相对较高。栅极电压控制从漏极到源极的路径是开路(“关”)还是电阻路径(“开”)。
垂直传输FET(VTFET)有希望替代标准的横向FET结构，这是由于前者在电路占用面积减小等方面具有潜在的优势。在这类结构中，电流垂直于支撑晶片，这与横向FETs中的横向电流不同。可以将包括VTFET的逻辑电路称为“垂直传输逻辑门”。
换言之，VTFET可能能够提供包括具有改进的电路密度的逻辑电路的电子器件。这种逻辑电路可以表征为相对于可比的包括横向FETs布局的逻辑电路具有较少数量的单元栅极间距CPP(cell gate pitch)。最小布线间距(wiring pitch)对于实现更密集的垂直FET布局来说也可以说意义重大。
尽管VTFETs有望替代常规横向FET结构，用于逻辑电路，在集成电路中采用VTFETs的电路和布局层级的意义一直是个挑战。
发明内容
本发明的一方面是一种包括垂直传输场效应晶体管和一个或多个有源栅极(active gates)的逻辑电路，其中逻辑电路(孤立地)的CPP的数量等于有源栅极的数量。这种逻辑电路可以包括从由以下组成的组及其组合中选择的逻辑门：仅包括一个有源栅极的1-CPP反相器；仅包括两个有源栅极的2-CPP NOR逻辑门；仅包括三个有源栅极的3-CPP NAND逻辑门。
本发明的另一方面是一种逻辑电路，其包括从由以下组成的组及其组合中选择的逻辑门：1-CPP垂直传输反相器、2-CPP双宽度垂直传输反相器、2-CPP NOR垂直传输逻辑门以及3-CPP NAND垂直传输逻辑门，其中所述逻辑电路每个包括垂直传输场效应晶体管，其中所述2-CPP双宽度垂直传输反相器与其中场效应晶体管是平面(横向)的3-CPP反相器功能相当(即等效或基本相同)，其中，2-CPP NOR垂直传输逻辑门与其中场效应晶体管是平面的4-CPPNOR逻辑门功能相当，并且其中，3-CPP NAND垂直传输逻辑门与其中场效应晶体管是平面的5-CPP逻辑门功能相当。
本发明的另一方面涉及一种逻辑电路，其包括第一垂直传输场效应晶体管和第二垂直传输场效应晶体管，第一和第二垂直传输场效应晶体管每个都具有在栅极结构的垂直相对侧上的源/漏区和相对于垂直逻辑电路的支撑衬底从底部源/漏区到顶部漏/源区垂直向上延伸的垂直鳍片；该逻辑电路还包括一个或多个栅极结构；其中所述逻辑电路的组件存在于至少三个不同的垂直层级，即包含穿过所述第一和第二垂直传输场效应晶体管的所述鳍片的至少一个水平面(即，x-y平面)的层级FET、电路层级M1和电路层级M2。电路层级M1包括穿过向该一个或多个栅极结构提供输入电压的一个导电元件和提供该逻辑电路的输出电压的另一个导电元件的至少一个水平面；电路层级M2包括穿过形成从垂直传输场效应晶体管的N输出到P输出的导电桥的一个导电元件；其中电路层级M2纵向位于电路层级M1之上并且与电路层级M1分开，并且其中电路层级M1纵向位于层级FET之上并与层级FET分开。
本发明的另一方面涉及一种NOR垂直传输逻辑门，其包括：多个垂直传输场效应晶体管，每个垂直传输场效应晶体管具有位于栅极结构的垂直相对侧上的漏/源区和相对于垂直反相器的支撑衬底从底部源/漏区到顶部漏/源区垂直向上延伸的和垂直鳍片；具有不同输入的两个独立的栅极结构；其中逻辑电路的组件存在于至少三个不同的垂直层级中，即包括穿过垂直传输场效应晶体管的鳍片或栅极的至少一个水平面的层级FET、电路层级M1和电路层级M2。电路层级M1包括穿过向栅极结构提供输入电压的一个导电元件和提供逻辑电路的输出电压的另一各导电元件的至少一个水平面；M2包括至少一个穿过形成从场效应晶体管的N输出到P输出的导电桥的一个导电元件的水平面，其中电路层级M2纵向位于电路层级M1之上并与之分开，并且其中电路层级M1垂直位于层级FET之上。NOR垂直传输逻辑门是与其中场效应晶体管为平面的4-CPP NOR逻辑门功能相当的2-CPP NOR垂直传输逻辑门。
本发明的再一个方面涉及包括多个垂直传输场效应晶体管的NAND3垂直传输逻辑电路，每个垂直传输场效应晶体管具有在栅极结构的垂直相对侧上的源/漏区和(相对于垂直逻辑电路的支撑衬底)从底部源/漏区到顶部漏/源区垂直向上延伸的垂直翅片；三个独立的栅极结构，每个具有电压输入；其中该逻辑电路的组件存在于至少三个不同的垂直层级中：即包括穿过垂直传输场效应晶体管的鳍片或栅极的至少一个水平面的层级FET、电路层级M1和电路层级M2。电路层级M1包括穿过向至少一个或全部栅极结构提供输入电压的一个导电元件和提供逻辑电路的输出电压的另一导电元件的至少一个水平面；电路层级M2包括穿过形成从场效应晶体管的N输出到P输出的导电桥的至少一个水平面；电路层级M2纵向位于电路层级M1之上，电路层级M1纵向位于层级FET之上并与层级FET分开。该NAND垂直传输逻辑电路是与其中的场效应晶体管为平面的5-CPP逻辑门功能相当的3-CPP逻辑门。
附图说明
被认为是本发明的主题在说明书结尾处的权利要求中被特别指出并清楚地要求保护。从以下结合附图的详细描述中，本发明的前述和其它特征和优点是显而易见的，附图中：
图1是根据本发明的一个实施例的包括垂直传输场效应晶体管(VTFETs)的1-CPP垂直传输反相器的实施例的布局的横截面示意侧视图；
图2A是图1的1-CPP垂直输送反相器的俯视图，示出了反相器内各个层级的各种组件的俯视图，俯视图与用于标识反相器的各种组件和层级的键(key)一起示出；
图2B、2C、2D和2E的组合示出了图2A的反相器结构的分解图，图2B示出了图2A的反相器结构的下部的俯视图；图2C示出了图2A的反相器结构的中下部的俯视图；图2D示出了图2A的反相器结构的中上部；图2E表示图2A的反相器结构的上部；
图3A示意性地显示2-CPP垂直传输NOR2逻辑门的实施例的俯视图，示出了该逻辑门的各种组件和层级的俯视图，该俯视图与用于识别该逻辑门的各种组件和层级的键一起示出；
图3B、3C、3D和3E的组合示出了根据本发明的实施例的图3A的NOR2逻辑门的结构的分解图，其中，图3B描绘了图3A的结构的下部的俯视平面图；图3C描绘了图3A的结构的中下部的俯视图；图3D描绘了图3A的结构的中上部；图3E表示图3A的结构的上部。
图4A、4B和4C分别示意性地示出与2-CPP垂直传输双宽度反相器并排的1-CPP垂直传输反相器、2-CPP垂直传输NOR2逻辑门和3-CPP垂直传输NAND3逻辑门的顶视平面图，示出了在使用根据本发明实施例的布局设计的同时连续添加有源栅极和VTFETs。
图5A和5B示意性地将根据本实施例的包括垂直传输FETs的逻辑门相关联的CPP与根据现有技术的包括平面FETs的逻辑门的CPP进行比较，其中，图5A示意性地示出包括VTFET的逻辑门和相关CPP的组合的俯视平面图，逻辑门由(从左到右)第一1-CPP反相器，第二1-CPP反相器、2-CPP NOR2逻辑门、第三1-CPP反相器和第四1-CPP反相器组成，并且其中，图5B示出包括平面FET的逻辑门和相关CPP的组合的俯视平面图，逻辑门由(从左到右)两个3-CPP反相器组成。
具体实施方式
通过利用VTFET和相关的电路布局来获得新颖的逻辑电路，申请人已经能够减少集成电路中所需的额外扩散断裂(diffusion breaks)的数量。高级CMOS逻辑电路需要扩散断裂以将源/漏区与相邻的FET隔离。取决于所采用的隔离技术，对于每个隔离电路来说的损失(penalty)可能是一到两个额外的扩散断裂。这种损失对于移动设备等低驱动产品来说是最重要的。
本文公开的逻辑电路尤其包括1-CPP反相器电路、2-CPP NOR2逻辑电路和3-CPPNAND3逻辑电路。消除这些极低驱动电路的扩散断裂能显著地提高产品密度。术语“CPP”表示单元栅极间距(cell gate pitch)。
以下定义和缩写将用于解释权利要求书和说明书。如本文所使用的，术语“包括”、“包含”、“含有”、“包括”、“有”、“具有”、“内含”或其任何其它变体意在涵盖非排他性的包含。例如，包含一系列元素的物品或装置不一定仅限于那些元素，而是可以包括未明确列出的或者此类物品或装置所固有的其它元素。
如本文所使用的，元件或组件之前的“一”和“一个”就该元件或组件的实例(即发生)的数量而言是非限制性的。因此，“一个”或“一个”应理解为包括一个或至少一个，并且该元素或组件的单个形式也包括复数，除非该数字显然意味着是单个的。
如本文所使用的，术语“发明”或“本发明”是非限制性术语，并且不旨在指代特定发明的任何单个方面，而是涵盖说明书和权利要求书中描述的所有可能的方面。
本文描述了本公开的结构的详细实施方案。然而，应该理解，所公开的实施例仅仅是对可以以各种形式实施的所公开结构的说明。另外，结合本公开的各种实施例给出的每个示例旨在是说明性的而非限制性的。此外，附图不一定按比例绘制，某些特征可能被夸大以显示特定组件的细节。因此，本文公开的具体结构和功能细节不应被解释为限制，而仅仅作为用于教导本领域技术人员以各种方式使用本公开的方法和结构的代表性基础。出于以下描述的目的，术语“上”、“下”、“顶部”、“底部”、“左”和“右”及其派生词可基于上下文涉及所公开的结构，因为它们以图为导向。不同图中的相同数字可以指代相同的结构组件或其部分。
如上所述，根据本发明实施例，可以产生以减小的电路占用面积和更高的电路密度为特征的逻辑电路(门)。存在用于表征电路密度的各种技术。例如，CMOS制造工艺可以通过其技术节点来表征，其中技术节点被定义为阵列中相同特征之间的距离的一半，即半间距。具体地，例如，45纳米(nm)技术节点对应于具有45nm的半间距的CMOS存储器单元。基于这样的参数，可以预期在不久的将来CMOS工艺的连续缩小。
用于表征布局密度的其它参数可以包括金属间距(有源区上的电宽度)用鳍间距和栅极间距测量的单元间距(宽度)、以及在VDD(到FET的正电源电压)和地面导轨之间测量的单元间距(高度)，以及其它参数或基准。例如，栅极间距可以定义为等于:(非接触栅极之间的距离)/2。更具体地，可以通过将两个特征之间的空间与其中一个特征的宽度相加来确定间距，从而产生可允许的“间距”。
然而，为了将本发明的垂直传输逻辑电路或结构的电路密度与可比较的传统横向传输逻辑电路进行比较，电路占用面积可以有利地以其“单元栅极间距”或CPP来表征，其中在基于网格设计中，反相器或其它电路的元件可以放置在可以称为布局基本单元(LBU)的网格上。放置网格必须是指定LBU网格的倍数，例如1-CPP、2-CPP和3-CPP逻辑门。CPP也可用于表示单元多间距，但本文所用的CPP不限于多晶硅栅极，而是通常适用于所有相关的有源栅极材料，如本领域技术人员将理解的那样。
特别地，具有优化布线的平面反相器通常采用两到三个CPP，而具有垂直传输晶体管的反相器采用一个CPP。可比较的平面NOR2电路需要三到四个CPP而对于具有垂直晶体管的NOR2电路来说则是2-CPP，如本文进一步所描述的那样。
因此，例如，本文公开的NAND3逻辑电路(或“逻辑门”)的单元栅极间距可以等于一个整数乘以(“X”)栅极间距或3-CPP。同样地，简单反相器单元的单元栅极间距可以等于栅极间距P的整数倍，其是2-CPP。因此，通过使用本发明的实施例，逻辑电路的单元栅极间距可以从传统电路中的3-CPP减小到下文描述的公开实施例中的2-CPP。具体地，例如，根据本发明的实施例，可以将四CPP的传统逻辑电路简化为2-CPP逻辑电路，并且可以将5-CPP的传统逻辑电路转换为3-CPP逻辑电路。
具体地，本文描述了用于逻辑电路的包括垂直FET的新颖电路设计，该设计允许1-CPP隔离反相器和2-CPP隔离反相器。其它逻辑电路可以包括利用VTFETS和本文公开的新颖电路布局的2-CPP NOR2逻辑电路和3-CPP NAND3逻辑电路，其中可以避免额外的扩散断裂。
消除这些逻辑电路的扩散断裂可以显著地提高产品密度。扩散断裂会显着降低电路密度，对于较低的驱动电路来说尤其如此。这个问题变得更加严重，因为由于工艺限制，更先进的节点正朝着双扩散断裂发展。
尽管垂直晶体管结构部分地可以在减小的器件占用面积方面提供优势，但是还需要考虑电路层级。这是因为，由于垂直FET中堆叠的源和漏区，诸如连接一些触点的不可行性之类的布局限制可能导致更大的布局面积。
因此，在用逻辑门中的垂直VTFET替换横向FET之前，必须特别注意晶体管和其它布局特征之间的互连。期望提供一种互连方案，用于将一个高度(拓扑)层级上的各种特征连接到另一层级上的特征，这可以有助于电路密度。
此外，集成电路中的逻辑门可以包括以各种方式互连的FETs。例如，组合逻辑电路可以包括与非门、或非门以及其它这样的逻辑门。集成电路中的导电元件可以以各种方式连接以实现规定的逻辑目标。
在一些实施例中，两个晶体管可以相互连接。例如，1-CPP(“单指”或“单栅极”)反相器布置可以采用一对PMOS和NMOS晶体管，其具有连接晶体管对的栅极导体的单个输入导体。同样，NAND和NOR逻辑门可以采用成对的PMOS和NMOS晶体管，其中每对的栅极导体通过单个输入导体连接。
参见图1，示出了垂直1-CPP垂直传输反相器1的布局的横截面侧视图。该反相器包括两个垂直传输场效应晶体管(VTFETs)，每个包括第一源区和漏区2和3以及第二源区和漏区4和5(而当VTFET中的两个区的其中之一用作源区时，另一个用作漏区，如本领域技术人员将容易理解的那样)。VTFETs中的源区和漏区可以称为源/漏区或S/D区。
图1中的VTFETs还包括栅极结构7(此例中是相互式或共用栅极)，其可以包括栅极导体和栅极电介质组件(未示出)，并且邻接分别垂直定位于相对较低的第一和第二源/漏区2/4和相对较高的第一和第二源/漏区3/5之间的VTFET第一垂直鳍片6和第二垂直鳍片9的周围。应当理解，每个垂直鳍片与相应的S/D区邻接、电连接。特别地，每个垂直鳍片6和9在相对的S/D区之间形成半导体沟道。垂直鳍片6和9可以被栅极结构7围绕至少一个侧面，特别是围绕所有四个侧面，在后一种情况下，栅极结构可以被称为环绕栅极。
可以使用电场来控制由图1的两个VTFET中的垂直鳍片6和9的半导体材料形成的沟道的电导率，如本领域技术人员可以理解的那样。
在图1中的第一和第二VTFET共用的栅极7上方指示了一个到VTFETs的电压输入10。电压输入或用于此目的的金属轨道连接到反相器的电路层级M1中的导电元件。术语“电路层级M1”表示一个垂直高度水平，其明显不同于并且相对于此后将要描述的电路层级M0、电路层级M1和层级FET的垂直高度。图1中的层级FET和电路层级M0、M1和M2分别指的是从较低水平到较高水平的垂直水平。每个电路层级可以包括1-CPP反相器中的一个或多个电路“层”(layer)。穿过某个层级中的电路层的水平(x-y)面与穿过不同电路层级中的电路层的水平面垂直分离。在一个实施例中，每个层级中的一个或多个电路层相对于其它指定的层级中的一个或多个其它层垂直定位。每个电路层可以是单层级，但是，电路层(每个包括导电元件)的数量，可以多于图1的1-CPP反相器的层级的所示的数量。
特别地，再次参照图1，电路层级M0、M1和M2指的是不同的导电电路层级，每个导电电路层级包括一个或多个导电元件(通常是金属)，这些导电元件在后面的图中被编号，具体地说，在将要说明的图2B、2C、图2D和图2E中被编号。图1中的层级V0、V1和V2。图1中所示的导电通孔指的是通向电路层级或电路层级之间的不同层级的导电通孔(“通孔元件”)，并且可包括穿过每个通孔层级中的电介质或绝缘层的平面。例如，通孔层级V0纵向位于层级FET和电路层级M0之间，通孔层级V1纵向位于电路层级M0和电路层级M1之间，并且通孔层级V2纵向位于电路层级M1和电路层级M2之间。在图1的反相器结构1中，电路层级M2可以将一个VTFET的N电压输出连接到另一个VTFET的P电压输出36(并且可选地还连接到图1中的交流电压输出38)。
在图1中，例如包含硅化钛，硅化钽等(统称为“TS”)的S/D底部触点24和26，可以用在沟道内，用于将底部S/D区2和4分别连接到地28和反相器1的电源30。例如，可以通过在室温下沉积硅化钽、然后在更高温度下退火来制备这种触点。例如，硅化钼(MoSi2)也可用于沟道内。
顶部S/D区的触点——顶部触点40和44(也称为顶部S/D触点)在图1中标记为CA，栅极触点42在图1中标记为CB。这种触点可以例如包括钨。CA和CB触点之间的区别主要在于它们可以落在不同类型的表面上并被蚀刻到不同的深度。例如，CA触点可以落在硅化区上，而CB触点可以接触金属栅极。特别地，顶部S/D触点40和44可用于将S/D区3和5的顶部分别电连接到反相器1的电压输出36以及(可选地)交流电压输出38。
如图1所示，图1的反相器1中的垂直传输(电子或空穴)可以从底部S/D区开始、从下部到上部层级按以下顺序发生：底部触点、V0、M0、V1和M1。也如图1所示，反相器1中的垂直传输也可以从顶部S/D区开始、从下部到上部层级按以下顺序发生：顶部S/D触点、V0、M0、V1、M1、V2和M2。
现在转向图2A，示出了反相器结构1内的各种层级的各种组件的透视俯视图。以及用于识别反相器的各种组件或层级的图案的键。这样，在图2A中示出了反相器结构1中M0、M1和M2层级中的S/D区、栅极和导电元件，它们由附带的键标识。
特别地，图2A描绘了图1的1-CPP垂直传输反相器的俯视透视平面图，图2B、2C、2D和2E描绘了图1的反相器结构的分解图。图2B、2C、2D和2E一起示出了在前的图2A的反相器结构的分解图，在它们的左侧，参考了各附图中使用的图案键(a key of patterns)，该键与图1中的反相器结构1旁边的键相似但不相同。
特别地，图2B描绘了图2A的1-CPP垂直传输反相器的最下的垂直部分的俯视图。该下部包括—但不限于—层级FET，其至少包括VTFETs的部分，包括鳍片(6和9)和有源栅极7。层级FET可以被定义为与其它所述层级不同的层级，其包括至少一个水平(x-y)平面，该平面穿过反相器逻辑电路中的VTFETs的鳍片和栅极。层级FET位于电路层级M0的垂直下方，其中通孔层级V0垂直地位于层级FET和电路层级M0之间。如图2B所示，包括层级FET的反相器的下部，可从下垂直位置到上垂直位置顺序地包括以下组件：顶部源/漏区3和5，第一和第二鳍片6和9，以及栅极结构7，其中触点40、42、44被显示为垂直地位于在栅极结构7上方。底部触点24和26连接到底部S/D区，底部S/D区因此被底部触点隐藏。
图2C描绘了图2A的反相器结构的中下垂直部分。特别地，图2C描绘了包括图1和图2的1-CPP垂直反相器传输反相器结构的电路层级M0和通孔层级V0的垂直部分。参照图1。2A。电路层级M0包括—但不必限于—导电元件12a、12b、12c、12d和12e。电路层级M0包括至少一个穿过这些导电(例如，金属)元件中的一个或全部的水平(x-y)平面。图2C中的导电通孔13通常穿过位于层级FET和电路层级MO之间的介电层。电路层级M0位于层级FET的垂直上方和电路层级M1下方，其中通孔层级V0垂直位于层级FET和电路层级M0之间。具体地，电路层级M0可以包括以下组件中的至少一个或全部：间接地(电)连接到不同层级中的地的导电元件12a，间接地连接到不同层级中的导电桥(从N输出到P)输出)的导电元件12b，间接地连接到不同层级中的输入导电元件12c，在不同层级中间接地连接到导电桥的导电元件12d，和间接地连接(在垂直传输方面)到电源在不同层级中的电源的导电元件12e。下面将进一步描述其它层级。
图2D描绘了图2A的反相器结构的中上垂直部分，包括电路层级M1(以及通孔层级V1)。特别地，图2D描绘了图2A的1-CPP垂直反相器结构1的平面图中包括层M1的组件的垂直部分。该垂直部分可以包括—但不必限于—垂直高度层级M1，该垂直高度层级M1又可以包括导电元件14a、14b、14c、14d和14e中的至少一个或全部。电路层级M1可包括穿过导电元件14a、14b、14c、14d和14e中的至少一个(或全部)的水平(x-y)平面。电路层级M1纵向位于电路层级M0的上方和电路层级M2的下方，其中，通孔层级V1(包括通孔元件15)纵向位于电路层级M0和M1之间。
如图2D中所示，电路层级M1中的导电元件可以电连接到多个轨道，每个轨道都关于一个“引脚”(pin)。例如，图2D的实施例示出了7-引脚库，但是可以使用更多或更少数量的引脚。先前图2C中的在通孔层级V0中的通孔元件13将导电元件12a、12b、12c、12d和12e分别电连接到图2D中的导电元件14a、14b、14c、14d和14e。
电路层级M0、M1和M2是不同且独立的拓扑垂直层级。图2D中的电路层级M1可以包括以下组件：到同一层级中的地(GND)的导电元件14a，到不同层级中的导电桥的导电元件14b，到同一层级中的栅极的输入的导电元件14c，在同一层级中提供输出的导电元件14d，以及来自同一层级中的电源的导电元件14e。图2D中在通孔层级V1中的通孔元件15，可以将导电元件14a、14b、14c、14d和14e电连接到图2E中所示的导电桥。
图2E描绘了图2A的反相器结构1的上部垂直部分，其包括电路层级M2(以及通孔层级V2)。特别地，图2E以平面图示出了一个垂直部分，其包括图2A的1-CPP垂直传输反相器结构的电路层级M2。该垂直部分包括—但不必限于—垂直高度电路层级M2，其至少包括导电元件16(也称为“导电桥”)。电路层级M2包括至少穿过导电元件16的水平(x-y)平面。电路层级M2位于电路层级M1的垂直上方，其中通孔层级V2纵向位于电路层级M2和M1之间。如前所述，层级M2中的导电桥16为VFETs的提供N输出至P输出。图2E中在通孔层级V2中的通孔元件17把先前图2D中的导电元件14b和14d电连接到图2E中的导电元件16。
现在转向图3A中，以顶部透明平面图示出了2-CPP NOR2垂直传输门100的一个实施例，其中示出了各种组件和层级。3A的顶部示漏极的电压VDD，具体是一个正电压。图3A的底部示出了源极的电压VSS，具体是一个负电压源。
很明显，图3A的2-CPP NOR2垂直传输逻辑门100包含(如图3A中的附带的键所进一步标识的)两个栅极结构。这样，示出了图2A的反相器结构逻辑门100中的S/D区、栅极、两个栅极共用的顶部触点CA、以及对应于M0、M1和M2电路层级的导电元件，如附带的键所标识的那样。
图3B、3C、3D和3E的组合描绘了图3A的逻辑门的分解图。在图3B的左侧，参考了附图3B、3C、3D和3E中使用的图案的键，该键与图3A中的2-CPP NOR2结构旁边的键相似但不相同。
特别地，图3B示出了图3A的2-CPP NOR2垂直传输逻辑门的下垂直部分，其包括栅极107a和107b，鳍片106a、106b，其中在第一对鳍片106a和106b上方示出了公共顶部触点140，在第二对鳍片上示出了两个触点144a和144b(这些鳍片被触点隐藏)。还示出了S/D区226和224以及底部S/D触点124a和124b。
如图3B中所示，在前的图3A的逻辑门包括两个栅极107a和107b，以及分别通过触点42a和42b到这两个栅极的两个电压输入，其中两个VTFET并联连接，两个VTFET串联连接。然而，除了栅极的数量之外，可以认为图3A的2-CPP逻辑门的布局与图1的1-CPP反相器，并且在原理上类似于图1的1-CPP反相器。特别地，该2-CPP NOR2垂直传输逻辑门同样可以包含在明显不同的垂直层级中的不同元件，这些层级可以称为层级FET、电路层级M0、电路层级M1和电路层级M2，基本上如上文所定义的那样。
因此，图3B至3E的组合示出了图3A的逻辑门的垂直部分的分解图，其中电路层级M2可在层级M1的上方。具体地，电路层级M2也可以在电路层级M1和M0二者的上方。电路层级M2也可以在电路层级M1和层级FET二者的上方。最后，电路层级M2也可以在电路层级M1和M0的上方，其中电路层级M0在层级FET的上方。
如前所述，图3A至3E中描绘的2-CPP逻辑门与1-CPP反相器相比具有额外的栅极，可以由层级FET表征。电路层级M0、电路层级M1和电路层级M2(其中每个电路层级都可包括一个或多个电路层)。一个层级的一个或多个电路层纵向相对于其它指定的层级而定位。因此，图3A的2-CPP逻辑门具有的层数可以多于图3A所示的实施例中的层级。
具体地，在描绘图3A的2-CPP NOR2逻辑门的部分的图3B至3E中，电路层级M0、M1和M2可以指明显不同的电路层级，每个电路层级包括不同的导电元件，其可以以类似于图2B到图2E的方式编号，但增加了与第二对VTFETs相关的元件。
现在参考图3C，该图描绘了图3A的2-CPP NOR2垂直传输逻辑门的中下垂直部分，包含导电元件112a、112b、112c、112d、112e、112f和112g。导电通孔元件113存在于通孔层V0中，将后者的导电元件连接到下一更高电路层级M1中的导电元件，如下一个图3D中所示。
如图3D中所示，该图描绘了图3A的2-CPPNOR2垂直传输逻辑门的中上垂直部分，包含在电路层级M1中的导电元件114a、114b、114c、114d、114e和114f，以及在通孔层级V1中的导电通孔元件115。
如图3E所示，该图描绘了图3A的2-CPPNOR2垂直传输逻辑门的上垂直部分，包含在电路层级M2中的导电元件(或“桥”)116，其由导电通孔元件117连接到前图3D中所示的较低的导电元件。
因此，在图3C、3D和3E中，存在通向各电路层级(或位于各电路层级之间)的不同通孔元件(在层级V0，V1和V2中)，具体是图3C中的通孔元件113、图3D中的通孔元件115以及图3E中的通孔元件117。每个通孔层级可以包括一个或多个穿过绝缘材料或介电层的导电通孔，其或者连接两个不同的电路层级中的导电元件，或者(就图3C中的通孔113来说)将VFET连接到电路层级。
如图3A至3E的组合所示，与图1的1-CPP反相器一样，图3A的NOR2逻辑门中的垂直传输可从底部S/D区自下而上地按照以下顺序发生：底部触点、V0、M0、V1和M1。而且，如前所述，逻辑门中的垂直传输可从顶部S/D区自下而上地按照以下顺序发生：S/D顶部触点、V0、M0、V1、M1、V2和M2。在图3A中所示的逻辑门100的结构中，电路层级M2可以将来自一对VTFETs的N电压输出连接到另一对VTFETs的P输出。
如在反相器逻辑门中那样，如图3A至3E所示的NOR2逻辑门或其部分包含位于电路层级M0垂直下方的层级FET，其中，通孔层级V0纵向位于层级FET和电路层级M0之间。层级FET可包括至少一个穿过VFET的鳍片和/或栅极结构的水平面。包括在层级FET上方的NOR2逻辑门的下垂直部分的电路层级M0，可包括至少一个穿过该层级中含有的一个或多个导电元件的水平(x-y)面。电路层级M0纵向位于层级FET的上方和电路层级M1的下方，其中通孔层级V1纵向位于电路层级M0和M1之间。电路层级M0可以包括以下组件中的至少一个或全部：间接地连接到不同层级中的地的导电元件，间接地连接到不同层级中的从N输出到P输出的导电桥的导电元件，间接地连接到不同层级中的输出的导电元件，以及间接地连接到不同层级中的电源的导电元件。
如图3D所示，图3A的NOR2垂直传输逻辑门中的电路层级M1可包含导电元件114a、114b、114c、114d、114e和114f，至少一个水平面可以穿过它们的至少一个或全部。电路层级M1纵向位于电路层级M0的上方和电路层级M2的下方，其中通路层级V2中的通路元件纵向位于电路层级M1和M2之间。电路层级M1可以包括以下组件中的一个或全部：在同一层级中直接接地的导电元件；直接来自同一层级中的两个输入端的导电元件；在同一层级中直接接到输出端的导电元件；间接接到不同层级中的从N输出到P输出的导电桥的导电元件，以及直接接到同一层级中的电源的导电元件。
电路层级M2包括至少一个穿过图3E中的导电元件116的水平(x-y)平面。电路层级M2纵向位于电路层级M1的上方，其中通路层级V2中的通路元件纵向位于电路层级M2和M1之间。电路层级M2中的导电元件116包括用于VFETs的从N输出到P输出的导电桥。
在图3A的垂直传输NOR2逻辑门100中，电路层级M2在电路层级M1的上方。具体地，电路层级M2也可以在电路层级M1和M0二者的上方。电路层级M2也可以在电路层级M1和层级FET的上方。最后，电路层级M2也可以在电路层级M1和M0之上，其中电路层级M0在层级FET之上。如这里所定义的，穿过垂直传输逻辑门的一个层级的水平面处于比穿过垂直传输逻辑门的一个更低的水平面更高的垂直高度。
此外，可以沿与先前描述的NOR2逻辑门相同的线设计3-CPP垂直传输NAND3逻辑门设计。这在从图4A至图4C的逻辑门的发展中描述，其展现了—经由图4A中的1-CPP反相器1的电路、到图4B中的2-CPP垂直NOR2门100、再到图4C中的3-CPP NAND3逻辑门200—逐渐(从左到右)演变的垂直传输逻辑电路。图4A至4C中的结构201示意性地代表栅极结构(gatestructures)。栅极201下方的矩形区域203表示有源底部源/漏区。栅极201上方的垂直椭圆205表示与鳍片上方的顶部源/漏区连接的触点。栅极上方的矩形207也表示与顶部源极/漏极结构连接的触点。底部源/漏区上方的较为细长的水平椭圆209表示与底部源/漏区中的沟道连接的触点，其或者接地或者连接到电源。栅极上方的较不细长的水平椭圆211表示与栅极连接的触点。
因此，图4C中所示的3-CPP垂直传输NAND3 200可以包括多个并联或串联的VTFETs，其中3-CPP垂直传输NAND3可以从图4B的2-CPP垂直传输NOR2导出(通过补充相关元件并调整布置，如本领域技术人员将理解的那样)，正如图4A的2-CPP双宽度垂直传输反相器可以从其旁边的1-CPP垂直传输反相器1导出一样。
如本领域技术人员将理解的那样，可以基于本发明公开的1-CPP反相器、2-CPP双宽度反相器、2-CPP NOR2逻辑门和3-CPP NAND3逻辑的设计来构造更进一步的逻辑电路或逻辑门的组合。例如，通过适当的翻转(flipping)、形成镜像和/或类似操作，从NAND3逻辑门的结构开始，可以获得类似的5-CPP垂直传输逻辑门。因此，图4A、4B和4C从左到右示例示了被设计得包含更多有源栅极的更复杂电路，其可以都采用本文中大体公开的总体布局设计。
例如，存储单个信息比特(bit)的单个CMOS SRAM单元的一个特定配置包括六个晶体管：具有第一和第二互补FETs的第一电路；具有第三和第四互补FETs的第二电路；和两个接入FETs。单元的第一和第二电路交叉耦合(cross-coupled)，形成存储一个比特的触发器。
现在转看图5A和5B，比较如本文所公开的包含垂直FETs的逻辑门与包括现有技术中公开的平面FETs的逻辑门。特别地，图5A示意性地描绘了包括VTFETs的多个垂直传输逻辑电路的一个实施例的俯视平面图，这些逻辑电路包括(从左到右)第一1-CPP反相器301、第二1-CPP反相器302，2-CPP NOR2逻辑门303、第三1-CPP反相器304和第四1-CPP反相器305。很明显，布线和隔离不需要额外的CPP。相比之下，图5B描绘了包括平面/横向FETs的多个逻辑电路的俯视平面图，这些逻辑电路包括(从左到右)第一3-CPP反相器306和第二3-CPP反相器307。显然，需要额外的CPP用于布线和隔离，隔离栅极由图5B中的两个3-CPP反相器之间的细长椭圆所示。因此，图5A和图5B组合地提供了采用根据本实施例的VTFETS的逻辑门所需的CPP与为采用需要隔离栅极(如图5B所示)的平面/横向FETs的可比或等同的逻辑门布线和隔离所需的CPP之间的代表性比较。
鉴于以上所述，本发明的另一方面，是用于隔离逻辑门(包括NAND、NOR和反相器)的CPP的数量，可以等于逻辑电路中的有源栅极的数量。特别地，具有一个有源栅极的逻辑门，例如简单的反相器，可以由1-CPP逻辑电路表征，包括与相邻逻辑电路的隔离(即，处于隔离)。具有两个有源栅极的逻辑门，例如2-栅极反相器或NOR逻辑门，可以由2-CPP电路表征，包括与相邻逻辑电路的隔离。具有三个有源栅极(例如NAND逻辑门)的逻辑门可以由2-CPP电路表征，包括与相邻逻辑电路的隔离。
如本领域技术人员将理解的，上述垂直传输电路结构可以通过常规方法制造。例如，其上支撑有VTFETs的衬底，尽管为简单起见未在各附图中示出，但可包括半导体衬底，特别是掺杂硅基单晶材料的n型或p型。布置在衬底的上表面上的可以是各种隔离结构(未示出)，包括本文公开的电路。例如，可以通过浅槽工艺形成隔离结构。在任一种情况下，隔离结构用于将衬底的一部分中的有源或无源器件与衬底的另一部分内的有源或无源器件隔离。
接触沟道(contact trenches)的宽度通常可以变化。例如，接触沟道的宽度可以在约15至约100nm的范围内，特别是20至约50nm的范围内。沟道内的触点可包括当被沉积时提供低接触电阻(例如，低于1×10-8欧姆·cm 2的接触电阻)的任何材料或材料组合。这种触点可以通过化学气相沉积工艺(CVD)、原子层沉积(ALD)或其它合适的工艺形成。触点的总厚度可以变化，并且不受限制。例如，触点的总厚度可以在约1至约15nm的范围内。
源/漏区的触点可以用触点金属(contact metal)形成。合适的触点金属的非限制性实例包括铝、铂、金、钨、钛或其任何组合。这种触点金属可以通过已知的沉积工艺——例如CVD、PECVD、PVD、电镀、热或电子束蒸发和溅射—而被沉积。NFET(第一VTFET晶体管)的触点金属与PFET(第二VTFET)中的触点元件可同可不同。
源区和漏区可以通过外延生长工艺形成，该工艺将晶体层沉积到下面的晶体衬底上。在一些实施例中，可以在沉积期间通过添加掺杂剂或杂质来掺杂外延硅、硅锗和/或碳掺杂的硅(Si：C)以形成硅化物。外延源极/漏极可以掺杂有n型掺杂剂或p型掺杂剂，这取决于晶体管的类型。或者，可以通过将掺杂剂掺入衬底中来形成源/漏区。
在垂直FETs中，栅极金属/多晶硅沉积可以在形成源极/沟道/漏极的垂直柱周围进行。栅极结构包括高k栅极电介质。高k介电材料可以是介电常数大于4.0、7.0或10.0的介电材料。用于高k介电材料的合适材料的非限制性例子包括氧化物、氮化物、氮氧化物、硅酸盐(例如金属硅酸盐)、铝酸盐、钛酸盐、氮化物或其任何组合。高k材料的实例包括—但不限于—诸如以下的金属氧化物：氧化铪、氧化铪硅、铪硅氮氧化物、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧氮化锆、氧化钽、氧化钛、钛酸锶钡、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钪铅钪、铌酸铅锌或它们的任何组合。高k材料还可包括诸如镧和铝的掺杂剂。
高k介电材料层可以通过已知的沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、蒸发、物理气相沉积(PVD)、化学溶液沉积或其它类似的工艺。高k介电材料的厚度可以根据沉积工艺以及所使用的高k介电材料的组成和数量而变化。高k介电材料层的厚度可以为约0.5至约20nm。
用于栅极的功函数金属(包括多晶硅)可以设置在高k介电材料层上。功函数金属的类型可能取决于晶体管的类型，并且可能在NFET和PFET之间不同。合适的功函数金属的非限制性实例包括p型功函数金属材料和n型功函数金属材料。P型功函数材料可包括诸如钌、钯、铂、钴、镍和导电金属氧化物或其任何组合的组合物。N型金属材料可包括诸如铪、锆、钛、钽、铝、金属碳化物(例如碳化铪、碳化锆、碳化钛和碳化铝)、铝化物或其任何组合的组合物。
设想用常规方法来在电路中形成导电元件、通向导电元件的轨道(tracks)、和通孔元件。可以在电路层级之间沉积一层或多层的层级间介电材料。如本领域技术人员将理解的，可以通过层级间电介质形成开口或通孔元件，并填充导电材料。
已经出于说明的目的给出了对本发明的各种实施例的描述，但这些描述并非旨在穷举或把发明限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。本文使用的术语的选择是为了最好地解释实施例的原理、实际应用或对市场中的技术的技术改进，或者使本领域的其它普通技术人员能够理解本文公开的实施例。

Claims (16)

1.一种逻辑电路，包括：
第一垂直传输场效应晶体管和第二垂直传输场效应晶体管，每个都具有在栅极结构的垂直相对侧上的源/漏区和相对于垂直反相器的支撑衬底从底部源/漏区到顶部漏/源区垂直向上延伸的垂直鳍片；
一个或多个栅极结构；
其中该逻辑电路的元件存在于至少三个不同的垂直层级，包括穿过第一和第二垂直传输场效应晶体管的鳍片的水平面的层级FET的、电路层级M1和电路层级M2；
其中电路层级M1包括至少一个水平面，该水平面至少穿过一个向该一个或多个栅极结构提供输入电压的导电元件和另一个提供该逻辑电路的输出电压的导电元件；
其中电路层级M2包括穿过至少一个导电元件的水平面，该导电元件形成从场效应晶体管的N输出到P输出的导电桥；和
其中电路层级M2纵向位于电路层级M1之上并且与其分开，并且其中电路层级M1纵向位于层级FET之上并与其分开。
2.根据权利要求1所述的逻辑电路，其中所述逻辑电路包括选自由以下组成的组的、以及由以下组合的逻辑门：1-CPP垂直传输反相器，2-CPP双宽度垂直传输反相器，2-CPP NOR垂直传输逻辑门和3-CPP NAND垂直传输逻辑门，其中：
2-CPP双宽度垂直传输反相器提供与其中场效应晶体管是平面的3-CPP反相器的相当的功能；和
其中，3-CPP NAND垂直传输逻辑门提供与其中场效应晶体管是平面的5-CPP逻辑门的相当的功能。
3.根据权利要求1所述的逻辑电路，其中电路层级M1纵向位于电路层级M0的上方和电路层级M2的下方，其中电路层级M0包括连接到顶部源极/漏极区中的沟道中的触点和底部源极/漏区中的沟道中的触点的导电元件。
4.根据权利要求1所述的逻辑电路，其中一个或多个通孔元件纵向位于电路层级M1和M2中的导电元件之间并且与它们电连接。
5.根据权利要求1所述的逻辑电路，其中，电路层级M1包括以下组件中的一个或全部：在相同的层级中电连接到地和电源的导电元件，在相同的层级中电连接到电压输出的导电元件，以及在相同的层级中连接到栅极的电压输入的导电元件。
6.根据权利要求1所述的逻辑电路，还包括电路层级M0，其包括位于层级FET之上且位于电路层级M1之下的该逻辑电路的垂直部分，该电路层级M0包括穿过该层级中的导电元件的至少一个的水平面，电路层级M0中的导电元件包括以下组件中的至少一个或全部：在更高层级间接地连接到地、电源、输入、输出的导电元件和从N输出到P输出的导电桥。
7.根据权利要求6所述的逻辑电路，其中，层级FET纵向位于电路层级M0之下，并且其中至少一个导电通孔纵向位于层级FET和电路层级M0之间。
8.根据权利要求1所述的逻辑电路，其中，层级FET包括穿过垂直传输场效应晶体管的鳍片或栅极的至少一个水平面。
9.根据权利要求1所述的逻辑电路，其中该逻辑电路中的垂直传输从底部S/D区开始，从低层级到高层级的顺序如下：从底部S/D区的触点通过通孔元件到达电路层级M0中的导电元件，并且通过另一个通孔元件，到达电路层级M1中的导电元件，然后到达地和电源。
10.根据权利要求1所述的逻辑电路，其中该逻辑电路中的垂直传输按照从顶部S/D区开始的顺序如下：电路层级M0中的导电元件，以及通过通孔元件到达电路层级M1中的导电元件，以及通过另一个通孔元件到达桥接并连接N输出到P输出的导电元件。
11.根据权利要求1所述的逻辑电路，包括垂直传输NOR逻辑门，其包括第一和第二栅极结构，以及在电路层级M1分别施加到该第一和第二栅极结构的两个电压输入。
12.根据权利要求1所述的逻辑电路，包括NAND逻辑门，其具有三个独立的栅极结构和多个VTFETs。
13.一种NOR垂直传输逻辑电路，包括：
四个垂直传输场效应晶体管，每个具有在栅极结构的垂直相对侧上的源/漏区和相对于该逻辑电路的支撑衬底从底部源/漏区到顶部漏/源区垂直向上延伸的垂直鳍片；
具有不同输入的两个独立的栅极结构；
其中NOR垂直传输逻辑电路的组件存在于至少三个不同的垂直层级：包括至少一个穿过垂直传输场效应晶体管的鳍片或栅极的水平面的层级FET、电路层级M1和电路层级M2；
其中电路层级M1包括至少一个穿过一个向栅极结构提供输入电压的导电元件和另一个提供逻辑电路的输出电压的导电元件的水平面；
其中电路层级M2包括穿过至少一个形成从场效应晶体管的N输出到P输出的导电桥的导电元件的水平面；和
其中电路层级M2纵向位于电路层级M1之上并且与电路层级M1分开，并且其中电路层级M1纵向位于层级FET之上。
14.根据权利要求13所述的NOR垂直传输逻辑电路，其中所述电路是2-CPP逻辑门与其中场效应晶体管是平面的四个CPP NOR逻辑门的功能等效。
15.根据权利要求13所述的NOR垂直传输逻辑电路，其中，所述逻辑电路是NAND3垂直传输逻辑电路，包括：
多个垂直传输场效应晶体管，每个垂直传输场效应晶体管具有在栅极结构的垂直相对侧上的源/漏区和相对于垂直反相器的支撑衬底从底部源/漏区到顶部漏/源区垂直向上延伸的垂直鳍片；
三个独立的栅极结构，每个都有不同的输入；
其中，反相器电路的组件存在于至少三个不同的垂直层级：包括至少一个穿过垂直传输场效应晶体管的鳍片的水平面的层级FET、电路层级M1和电路层级M2；
其中，电路层级M1包括至少一个穿过向至少一个或全部栅极结构提供输入电压的一个导电元件和提供反相器电路的输出电压另一个导电元件的水平面；
其中，电路层级M2包括穿过至少一个形成从场效应晶体管的N输出到P输出的导电桥的水平面；和
其中，电路层级M2纵向位于电路层级M1之上并且与电路层级M1分开，并且其中电路层级M1纵向位于层级FET之上。
16.根据权利要求15所述的NOR垂直传输逻辑电路，其中，该NAND垂直传输逻辑电路是与其中场效应晶体管是平面的5-CPP逻辑门的功能等效的3-CPP逻辑门。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834362A (zh) * 2019-04-15 2020-10-27 台湾积体电路制造股份有限公司 集成电路和制造集成电路的方法
WO2024066369A1 (en) * 2022-09-28 2024-04-04 International Business Machines Corporation Vertical-transport field-effect transistors with high performance output
CN111834362B (zh) * 2019-04-15 2024-05-14 台湾积体电路制造股份有限公司 集成电路和制造集成电路的方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180069465A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
US10068987B1 (en) 2017-08-14 2018-09-04 Globalfoundries Inc. Vertical field effect transistor (VFET) having a self-aligned gate/gate extension structure and method
US10229986B1 (en) 2017-12-04 2019-03-12 International Business Machines Corporation Vertical transport field-effect transistor including dual layer top spacer
US10319833B1 (en) 2017-12-04 2019-06-11 International Business Machines Corporation Vertical transport field-effect transistor including air-gap top spacer
US10217674B1 (en) 2017-12-13 2019-02-26 International Business Machines Corporation Three-dimensional monolithic vertical field effect transistor logic gates
US10325821B1 (en) 2017-12-13 2019-06-18 International Business Machines Corporation Three-dimensional stacked vertical transport field effect transistor logic gate with buried power bus
US10381346B1 (en) 2018-01-24 2019-08-13 International Business Machines Corporation Logic gate designs for 3D monolithic direct stacked VTFET
US10510617B2 (en) 2018-03-12 2019-12-17 International Business Machines Corporation CMOS VFET contacts with trench solid and liquid phase epitaxy
US10734372B2 (en) 2018-03-16 2020-08-04 International Business Machines Corporation Vertical transport static random-access memory cells with transistors of active regions arranged in linear rows
US10943911B2 (en) 2018-04-17 2021-03-09 International Business Machines Corporation Vertical transport devices with greater density through modified well shapes
US10529850B2 (en) 2018-04-18 2020-01-07 International Business Machines Corporation Vertical field-effect transistor including a fin having sidewalls with a tapered bottom profile
US10971490B2 (en) 2018-05-15 2021-04-06 International Business Machines Corporation Three-dimensional field effect device
US10490667B1 (en) 2018-05-15 2019-11-26 International Business Machines Corporation Three-dimensional field effect device
US10424653B1 (en) 2018-05-21 2019-09-24 International Business Machines Corporation Vertical transport field effect transistor on silicon with defined junctions
US10629682B2 (en) 2018-06-15 2020-04-21 Samsung Electronics Co., Ltd. Cell architecture based on multi-gate vertical field effect transistor
US10804391B2 (en) 2018-06-15 2020-10-13 Samsung Electronics Co., Ltd. Vertical field-effect transistor (VFET) devices and methods of forming the same
US10504794B1 (en) * 2018-06-25 2019-12-10 International Business Machines Corporation Self-aligned silicide/germanide formation to reduce external resistance in a vertical field-effect transistor
US10742218B2 (en) * 2018-07-23 2020-08-11 International Business Machines Corpoartion Vertical transport logic circuit cell with shared pitch
US11282957B2 (en) 2018-07-24 2022-03-22 Samsung Electronics Co., Ltd. Vertical field-effect transistor (VFET) devices including latches having cross-couple structure
US10720364B2 (en) 2018-08-20 2020-07-21 International Business Machines Corporation Forming vertical transistor devices with greater layout flexibility and packing density
CN112602193A (zh) * 2018-09-05 2021-04-02 东京毅力科创株式会社 用于制造单片集成3d cmos逻辑和存储器的架构设计和工艺
US10636791B1 (en) 2018-10-16 2020-04-28 International Business Machines Corporation Vertical field-effect transistors for monolithic three-dimensional semiconductor integrated circuit devices
US11030372B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge
US11056489B2 (en) 2018-11-05 2021-07-06 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors (VFETs)
US11133412B2 (en) 2018-11-05 2021-09-28 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors (VFETs)
US10679993B2 (en) 2018-11-06 2020-06-09 International Business Machines Corporation Vertical fin field effect transistor devices with a replacement metal gate
US10833089B2 (en) 2018-11-16 2020-11-10 International Business Machines Corporation Buried conductive layer supplying digital circuits
US10804266B2 (en) * 2018-11-16 2020-10-13 International Business Machines Corporation Microelectronic device utilizing stacked vertical devices
US11171142B2 (en) 2018-11-16 2021-11-09 International Business Machines Corporation Integrated circuit with vertical structures on nodes of a grid
US11164879B2 (en) 2018-11-16 2021-11-02 International Business Machines Corporation Microelectronic device with a memory element utilizing stacked vertical devices
US11152307B2 (en) 2018-12-18 2021-10-19 International Business Machines Corporation Buried local interconnect
US10944012B2 (en) 2019-01-02 2021-03-09 International Business Machines Corporation Area-efficient inverter using stacked vertical transistors
US11164791B2 (en) 2019-02-25 2021-11-02 International Business Machines Corporation Contact formation for stacked vertical transport field-effect transistors
US11295985B2 (en) 2019-03-05 2022-04-05 International Business Machines Corporation Forming a backside ground or power plane in a stacked vertical transport field effect transistor
US11189692B2 (en) 2019-03-15 2021-11-30 Samsung Electronics Co., Ltd. VFET standard cell architecture with improved contact and super via
US11043564B2 (en) 2019-03-15 2021-06-22 Samsung Electronics Co., Ltd. Integrated circuit devices including transistors having variable channel pitches
US10964603B2 (en) 2019-04-15 2021-03-30 International Business Machines Corporation Hybrid gate stack integration for stacked vertical transport field-effect transistors
US11069679B2 (en) 2019-04-26 2021-07-20 International Business Machines Corporation Reducing gate resistance in stacked vertical transport field effect transistors
US11037905B2 (en) 2019-04-26 2021-06-15 International Business Machines Corporation Formation of stacked vertical transport field effect transistors
US10840148B1 (en) 2019-05-14 2020-11-17 International Business Machines Corporation One-time programmable device compatible with vertical transistor processing
US11164799B2 (en) 2019-06-26 2021-11-02 International Business Machines Corporation Stacked vertical transport field effect transistor contact formation
US11094819B2 (en) 2019-12-06 2021-08-17 International Business Machines Corporation Stacked vertical tunnel FET devices
US11251182B2 (en) 2020-03-17 2022-02-15 International Business Machines Corporation Staggered stacked vertical crystalline semiconducting channels
US20210320175A1 (en) * 2020-04-09 2021-10-14 Qualcomm Incorporated Transistor circuit with asymmetrical drain and source
US11810918B2 (en) 2020-12-07 2023-11-07 International Business Machines Corporation Stacked vertical transport field-effect transistor logic gate structures with shared epitaxial layers
US11600309B2 (en) * 2020-12-15 2023-03-07 Besang, Inc. 3D memory with 3D sense amplifier
CN113098493B (zh) * 2021-04-01 2023-05-30 长鑫存储技术有限公司 逻辑门电路结构
US11830774B2 (en) 2021-09-23 2023-11-28 International Business Machines Corporation Buried contact through fin-to-fin space for vertical transport field effect transistor
US11855191B2 (en) 2021-10-06 2023-12-26 International Business Machines Corporation Vertical FET with contact to gate above active fin

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2714548A1 (de) * 1977-04-01 1978-10-05 Otto Butter Transportvorrichtung, insbesondere fuer paletten
US20010017392A1 (en) * 1997-05-19 2001-08-30 International Business Machines Corporation. Vertical transport MOSFETs and method for making the same
CN101009286A (zh) * 2006-01-25 2007-08-01 株式会社东芝 半导体存储器及其制造方法
US20150370949A1 (en) * 2014-06-23 2015-12-24 Synopsys, Inc. Nanowire or 2d material strips interconnects in an integrated circuit cell

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2212168C2 (de) 1972-03-14 1982-10-21 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithisch integrierte Halbleiteranordnung
JPS53136978A (en) 1977-05-04 1978-11-29 Seiko Instr & Electronics Ltd Semiconductor device
JPS57177553A (en) 1981-04-24 1982-11-01 Toshiba Corp Semiconductor
US4740826A (en) 1985-09-25 1988-04-26 Texas Instruments Incorporated Vertical inverter
FR2679068B1 (fr) * 1991-07-10 1997-04-25 France Telecom Procede de fabrication d'un transistor a effet de champ vertical, et transistor obtenu par ce procede.
US5612563A (en) 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
US5324673A (en) 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
US5872029A (en) 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
DE19808182C1 (de) 1998-02-26 1999-08-12 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung
US6744082B1 (en) * 2000-05-30 2004-06-01 Micron Technology, Inc. Static pass transistor logic with transistors with multiple vertical gates
US6376312B1 (en) * 2001-03-26 2002-04-23 Advanced Micro Devices, Inc. Formation of non-volatile memory device comprised of an array of vertical field effect transistor structures
US7138685B2 (en) * 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
JP3708082B2 (ja) 2003-02-27 2005-10-19 株式会社ルネサステクノロジ 電力半導体装置
KR100702011B1 (ko) * 2005-03-16 2007-03-30 삼성전자주식회사 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置
US7745848B1 (en) * 2007-08-15 2010-06-29 Nitronex Corporation Gallium nitride material devices and thermal designs thereof
US8026596B2 (en) * 2007-08-15 2011-09-27 International Rectifier Corporation Thermal designs of packaged gallium nitride material devices and methods of packaging
WO2009128337A1 (ja) * 2008-04-16 2009-10-22 日本電気株式会社 半導体装置およびその製造方法
JP2010056215A (ja) * 2008-08-27 2010-03-11 Nec Electronics Corp 縦型電界効果トランジスタを備える半導体装置及びその製造方法
US8174868B2 (en) * 2009-09-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded SRAM structure and chip
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
US8653584B2 (en) * 2010-03-19 2014-02-18 Nanya Technology Corp. Dual vertical channel transistor and fabrication method thereof
US20110291193A1 (en) 2010-05-27 2011-12-01 International Business Machines Corporation High density butted junction cmos inverter, and making and layout of same
CN104425372B (zh) * 2013-08-20 2017-07-14 中芯国际集成电路制造(上海)有限公司 反相器的形成方法及反相器
US9312388B2 (en) * 2014-05-01 2016-04-12 Globalfoundries Inc. Methods of forming epitaxial semiconductor material in trenches located above the source and drain regions of a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2714548A1 (de) * 1977-04-01 1978-10-05 Otto Butter Transportvorrichtung, insbesondere fuer paletten
US20010017392A1 (en) * 1997-05-19 2001-08-30 International Business Machines Corporation. Vertical transport MOSFETs and method for making the same
CN101009286A (zh) * 2006-01-25 2007-08-01 株式会社东芝 半导体存储器及其制造方法
US20150370949A1 (en) * 2014-06-23 2015-12-24 Synopsys, Inc. Nanowire or 2d material strips interconnects in an integrated circuit cell

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834362A (zh) * 2019-04-15 2020-10-27 台湾积体电路制造股份有限公司 集成电路和制造集成电路的方法
CN111834362B (zh) * 2019-04-15 2024-05-14 台湾积体电路制造股份有限公司 集成电路和制造集成电路的方法
WO2024066369A1 (en) * 2022-09-28 2024-04-04 International Business Machines Corporation Vertical-transport field-effect transistors with high performance output

Also Published As

Publication number Publication date
CN108701716B (zh) 2021-07-30
GB2562442B (en) 2019-05-01
US20170244412A1 (en) 2017-08-24
JP2019507502A (ja) 2019-03-14
DE112017000200T5 (de) 2018-08-02
WO2017141123A1 (en) 2017-08-24
GB201814442D0 (en) 2018-10-17
US9680473B1 (en) 2017-06-13
JP6826609B2 (ja) 2021-02-03
GB2562442A (en) 2018-11-14
DE112017000200B4 (de) 2023-01-26
US9954529B2 (en) 2018-04-24

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