CN104124242B - 分离式多栅极场效应晶体管 - Google Patents
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- 230000005669 field effect Effects 0.000 title abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 157
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims description 37
- 230000008569 process Effects 0.000 claims description 29
- 238000013461 design Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 230000007547 defect Effects 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- DYCJFJRCWPVDHY-LSCFUAHRSA-N NBMPR Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C2=NC=NC(SCC=3C=CC(=CC=3)[N+]([O-])=O)=C2N=C1 DYCJFJRCWPVDHY-LSCFUAHRSA-N 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 150000002927 oxygen compounds Chemical class 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000011664 signaling Effects 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 108010022579 ATP dependent 26S protease Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000003031 high energy carrier Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
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- Thin Film Transistor (AREA)
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Abstract
本发明涉及分离式多栅极场效应晶体管。提供了一种基于分离式多栅极场效应晶体管射频装置的半导体器件。半导体器件包括衬底以及在衬底的上方并与沟道轴线正交的栅极结构。半导体器件还包括在衬底的上方的沿着沟道轴线的半导体鳍形结构。半导体还包括在栅极结构的下方并与栅极结构和半导体鳍形结构接触的栅极氧化区。栅极氧化区具有拥有第一厚度和第一长度的第一区。栅极氧化区还具有拥有第二厚度和第二长度的第二区。第一厚度大于第二厚度。第一区和第二区沿着沟道轴线并排地形成。
Description
相关申请的交叉引用
本申请要求于2013年4月23日提交的题为“SPLIT MULTI-GATEFIELD-EFFECTTRANSISTOR”的美国临时专利申请序列号61/815,231和于2013年5月20日提交的题为“SPLIT MULTI-GATE FIELD-EFFECTTRANSISTOR”的美国临时专利申请序列号13/898,414的权益，出于所有目的，通过引用将其全部内容结合于此。
技术领域
本发明涉及多栅极场效应晶体管。
背景技术
为了增强性能，技术缩放(Technology scaling，技术定标)已经导致作为体硅(或体Si)金属氧化物半导体FET结构的替代物的鳍式场效应晶体管(FET)结构的发展。鳍式FET利用硅鳍缠绕形成晶体管的主体的导电沟道。实际上，晶体管的栅电极横跨或围绕鳍。在工作其间，电流沿着鳍的栅极的侧壁表面在晶体管的源电极与漏电极之间流动。
FET器件缩放的结果是要求降低操作电压。要求降低操作电压是因为FET器件缩放需要相对薄的栅极介电层以在缩减的晶体管中产生期望的电气特性。尽管较薄的栅极电介质在高频下提供了相对大的截止频带，较薄的栅极电介质的可靠性变得逐渐地受与时间相关的电介质击穿(TDDB)、热载流子注入(HCI)和负偏压不稳定性(NBTI)因素的限制。在不降低操作电压的情况下，在电路操作期间外加的穿过的较薄的栅极电介质的电场能够足够高以电介质击穿，从而成为问题。
集成电路设计可能既需要使它们能够在高频下操作的低操作电压FET又需要使它们能够与辅助装置的高电压信号接口的高操作电压FET。然而，集成电路设计技术由于需要额外的工艺步骤以及额外的衬底遮板而常常会增加制造成本和/或复杂度。
发明内容
提供了一种基本如通过结合至少一个附图说明和/或描述的、如在权利要求中更全面地阐述的用于分离式多栅极场效应晶体管的系统和/或电路。
根据本发明的实施方式，提供了一种电路装置，其包括：包括以下结构的半导体器件：衬底；栅极结构，在衬底的上方并与沟道轴线正交；半导体鳍形结构，沿沟道轴线在衬底的上方；以及栅极氧化区，在栅极结构的下方并与栅极结构和半导体鳍片鳍形结构接触，栅极氧化区具有拥有第一厚度以及和第一长度的第一区，栅极氧化区具有拥有第二厚度和第二长度的第二区，第一厚度大于第二厚度，第一区和第二区沿着沟道轴线并排地形成。
进一步地，第一长度大于第二长度。
进一步地，第二长度大于第一长度。
根据本发明的实施方式，该电路装置还包括：包括以下结构的第二半导体器件：衬底；第二栅极结构，在衬底的上方并与沟道轴线正交；第二半导体鳍形结构，沿沟道轴线在衬底的上方；以及第二栅极氧化区，在第二栅极结的构下方并与第二栅极结构和第二半导体鳍片鳍形结构接触，第二栅极氧化区具有拥有第一厚度和第一长度的第一区以及拥有第二厚度和第二长度的第二区，第一厚度大于第二厚度。其中，半导体器件的第一长度大于第二半导体器件的第一长度。
进一步地，栅极氧化区的第一长度与第二长度的第一比值基于第一电源电压，其中，第二栅极氧化区的第一长度与第二长度的第二比值基于第二电源电压，并且其中，如果第一电源电压大于第二电源电压，则第一比值大于第二比值。
进一步地，栅极氧化区的第一区具有第一介电常数并且栅极氧化区的第二区具有第二介电常数，其中，第一介电常数等于第二介电常数。
进一步地，栅极氧化区的第一区具有第一介电常数并且栅极氧化区的第二区具有第二介电常数，其中，第一介电常数大于第二介电常数。
进一步地，栅极氧化区的第一区具有第一介电常数并且栅极氧化区的第二区具有第二介电常数，其中，第二介电常数大于第一介电常数。
进一步地，栅极结构具有第一宽度并且半导体鳍形结构具有第二宽度，第一宽度大于第二宽度。
根据本发明的实施方式，该电路装置还包括：第一凸起的(raised，升高的)端子结构，通过半导体鳍形结构耦接至栅极结构；以及第二凸起的端子结构，通过半导体鳍形结构耦接至栅极结构。
进一步地，第一凸起的端子结构具有第一宽度并且半导体鳍形结构具有第二宽度，第一宽度大于第二宽度。
进一步地，第二凸起的端子结构具有第一宽度并且半导体鳍形结构具有第二宽度，第一宽度大于第二宽度。
根据本发明的第二种实施方式，提供了一种半导体器件，其包括：第一类型的半导体衬底；栅极结构，在半导体衬底的上方；半导体鳍形结构，沿沟道轴线在衬底的上方；栅极氧化区，与栅极结构接触，栅极氧化区包括具有厚度和长度的第一区以及具有厚度和长度的第二区，第一区厚度与第二区厚度不同；第二类型的第一凸起的端子结构，通过半导体鳍形结构耦接至栅极结构；以及第二类型的第二凸起的端子结构，通过半导体鳍形结构耦接至栅极结构。其中，第一区和第二区沿着沟道轴线并排地形成。
进一步地，第一区厚度大于第二区厚度。
进一步地，栅极氧化区的第一区具有第一介电常数并且栅极氧化区的第二区具有第二介电常数，其中，第一介电常数等于第二介电常数并且第一区长度与第二区长度不同。
进一步地，栅极氧化区的第一区具有第一介电常数并且栅极氧化区的第二区具有第二介电常数，其中，第一介电常数大于第二介电常数并且第一区长度等于第二区长度。
进一步地，栅极氧化区的第一区具有第一介电常数并且栅极氧化区的第二区具有第二介电常数，其中，第二介电常数大于第一介电常数并且第一区长度等于第二区长度。
进一步地，半导体器件是使用具有第一操作电压和第二操作电压的逻辑铸造技术(logic foundry technology)形成的，第一操作电压小于第二操作电压，其中，第二区厚度与第二操作电压相关联并且第一区厚度与第一操作电压相关联。
进一步地，第一类型是p-型材料并且第二类型是n-型材料。
进一步地，第一类型是n-型材料并且第二类型是p-型材料。
附图说明
在所附权利要求书中阐述了本公开的某些特征。然而，出于说明性的目的，在以下附图中阐述本公开的几个实施方式。
图1示出了根据一种或多种实施方式的鳍式半导体器件的透视图。
图2A和图2B示出了根据一种或多种实施方式的沿着图1中的多个轴线的鳍式半导体器件的截面图。
图3A-图3C示出了根据一种或多种实施方式的沿着图1中的C-C’轴线的鳍式半导体器件的截面图。
图4A-图4C示出了根据一种或多种实施方式的具有源极/漏极生长的鳍式半导体器件的多个视图。
具体实施方式
应理解，从通过说明的方式示出并描述了本公开的各种配置的以下具体实施方式中，本公开的其他配置对本领域的技术人员将变得显而易见。如将认识到的，本公开可以是其他和不同的配置并且可以在各个其他方面进行变形，这都不偏离本公开的范围。因此，附图和具体实施方式本质上被认为是示例性的而非限制性的。
在一种或多种实施方式中，提供了具有分离式栅极结构从而能够基于一个或多个设计要求(例如，截止频率(ft)，多个可靠性因素)利用改变相应栅极氧化区的长度的灵活性来支持在其他中的低操作电压(例如，核心)和高操作电压(例如，输入/输出)的鳍式多栅极半导体器件。
在某些实施方式中，提供了基于分离式多栅极场效应晶体管射频装置的半导体器件。半导体器件包括衬底以及在衬底的上方并与沟道轴线正交的栅极结构。半导体器件还包括在衬底上方的沿着沟道轴线的半导体鳍形结构。半导体还包括在栅极结构下方的并与栅极结构和半导体鳍形结构接触的栅极氧化区。栅极氧化区具有拥有第一厚度和第一长度的第一区。栅极氧化区还具有拥有第二厚度和第二长度的第二区。第一厚度大于第二厚度。第一区和第二区沿着沟道轴线并排地形成。
图1示出了根据一种或多种实施方式的鳍式半导体器件100的透视图。鳍式半导体器件100包括支撑扩散鳍或半导体鳍形结构104的衬底102。栅极结构106沉积在半导体鳍形结构104的一部分上以在源极108与漏极110之间形成栅极的沟道。实际上，栅极结构106横跨或围绕半导体鳍形结构。在操作其间，电流沿着半导体鳍形结构104的栅极的侧壁表面在源极108和漏极110之间流动。
根据某些实施方式，使用多晶硅材料或金属形成栅极结构106。鳍式半导体器件100可被应用于各种技术中，包括但并不限于，互补金属氧化物半导体(CMOS)、绝缘体上硅(SOI)、砷化镓(GaAs)和硅锗(SiGe)。因为图中的物理描绘不应当被解释为限制性的，鳍式半导体器件100可适用于双栅晶体管、三栅晶体管、围栅晶体管以及具有在衬底102上方的垂直结构的半导体器件的各种其他实施方式。
鳍式半导体器件100可以是n型金属氧化物半导体(NMOS)结构或者p型金属氧化物半导体(PMOS)结构。鳍式半导体器件100可包括注入衬底102中的半导体层(未示出)。在某些方面，半导体层可包括壁和浅沟隔离(STI)区。
在一种或多种实施方式中，衬底102是由p型材料制成的p型衬底。可通过将某种类型的原子添加到半导体以增加正载流子(空穴)的数量的掺杂工艺获得P型材料。可替代地，衬底102可以是n型衬底。
在某些方面，可使用沿着与栅极结构(或多晶硅层)(其与另一个栅极结构横跨集成电路并行地运行)正交的轴线的多个半导体鳍形成集成电路。在沉积于衬底102上的活性材料上的半导体鳍形结构104与栅极结构106的交叉点形成晶体管。因而，集成电路可被布置为网格，其中多个网格点表示该交叉点。因此，每个晶体管可基于半导体鳍形结构104与栅极结构106之间的空间关系位于集成电路的相应网格点。在这方面，多个半导体鳍之间的间隔可被定义为鳍间距。类似地，栅极结构之间的间隔可被定义为栅极间距。
在一种或多种实施方式中，氧化物层112被布置在衬底102的上方并与半导体鳍形结构104和栅极结构106接触以将栅极结构106与衬底102分离。鳍式半导体器件100不限于图1中所示的实施方式，并可利用各种配置和结构来实施。
图2A和图2B示出了根据一种或多种实施方式的沿着图1中的多个轴线的鳍式半导体器件100的截面图。参照图2A，提供了沿着A-A’轴线的鳍式半导体器件100的截面图。如图2A所示，鳍式半导体器件100包括栅极氧化区202。栅极氧化区202包括第一栅极氧化物202A和第二栅极氧化物202B，在下文中将对其进行更详细地描述。可在半导体鳍形结构的末端建立外延结构。根据实施方式，电流在半导体鳍形结构104的源极与漏极部分之间流动。在某些方面，当与栅极结构106的宽度相比时，半导体鳍形结构104可具有相对薄的宽度。栅极结构106的宽度“wg”可平行于沟道轴线。半导体鳍形结构104的宽度“wf”可垂直于沟道轴线。
栅极氧化物击穿，也被已知为氧化物破裂或氧化物冲穿，是指栅极氧化区202的破坏。栅极氧化物击穿是由栅极氧化区202中的缺陷的形成(其最终导致在栅极氧化区202中的从栅极结构106至半导体鳍形结构104的导电通路的建立)导致的。例如，热载流子效应可造成栅极氧化区202内的缺陷。热载流子效应是指由于沟道区的冲击电离生成的高能载流电子和/或载流空穴的效应。这些高能载流子可能离开衬底102并且可能在达到足够高的能量水平时在栅极氧化区202中形成沟道而造成缺陷。
栅极氧化物击穿开始于栅极氧化区202中的缺陷的形成。起初，缺陷在数量上相对较小并且不会在栅极氧化区202中形成导电通路。随着栅极氧化区202中的缺陷的数量增加，它们最终达到在栅极氧化区202中形成引起软击穿的导电通路的点。电子经由栅极氧化区202中的导电通路从半导体鳍形结构104至栅极结构106的移动进一步加热栅极氧化区202，这进一步增大了流经导电通路的电流。该热量的增加导致在栅极氧化区202中的更多缺陷，从而扩大了导电通路和/或导致在栅极氧化区202中形成新的导电通路。由于扩大的导电通路和/或新的导电通路，在栅极氧化区202中形成更多的缺陷，最终导致栅极氧化区202的硬击穿。栅极氧化区202的硬击穿引起栅极氧化区202熔化，从而导致栅极氧化区202中的从半导体鳍形结构104至栅极结构106的一个或多个永久的导电通路。在某些方面，栅极氧化区202可以是高K材料、氮化物、氧化物、或能够容忍TDDB、HCI或NBTI因素的任意合适的材料。
可使用CMOS逻辑铸造技术形成鳍式半导体器件100。CMOS逻辑铸造技术可包括对应于一个或多个操作电压的一个或多个最小设计规则。最小设计规则表示根据CMOS逻辑铸造技术的鳍式半导体器件100的部件的最小尺寸和/或鳍式半导体器件100的部件之间的最小距离。CMOS逻辑铸造技术可包括用于相应的操作电压的特定组的最小设计规则，为提供某些实例，诸如用于低操作电压过程(process，工艺)的第一组最小设计规则和/或用于高操作电压过程(process，工艺)的第二组最小设计规则。当与高操作电压过程相比时，低操作电压过程可被用于具有较薄的栅极氧化物的低功率器件。
可使用低操作电压过程和高操作电压过程的组合利用CMOS逻辑铸造技术来形成多栅FET RF装置。可使用对应高操作电压过程的厚的栅极氧化物形成栅极氧化层。可替代地，可使用对应低操作电压过程的薄的栅极氧化物可形成栅极氧化层。当与低操作电压过程的薄的栅极氧化物相比时，厚的栅极氧化物增加了鳍式半导体器件100的击穿电压。在某些方面，低操作电压过程的薄的栅极氧化物可具有的厚度，而高操作电压过程的厚的栅极氧化物可具有的厚度。
如图2A所示，提供了一种分离式多栅极结构。栅极氧化区202包括具有第一厚度的称作第一栅极氧化物202A的第一区以及具有第二厚度的称作第二栅极氧化物202B的第二区。在某些方面，第一厚度可近似等价于高操作电压过程的薄的栅极氧化物，以及第二厚度可近似等价于低操作电压过程的厚的栅极氧化物。可由铸造预先确定第一厚度和第二厚度。
在一个或多个方面，第一栅极氧化物202A和第二栅极氧化物202B在栅极氧化区202中沿着沟道轴线H-H’并排地形成，从而第一栅极氧化物202A的长度和第二栅极氧化物202B的长度沿着沟道轴线。沟道轴线可以是在源极108和漏极110之间延伸的轴线。沟道轴线可平行于沟道并在操作过程中形成于源极108与漏极110之间。栅极氧化区202的厚度可由栅极结构106与半导体鳍形结构104之间的距离“d”来限定。距离“d”可垂直于沟道轴线。因而，对应于厚的栅极氧化物的距离大于对应于薄的栅极氧化物的距离。在这方面，与第二栅极氧化物202B相关联的距离可大于与第一栅极氧化物A相关联的距离。
参考图2B，提供了沿着B-B’轴线的鳍式半导体器件100的截面图。如图2B所示，鳍式半导体器件100包括栅极氧化区202。半导体鳍形结构104布置在衬底102上，并穿过栅极结构106。实际上，栅极结构106横跨或围绕半导体鳍形结构。即，栅极结构106可形成在半导体鳍形结构104上并且在半导体鳍形结构104的至少三侧周围。
在某些方面，栅极氧化区202用作栅极结构106与半导体鳍形结构104之间的绝缘体。栅极氧化区202形成于栅极结构106的下方并与栅极结构106接触。栅极氧化区202可部分地缠绕在半导体鳍形结构104周围以将半导体鳍形结构104与栅极结构106隔离。栅极氧化区202包括第一栅极氧化物202A和第二栅极氧化物202B。鳍式半导体器件100还包括在衬底102的上方的氧化物层112。尽管可使用任意合适的材料，可使用诸如二氧化硅(SiO2)的介电材料形成栅极氧化区202。在某些方面，栅极氧化区202可以是高K材料、氮化物、氧化物或能够容忍TDDB、HCI或NBTI因素的任意合适的材料。
可使用16纳米(nm)最小设计规则铸造技术制造鳍式半导体器件100。然而，在不背离本技术的范围的情况下，可使用任意合适的最小设计规则铸造技术制造鳍式半导体器件200。
可由半导体铸造提供多个晶体管结构。在某些方面，晶体管结构包括，但并不限于，具有高阈值电压(Vt)或低Vt、厚的栅极电介质或薄的栅极电介质以及上述的不同组合的PMOS晶体管和NMOS晶体管。应进一步注意晶体管结构经常被适配用于芯片的“核心”区或芯片的“I/O”(输入/输出)或“外围”区。在核心区中使用的FET可具有薄的栅极介质层以在低操作电压下操作，而在I/O或外围区中使用的FET可具有相对更厚的栅极介电质层并在相对较高的操作电压下操作。如以下更详细描述的，某些实施方式可利用在这种现有工艺中可获得的制造操作来制作新的晶体管结构。
本文公开的是具有特性的唯一组合的FET的结构，其可操作为与相对较高的电压信号接口(类似于I/O晶体管)，并同时利用相对高的截止频带(fT)(类似于核心晶体管)来操作。应注意fT是指晶体管的小信号增益下降至单位1处的频率。
核心晶体管(例如，操作在核心区中的晶体管)可以高速切换但操作在低电压，然而I/O晶体管(例如，操作在I/O区中的晶体管)可在高电压下操作但以较低的速度切换。与核心晶体管相比，根据一种或多种实施方式的FET有利地接收高电压信号同时以高速切换。与I/O晶体管相比，根据一种或多种实施方式的FET可以高速切换同时接收高电压信号。
根据一种或多种实施方式的FET的另一个优势是不需要额外的工艺操作来构造根据本技术的一种或多种实施方式的晶体管结构。为了实施根据一种或多种实施方式的晶体管结构，可能仅需要重新设计的掩模布局来创建分离式栅极介电质有效氧化物厚度。
图3A-图3C示出了根据一种或多种实施方式的沿着图1中的C-C’轴线的鳍式半导体器件100的截面图。参照图3A，鳍式半导体器件310包括布置在衬底102的上方的栅极结构106。鳍式半导体器件310包括布置在衬底102的上方并与衬底102接触的半导体鳍形结构104。鳍式半导体器件310还包括与栅极结构106接触的栅极氧化区202，其中，栅极氧化区202具有拥有第一厚度的第一区和拥有第二厚度的第二区。在某些方面，第二厚度大于第一厚度。鳍式半导体器件310基本上与如上所述的鳍式半导体器件100相似，因此，仅更详细地描述不同之处。如图3A所示，栅极氧化区202包括第一栅极氧化物202A和第二栅极氧化物202B。在此，第一区厚度(或第一栅极氧化物202A)小于第二区厚度(或第二栅极氧化物202B)。栅极氧化区的第一区(或第一栅极氧化物202A)可具有第一介电常数以及栅极氧化区的第二区(或第二栅极氧化物202B)可具有第二介电常数。在某些方面，第二介电常数大于第一介电常数并且第一区长度等于第二区长度。例如，L栅极氧化物1的长度可基本上等于L栅极氧化物2的长度。在这点上，当第二栅极氧化物202A与低操作电压相关联同时接收针对某些栅氧化击穿因素(例如，TDDB，HCI)的可靠性时，鳍式半导体器件310可经历相对较大的截止频带。在一种或多种实施方式中，第一介电常数可大于第二介电常数，而第一区长度保持与第二区长度相同。
第一栅极氧化物202A可具有比第二栅极氧化物202B的厚度大的厚度。因而，布置在第一栅极氧化物202A上的栅极结构106的部分可偏离布置在第二栅极氧化物202B上的栅极结构106的部分。在这点上，栅极结构106的两部分在面积上是一致的。在某些方面，栅极结构106的顶表面跨栅极氧化区202的长度保持一致但栅极氧化区202的相应部分在面积上不一致。
栅极氧化区202位于栅极结构106的下方。栅极氧化区202可从半导体鳍形结构104的第一侧延伸向第二侧延伸L栅极氧化物的长度。栅极氧化区202的长度可表示为L栅极氧化物＝L栅极氧化物1+L栅极氧化物2，其中L栅极氧化物表示栅极氧化区202的长度，L栅极氧化物1表示第一栅极氧化物202A的长度，也就是从第一栅极氧化物202A的第一侧312A到第一栅极氧化物202A的第二侧312B的第一水平距离，以及L栅极氧化物2表示第二栅极氧化物202B的长度，也就是从第二栅极氧化物202B的第一侧314A到第二栅极氧化物202B的第二侧314B的第二水平距离。
第一栅极氧化物202A可相对于至少部分半导体鳍形结构104并且至少在衬底102上从第一侧312A向第二侧312B延伸L栅极氧化物1的长度。第一栅极氧化物202A的第二侧312B可位于邻近和/或接触第二栅极氧化物202B的第一侧314A以形成氧化物连接。第二栅极氧化物202B可相对于至少部分半导体鳍形结构104向第二侧314B延伸L栅极氧化物2的长度。L栅极氧化物1的长度可基本上等于L栅极氧化物2的长度。在某些方面，L栅极氧化物1的长度可不同于L栅极氧化物2的长度。
根据上述讨论，CMOS逻辑铸造技术可包括特定组的最小设计规则，诸如用于低操作电压过程的第一组最小设计规则和/或用于高操作电压过程的第二组最小设计规则以为提供相应的操作电压。在某些方面，CMOS逻辑铸造技术可包括用于1.2V的低操作电压过程的第一组最小设计规则，也称作1.2V过程，以及3.3V的高操作电压过程，也称作3.3V过程。在某些方面，CMOS逻辑铸造技术可包括用于0.9V的低操作电压过程的第一组最小设计规则，以及1.8V的高操作电压过程，也称作1.8V过程。当与使用较厚的栅极氧化物的高操作电压过程相比时，低操作电压过程可被用于具有较薄的栅极氧化物的低功率器件。
第一栅极氧化物202A和第二栅极氧化物202B的长度可取决于设计需求，诸如截止频率(ft)、与时间相关的电介质击穿(TDDB)和热载流子注入(HCI)。即，L栅极氧化物可由TDDB、HCI和NBTI因素限制。在某些实施方式中，L栅极氧化物可以是薄的栅极氧化物的最小尺寸特征(表示为L栅极氧化物1)与针对给定电源电压(例如，VDD)最小化TDDB、HCI和NBTI的影响的厚的栅极氧化物的长度(表示为L栅极氧化物2)之和。在某些方面，适用于栅极结构106(例如，VGS)的电压量可由薄的栅极氧化物厚度、栅极氧化物材料(例如，SiO2)和可靠性因素(TDDB、HCI、NBTI)来限制。
在某些实施方式中，称作第一区中第一栅极氧化物202A的长度的第一长度与称作第二区中第二栅极氧化物202B的长度的第二长度之间的比值根据鳍式半导体器件310的截止频率而变化。在这点上，薄的氧化物厚度(诸如90nm及以下)能够为先进互补金属氧化物半导体(CMOS)技术工艺产生超过100Ghz的截止频段。可替代地，与薄的氧化物厚度相比，厚的氧化物厚度产生小于100Ghz的截止频率但具有更大的可靠性。
在某些方面，如果第一电源电压大于第二电源电压，则基于第一电源电压的第一长度与第二长度的第一比值大于基于第二电源电压的第一长度与第二长度的第二比值。在一种或多种实施方式中，栅极电源电压(例如，施加于晶体管的栅极节点的电压)小于第一和第二电源电压。
作为说明而不是限制本技术的范围，如果电源电压(例如，VDD)增大，则截止频率将降低，从而厚的氧化物厚度区的长度增大。在这点上，薄的厚度与厚的厚度的比值将降低。可替代地，如果电源电压降低，则截止频率增大，从而薄的氧化物厚度区的长度增大。相反地，薄的厚度区域与厚的厚度区的比值将增大。在某些方面，对于20nm工艺，最小氧化区长度(或L最小栅极氧化物)是20纳米，并且对于16nm工艺，最小氧化区长度(或L最小栅极氧化物)是16nm。如果电源电压能够降低，则氧化区长度也能够相对地降低。
如图3B所示，鳍式半导体器件320包括栅极氧化物202。栅极氧化物202包括第一栅极氧化物202A和第二栅极氧化物202B。第一栅极氧化物202A可沿着C-C’轴线朝第二栅极氧化物202B从第一侧322A向第二侧322B延伸L栅极氧化物1的长度。在某些方面，第一介电常数等于第二介电常数并且第一区长度(L栅极氧化物1)与第二区长度(L栅极氧化物2)不同。例如，L栅极氧化物1的长度可基本上大于L栅极氧化物2的长度。L栅极氧化物2可由第一侧324A与第二侧324B之间的距离来限定。在这点上，当第一栅极氧化物202A与低操作电压相关联时，与图3A相比，鳍式半导体器件320可经历相对较大的截止频带。
如图3C所示，鳍式半导体器件330包括栅极氧化物202。栅极氧化物202包括第一栅极氧化物202A以及称作第二栅极氧化物202B的第二区。第一栅极氧化物202A和第二栅极氧化物202B基本上与如上所述的第一栅极氧化物202A和第二栅极氧化物202B相似，因此，仅更详细地描述不同之处。
第二栅极氧化物202B可沿着C-C’轴线朝第一栅极氧化物202A从第二侧334B向第一侧334A延伸L栅极氧化物2的长度。在某些方面，第一介电常数等于第二介电常数并且第一区长度(L栅极氧化物1)与第二区长度(L栅极氧化物2)不同。例如，L栅极氧化物1的长度可基本上小于L栅极氧化物2的长度。L栅极氧化物1可由第一侧332A与第二侧332B之间的距离来限定。在这点上，当第二栅极氧化物202B与高操作电压相关联时，与图3A相比，鳍式半导体器件330可经历相对较小的截止频带。
图4A-图4C示出了根据一种或多种实施方式的具有外延源极/漏极生长的鳍式半导体器件400的多个视图。鳍式半导体器件400基本上与如上所述的鳍式半导体器件100相似，因此，仅更详细地描述不同之处。
参照图4A，根据实施方式称作源电极或漏电极的第一凸起的端子结构402布置在半导体鳍形结构104之上并与半导体鳍形结构104接触。第一凸起的端子结构402可通过半导体鳍形结构104连接到栅极结构106。在NMOS实施中，第一凸起的端子结构402可被注入N+材料。
第二凸起的端子结构404布置在半导体鳍形结构104之上并与半导体鳍形结构104接触。半导体鳍形结构104延伸至外延生长过程中通过掺杂形成的第二凸起的端子结构。第一和第二凸起的端子结构402和404可包括诸如n型掺杂和碳化硅(SiC)的材料中的至少一种。外延生长的形状并不限于图4A中所示的形状。半导体鳍形结构104可具有0nm与100nm之间的长度。
在某些方面，半导体鳍形结构104可包括多个半导体鳍形结构，从而第一凸起的端子结构402连接至第一半导体鳍形结构(未示出)，并且第二凸起的端子结构404连接至第二半导体鳍形结构(未示出)。
图4B示出了沿着根据一种或多种实施方式的鳍式半导体器件400的A-A’轴线的截面。在某些方面，栅极结构106具有相应的宽度“wg”，并且半导体鳍形结构104可具有相应的宽度“wf”，其中，栅极结构106的相应宽度大于半导体鳍形结构104的宽度。类似地，第一凸起的端子结构402可具有大于半导体鳍形结构104的相应宽度的相应宽度“w1”。此外，第二凸起的端子结构404可具有大于半导体鳍形结构104的相应宽度的相应宽度“w2”。第一凸起的端子结构402的宽度可垂直于沟道轴线。类似地，第二凸起的端子结构404的宽度可垂直于沟道轴线。
图4C示出了沿着根据一种或多种实施方式的鳍式半导体器件400的B-B’轴线的截面。如图4C所示，鳍式半导体400包括栅极氧化区202。半导体鳍形结构104布置在衬底102之上，并穿过栅极结构106。实际上，栅极结构106横跨或围绕半导体鳍形结构104。即，栅极结构106可布置在半导体鳍形结构104上并且环绕半导体鳍形结构104的至少三侧。
如本文所使用的，术语，芯片、管芯、集成电路、半导体器件和微电子器件适用于主题技术，因为这些术语可在电子领域交换使用。对于芯片，电源、接地和各种信号可经由物理的、导电连接耦接在它们与其他电路元件之间。这种连接点可被称作输入、输出、输入/输出(I/O)、端子、线路、引脚、垫片、端口、接口或者类似的变形和组合。尽管芯片之间或之中的连接可通过导电体建立，芯片和其他电路元件可替代性地通过但并不限于光学、机械、磁、静电和电磁接口耦接。
术语金属线、迹线、配线、互联、导体、信号通路和信令介质可全部被涉及。上述所列相关术语可互换并可按照从特殊到一般的顺序出现。在电子领域中，金属线有时被称作迹线、配线、线路、互联或简称为金属。金属线(诸如但并不限于铝(Al)、铜(Cu)、Al和Cu的合金、Al、Cu和硅(Si)的合金、钨(W)、镍(Ni)、氮化钛(TiN)和氮化钽(TaN))是为互联电路提供信号通路的导体。其他导体(金属或非金属)在微电子设备中都是可用的。诸如掺杂的多晶硅、掺杂的单晶硅(通常简称为扩散，无论这种掺杂是通过热扩散还是离子注入实现的)、钛(Ti)、钴(Co)、钼(Mo)和难熔金属硅化物的材料是其他导体的实例。
多晶硅体是由任意取向的微晶或晶域制成的硅的无孔形式。多晶硅体通常由化学气相淀积硅源气体或其他方法形成并且具有包含大角晶界、孪晶界或两者的结构。多晶硅常常被称作多晶或有时更简单地称作多聚。应注意多晶硅通常被用于形成FET的栅电极。多晶硅的替代性使用是牺牲栅电极(其在制造过程期间被去除并且被金属栅极或其他任意合适的材料替代)。
FET是指金属氧化物半导体场效应晶体管(MOSFET)。n沟道场效应管在本文中被称为NFET。p沟道场效应晶体管在本文中被称为PFET。在诸如硅晶片的大块衬底中形成的场效应晶体管具有四个端子，也就是栅极、漏极、源极和主体。场效应晶体管可形成于SOI衬底和具有不同的材料类型的其他各种衬底中。
有效的氧化物厚度是指二氧化硅(SiO2)层的厚度，其电气地等价于具有特定介电常数的材料的特定厚度。层的厚度可以指半导体鳍形结构与栅极结构之间的距离。在很多情况中，其是感兴趣的介质层的电气特性(其与层厚度/介电常数成比例)而不是层的实际物理厚度。由于存在多种可被用作栅极电介质的材料，为了比较，可在诸如有效氧化物厚度的标准值方面对这些栅极电介质进行讨论。举例来说，由于氧化铪(HfO2)具有25的介电常数(与SiO2的3.9相比)，HfO2的6.4nm层具有1nm的有效氧化物厚度。换言之，高介电常数材料可电气地等价于较低介电常数材料的较薄的层。
如本文所使用的，“栅极”可指FET的绝缘栅极端子。栅极端子的物理结构被称作栅电极。在集成电路的布局方面，栅电极是多晶硅层与表示半导体表面的活跃部分的层的逻辑“与”。
源极/漏极(S/D)端子是指FET的端子，在其之间，在继由于施加于FET的栅极端子的电压而产生的电场的影响下的半导体表面的反转之后，在电场的影响下发生导电。通常，FET的源极和漏极端子被制作成使得它们在几何上对称。由于是几何对称的源极和漏极端子，这些端子可被简称为源极/漏极端子，并在本文中使用该命名法。当FET被操作于电路中时，设计者通常基于施加于该端子的电压将特定的源极/漏极端子指定为“源极”或“漏极”。
术语接触和经由都是指芯片中的用于从芯片的不同互联级别将导体电连接的结构。这些术语可描述其中结构将被完成的绝缘体中的开口和完成的结构本身。出于本公开的目的，接触和经由两者均指完成的结构。
如本文所使用的衬底是指物理对象(其是通过各种工艺操作被转换成期望的微电子配置的基本工件)。用于制造集成电路的典型衬底是圆片。圆片可由半导体(例如，体硅)、非半导体(例如，玻璃)或者半导体和非半导体材料的组合(例如，绝缘体上硅(SOI))来制成。在半导体工业中，体硅圆片是用于制造集成电路的使用非常普遍的衬底。
在铸造厂和无晶圆厂的半导体工业环境中，设计者使用发展、指定并提供物理结构的铸造厂来实现他们的设计。铸造厂为很多无晶圆半导体厂提供制造服务，但为了有利地运转，它们必须优化它们的制造工艺以实现高产率。这种最优化通常要求对能够通过特定制造工艺生产的各种结构进行限制。根据上文，铸造厂通常提供旨在覆盖大范围的电路应用的一组有限的晶体管结构。
一种或多种实施方式通过一个或多个集成电路来实施，诸如专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在一种或多种实施方式中，这种集成电路执行储存在电路本身中的指令。术语“集成电路”或“半导体器件”可包括但并不限于，作为包括集成电路或半导体器件的总体物理设计的二进制代码的设计工具输出文件、编码有表示集成电路或半导体器件的总体物理设计的代码的数据文件、封装的集成电路或半导体器件或未封装的管芯。数据文件可包括集成电路或半导体器件的元件、那些元件的互联和那些元件的时间特性(包括元件的寄生)。
在本文中所描述的各种示例性方块、元件、部件和方法可被实施为电子硬件。上面已经在它们的功能方面总体地描述了各种示例性方块、元件、部件和方法。是否将这种功能实施为硬件取决于特定应用和施加于整个系统的设计约束。技术人员可以用于每个特定应用的各种方式来实施所描述的功能。在不背离主题技术的范围的前提下，各种部件和方块可被不同地布置(例如，以不同的顺序布置，或者以不同的方式划分)。
谓语“被配置为”和“可操作为”并不暗示主语的任何特定的有形的或无形的变形，而是旨在可被交换地使用。在一种或多种实施方式中，接收器被配置为接收并处理操作或者部分还可指接收器可操作为接收并处理操作。
诸如“顶部”、“底部”、“前”、“后”、“侧”、“水平”、“垂直”等的术语是指任意参照系，而不是指普通的重力参照系。因此，这种术语可在重力参
诸如方面、该方面、另一方面、某些方面、一个或多个方面、实施、该实施、另一种实施、某些实施、一种或多种实施、实施方式、该实施方式、另一种实施方式、某些实施方式、一种或多种实施方式、配置、该配置、另一种配置、某些配置、一种或多种配置、主题技术、该公开、本公开、它们的其他变型等的短语都是出于方便并不暗示与这些短语相关的公开对主题技术是必不可少的或者这种公开适用于主题技术的所有配置。与这些短语相关的公开可适用于所有的配置或者一种或多种配置。这种公开可提供一个或多个实例。诸如方面的短语可指一个或多个方面并且反之亦然，并且其类似地适用于其他短语。
在本文中描述为“实例”的任何实施方式不必解释为优选于或优于其他实施方式。而且，到说明书或权利要求中使用术语“包括(include)”、“具有”的程度，该术语旨在以类似于术语“包含(comprise)”的方式作为包括性的，如“包含(comprise)”被采用时被解译为权利要求中的变形词汇。
对本领域普通技术人员已知的或者以后将知道的贯穿本公开所描述的各个方面的元件的所有结构和功能等价物通过引用被清楚地结合于此并且旨在包括在权利要求中。而且，本申请中所公开的任何事项并不旨在专用于公开，无论权利要求中是否明确描述该公开内容。不根据美国法典112章条款的第六条来解释任何要求保护的元件，除非使用短语“意味着”明确地描述该元件，或者在方法权利要求的情况下，使用短语“用于…的步骤”来描述该元件。
提供之前的描述以使得本领域任何技术人员能够实践本文中所描述的各个方面。对各个方面的各种变形将对本领域技术人员变得显而易见，并且本文中定义的基本原理可应用于其他方面。因此，权利要求并不旨在局限于本文中示出的各个方面，而是符合与语言权利要求一致的整个范围，其中，对单数形式的元件的引用并不旨在指“一个和只有一个”，除非明确规定如此，否则是指“一个或多个”。除非另有明确规定，否则，术语“某些”指一个或多个。男性代名词(例如，他的)包括女性和中性(例如，她的和它的)，并且反之亦然。标题和副标题(如果有的话)仅为了方便而使用并且并不局限于主题公开。
Claims (9)
1.一种电路装置，包括：
包括以下结构的半导体器件：
衬底；
栅极结构，在所述衬底的上方并与沟道轴线正交；
半导体鳍形结构，沿所述沟道轴线在所述衬底的上方；以及
栅极氧化区，在所述栅极结构的下方并与所述栅极结构和所述半导体鳍形结构接触，所述栅极氧化区具有拥有第一厚度和第一长度的第一区，所述栅极氧化区具有拥有第二厚度和第二长度的第二区，所述第一厚度大于所述第二厚度，所述第一区和所述第二区沿着所述沟道轴线并排地形成，
其中，使用具有第一操作电压的低操作电压过程和具有第二操作电压的高操作电压过程的组合利用CMOS逻辑铸造技术来形成所述半导体器件,所述CMOS逻辑铸造技术包括对应于一个或多个操作电压的一个或多个最小设计规则，所述第一操作电压小于所述第二操作电压，其中，所述第二厚度与所述第二操作电压相关联并且所述第一厚度与所述第一操作电压相关联。
2.根据权利要求1所述的电路装置，包括：
包括以下结构的第二半导体器件：
所述衬底；
第二栅极结构，在所述衬底的上方并与所述沟道轴线正交；
第二半导体鳍形结构，沿所述沟道轴线在所述衬底的上方；以及
第二栅极氧化区，在所述第二栅极结构下方并与所述第二栅极结构和所述第二半导体鳍形结构接触，所述第二栅极氧化区具有拥有第一厚度和第一长度的第一区以及拥有第二厚度和第二长度的第二区，所述第一厚度大于所述第二厚度，
其中，所述半导体器件的所述第一长度大于所述第二半导体器件的所述第一长度。
3.根据权利要求2所述的电路装置，其中，所述栅极氧化区的所述第一长度与所述第二长度的第一比值基于第一电源电压，其中，所述第二栅极氧化区的所述第一长度与所述第二长度的第二比值基于第二电源电压，并且其中，如果所述第一电源电压大于所述第二电源电压，则所述第一比值大于所述第二比值。
4.根据权利要求1所述的电路装置，其中，所述栅极结构具有第一宽度并且所述半导体鳍形结构具有第二宽度，所述第一宽度大于所述第二宽度。
5.根据权利要求1所述的电路装置，包括：
第一凸起的端子结构，通过所述半导体鳍形结构耦接至所述栅极结构；以及
第二凸起的端子结构，通过所述半导体鳍形结构耦接至所述栅极结构。
6.根据权利要求5所述的电路装置，其中，所述第一凸起的端子结构具有第一宽度并且所述半导体鳍形结构具有第二宽度，所述第一宽度大于所述第二宽度。
7.根据权利要求5所述的电路装置，其中，所述第二凸起的端子结构具有第一宽度并且所述半导体鳍形结构具有第二宽度，所述第一宽度大于所述第二宽度。
8.一种半导体器件，包括：
第一类型的半导体衬底；
栅极结构，在所述半导体衬底的上方；
半导体鳍形结构，沿沟道轴线在所述衬底的上方；
栅极氧化区，与所述栅极结构接触，所述栅极氧化区包括具有厚度和长度的第一区以及具有厚度和长度的第二区，所述第一区的厚度与所述第二区的厚度不同；
第二类型的第一凸起的端子结构，通过所述半导体鳍形结构耦接至所述栅极结构；以及
所述第二类型的第二凸起的端子结构，通过所述半导体鳍形结构耦接至所述栅极结构，
其中，所述第一区和所述第二区沿着所述沟道轴线并排地形成，
其中，使用具有第一操作电压的低操作电压过程和具有第二操作电压的高操作电压过程的组合利用CMOS逻辑铸造技术来形成所述半导体器件,所述CMOS逻辑铸造技术包括对应于一个或多个操作电压的一个或多个最小设计规则，所述第一操作电压小于所述第二操作电压，其中，所述第二区的厚度与所述第二操作电压相关联并且所述第一区的厚度与所述第一操作电压相关联。
9.根据权利要求8所述的半导体器件，其中，所述第一区的厚度大于所述第二区的厚度。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361815231P | 2013-04-23 | 2013-04-23 | |
| US61/815,231 | 2013-04-23 | ||
| US13/898,414 US8987793B2 (en) | 2013-04-23 | 2013-05-20 | Fin-based field-effect transistor with split-gate structure |
| US13/898,414 | 2013-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104124242A CN104124242A (zh) | 2014-10-29 |
| CN104124242B true CN104124242B (zh) | 2017-04-12 |
Family
ID=51728376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410163578.9A Active CN104124242B (zh) | 2013-04-23 | 2014-04-22 | 分离式多栅极场效应晶体管 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8987793B2 (zh) |
| CN (1) | CN104124242B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9048303B1 (en) | 2014-01-30 | 2015-06-02 | Infineon Technologies Austria Ag | Group III-nitride-based enhancement mode transistor |
| US9337279B2 (en) | 2014-03-03 | 2016-05-10 | Infineon Technologies Austria Ag | Group III-nitride-based enhancement mode transistor |
| KR102284888B1 (ko) | 2015-01-15 | 2021-08-02 | 삼성전자주식회사 | 반도체 장치 |
| US11056396B1 (en) * | 2019-12-27 | 2021-07-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate-all-around devices having gate dielectric layers of varying thicknesses and method of forming the same |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102122645B (zh) * | 2010-01-08 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 集成电路结构、其制造方法和使用方法 |
| US8664720B2 (en) * | 2010-08-25 | 2014-03-04 | Infineon Technologies Ag | High voltage semiconductor devices |
| US8824212B2 (en) * | 2011-05-02 | 2014-09-02 | Macronix International Co., Ltd. | Thermally assisted flash memory with segmented word lines |
| JP2013021277A (ja) * | 2011-07-14 | 2013-01-31 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US8785273B2 (en) * | 2012-04-11 | 2014-07-22 | International Business Machines Corporation | FinFET non-volatile memory and method of fabrication |
-
2013
- 2013-05-20 US US13/898,414 patent/US8987793B2/en active Active
-
2014
- 2014-04-22 CN CN201410163578.9A patent/CN104124242B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US8987793B2 (en) | 2015-03-24 |
| CN104124242A (zh) | 2014-10-29 |
| US20140312396A1 (en) | 2014-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1198071 Country of ref document: HK |
|
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20170308 Address after: Singapore Singapore Applicant after: Avago Technologies Fiber IP Singapore Pte. Ltd. Address before: American California Applicant before: Zyray Wireless Inc. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
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|
| REG | Reference to a national code |
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