JP2013021277A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】フィンがバルク半導体上に形成されている場合においても、電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】フィン型半導体層１の両側面には、チャネル領域７のポテンシャルを制御するゲート電極４が配置され、チャネル領域７には、フィン型半導体層１のソース層２側から根元ＢＭ側にかけてポテンシャルバリアＰＢ１、ＰＢ２が形成されている。
【選択図】 図１

Description

本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
電界効果トランジスタでは、その微細化に伴ってゲート電極によるチャネル領域のポテンシャル制御性が低下し、短チャネル効果が顕著になり、短チャネル効果低減と電流駆動力増大の両立が困難になっている。
一方、フィン型トランジスタでは、チャネル領域の両側にゲート電極が設けられているため、チャネル領域のポテンシャル制御性が向上し、短チャネル効果低減と電流駆動力増大の両立を図るのに有効である。
このようなフィン型トランジスタでも、フィンがバルク半導体上に形成されている場合には、フィンの根元をゲート電極で挟むことができないため、フィンのバルク側のポテンシャル制御性が弱くなる。このため、フィンのバルク側でパンチスルーが起き易くなり、オフリーク電流を低減させるのが困難だった。
ＵＳ２００７／０６３２２４
本発明の一つの実施形態の目的は、フィンがバルク半導体上に形成されている場合においても、電流駆動力増大を図りつつ、オフリーク電流を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
実施形態の半導体装置によれば、フィン型半導体層と、ソース層と、ドレイン層と、ゲート電極とが設けられている。フィン型半導体層は、半導体基板上に形成されている。ソース層は、前記フィン型半導体層の一端に接続されている。ドレイン層は、前記フィン型半導体層の他端に接続されている。ゲート電極は、前記フィン型半導体層の根元側で前記ドレイン層側に広げられるようにして前記フィン型半導体層の前記ソース層側に配置され、第１の仕事関数を有する第１のサブ電極と、前記フィン型半導体層の前記ドレイン層側に配置され、前記第１の仕事関数とは異なる第２の仕事関数を有する第２のサブ電極とが設けられている。
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）のチャネル領域７のゲート長方向におけるポテンシャル分布を示す図、図１（ｃ）は、図１（ａ）のチャネル領域７のゲート幅方向におけるポテンシャル分布を示す図である。 図２（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ線で切断した構成を示す断面図、図２（ｃ）は、図２（ａ）のＢ−Ｂ線で切断した構成を示す断面図である。 図３は、第２実施形態に係る半導体装置の製造方法を示す平面図である。 図４（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）は、図４（ａ）のＣ部分を切り出した構成を示す斜視図である。 図５（ａ）および図５（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す斜視図、図５（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。 図６（ａ）および図６（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す斜視図である。 図７（ａ）および図７（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す斜視図である。 図８（ａ）および図８（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す斜視図である。 図９は、第３実施形態に係る半導体装置の概略構成を示す斜視図である。 図１０（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、図１０（ａ）のＣ´部分を切り出した構成を示す斜視図である。 図１１（ａ）および図１１（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す斜視図である。 図１２は、第４実施形態に係る半導体装置の製造方法を示す斜視図である。 図１３は、第５実施形態に係る半導体装置の製造方法を示す斜視図である。 図１４は、第６実施形態に係る半導体装置の製造方法を示す斜視図である。
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）のチャネル領域７のゲート長方向におけるポテンシャル分布を示す図、図１（ｃ）は、図１（ａ）のチャネル領域７のゲート幅方向におけるポテンシャル分布を示す図である。
図１（ａ）〜図１（ｃ）において、半導体基板上にはフィン型半導体層１が形成され、フィン型半導体層１にはチャネル領域７が形成される。そして、フィン型半導体層１の一端にはソース層２が接続され、フィン型半導体層１の他端にはドレイン層３が接続されている。半導体基板、フィン型半導体層１、ソース層２およびドレイン層３の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓＰ、ＧａＰ、ＧａＮおよびＺｎＳｅなどから選択することができる。
また、フィン型半導体層１の両側面には、チャネル領域７のポテンシャルを制御するゲート電極４が配置されている。そして、チャネル領域７には、フィン型半導体層１のソース層２側から根元ＢＭ側にかけてポテンシャルバリアＰＢ１、ＰＢ２が形成されている。
ここで、ゲート電極４は、仕事関数が互いに異なるサブ電極５ａ、５ｂにて構成されている。そして、サブ電極５ａは、フィン型半導体層１の根元ＢＭ側でドレイン層３側に広げられるようにしてフィン型半導体層１のソース層２側に配置されている。サブ電極５ｂは、フィン型半導体層１のドレイン層３側に配置されている。この時、チャネル領域７にポテンシャルバリアＰＢ１、ＰＢ２を形成するために、サブ電極５ａは、サブ電極５ｂに比べて仕事関数を高くすることができる。
例えば、サブ電極５ａは、フィン型半導体層１の根元側でゲート長ｌ１を有し、根元側より上方でゲート長ｌ１よりも小のゲート長Ｌ２を有することができる。サブ電極５ｂは、フィン型半導体層１の根元側より上方でゲート長Ｌ１よりも小のゲート長Ｌ３を有することができる。ゲート長Ｌ２とゲート長Ｌ３との和は、ゲート長Ｌ１とすることができる。
そして、サブ電極５ａはゲート絶縁膜６ａを介してフィン型半導体層１の両側面に形成され、サブ電極５ｂはゲート絶縁膜６ｂを介してフィン型半導体層１の両側面に形成されている。なお、サブ電極５ａの材料は、例えば、Ｗ、サブ電極５ｂの材料は、例えば、Ａｌを用いることができる。あるいは、サブ電極５ａの材料は、例えば、ＴａＮ、ＲｕおよびＴｉＡｌＮなどから選択するようにしてもよいし、サブ電極５ｂの材料は、例えば、ＨｆＮ、ＮｉＳｉ、Ｍｏ、ＴｉＮなどから選択するようにしてもよい。
また、ゲート絶縁膜６ａ、６ｂの材料は互いに異なっていてもよいし、ゲート絶縁膜６ａ、６ｂの材料は互いに同じであってもよい。なお、ゲート絶縁膜６ａ、６ｂの材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。また、ゲート絶縁膜６ａ、６ｂの材料を互いに異ならせることで、チャネル領域７にポテンシャルバリアＰＢ１、ＰＢ２を形成することができる場合、サブ電極５ａ、５ｂの仕事関数は互いに等しくてもよい。
なお、チャネル領域７の不純物濃度のばらつきに起因する電界効果トランジスタの電気的特性のばらつきや移動度の低下を抑制するために、チャネル領域７の不純物濃度を低減し、チャネル領域７を完全空乏化することが好ましい。チャネル領域７を完全空乏化するために、フィン幅はゲート長よりも小さくすることが好ましい。
ここで、チャネル領域７の両側にゲート電極４を設けることにより、チャネル領域７のポテンシャル制御性を向上させることができ、短チャネル効果低減と電流駆動力増大の両立を図ることができる。
また、チャネル領域７にポテンシャルバリアＰＢ１、ＰＢ２を形成することにより、実効的なゲート長を短くすることを可能としつつ、フィンのバルク側でパンチスルーを起き難くすることができ、さらなる電流駆動力増大を図ることが可能となるとともに、オフリーク電流を低減させることができる。
（第２実施形態）
図２（ａ）、図３および図４（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ線で切断した構成を示す断面図、図２（ｃ）は、図２（ａ）のＢ−Ｂ線で切断した構成を示す断面図、図４（ｂ）は、図４（ａ）のＣ部分を切り出した構成を示す斜視図、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８（ａ）および図８（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す斜視図、図５（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）〜図２（ｃ）において、フォトリソグラフィ技術およびエッチング技術を用いて半導体基板１１の表層をパターニングすることにより、半導体基板１１上にフィン型半導体層１を形成する。そして、ＣＶＤなどの方法を用いることにより、フィン型半導体層１間に埋め込まれた素子分離絶縁層１２を半導体基板１１上に形成する。そして、素子分離絶縁層１２を薄膜化することにより、フィン型半導体層１の先端ＴＰ側を露出させる。なお、素子分離絶縁層１２の材料は、例えば、ＳｉＮを用いることができる。
次に、図３に示すように、ＣＶＤなどの方法を用いることにより、フィン型半導体層１間が埋め込まれるように素子分離絶縁層１２上に層間絶縁膜１３を形成する。そして、
フォトリソグラフィ技術を用いることにより、ソース層２およびドレイン層３からフィン型半導体層１の両端部に広がるようにレジストパターンＲ１を層間絶縁膜１３上に形成する。なお、層間絶縁膜１３の材料は、例えば、ＳｉＮを用いることができる。
次に、図４（ａ）および図４（ｂ）に示すように、レジストパターンＲ１をマスクとして層間絶縁膜１３をエッチングすることにより、フィン型半導体層１の両端部の側面に層間絶縁膜１３を残したまま、フィン型半導体層１のチャネル領域７を露出させる。
次に、図５（ａ）に示すように、ＣＶＤなどの方法を用いることにより、フィン型半導体層１間に埋め込まれた犠牲膜１４を素子分離絶縁層１２上に形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて犠牲膜１４をパターニングすることにより、フィン型半導体層１の両端部より中央部の方が薄くなるようにフィン型半導体層１の側面からの犠牲膜１４の膜厚を設定する。なお、犠牲膜１４の材料は、素子分離絶縁層１２および層間絶縁膜１３よりもエッチング選択比がとれるように選択することができ、例えば、ＳｉＯ２を用いることができる。
次に、図５（ｂ）および図５（ｃ）に示すように、犠牲膜１４に不純物を斜めイオン注入することにより、高濃度不純物領域１４ａを犠牲膜１４に形成する。この高濃度不純物領域１４ａは、フィン型半導体層１のドレイン層３側から先端ＴＰ側にかけて形成することができる。
このような高濃度不純物領域１４ａを犠牲膜１４に選択的に形成するために、フィン型半導体層１のシャドウイング効果を利用することができる。この時、角度の異なる斜めイオン注入を複数回行うことができる。すなわち、斜めイオン注入Ｐ１、Ｐ２により、フィン型半導体層１の側面からの犠牲膜１４の膜厚の薄い部分では厚い部分に比べて犠牲膜１４のより深くまで不純物を効果的に打ち込むことができる。この時、犠牲膜１４の膜厚の薄い部分において犠牲膜１４の最も深い部分には、フィン型半導体層１のシャドウイング効果により不純物が達しないようにすることができる。また、斜めイオン注入Ｐ３により、フィン型半導体層１の側面からの犠牲膜１４の膜厚の厚い部分において、ドレイン層３側の犠牲膜１４の最も深い部分まで不純物を打ち込むことができる。
次に、図６（ａ）に示すように、ウェットエッチングなどの方法にて高濃度不純物領域１４ａを選択的に除去することにより、犠牲膜１４からなるダミー電極１４ｂを形成する。このダミー電極１４ｂは、フィン型半導体層１の根元ＢＭ側でドレイン層３側に広げられるようにしてフィン型半導体層１のソース層２側に配置することができる。
次に、図６（ｂ）に示すように、ＣＶＤまたは熱酸化などの方法を用いることにより、ダミー電極１４ｂから露出されたフィン型半導体層１の側面にゲート絶縁膜６ｂを形成する。
次に、図７（ａ）に示すように、ＣＶＤなどの方法を用いることにより、フィン型半導体層１のドレイン層３側の側面に配置されたサブ電極５ｂをゲート絶縁膜６ｂ上に形成する。そして、ＣＭＰなどの方法にてサブ電極５ｂを薄膜化することにより、ダミー電極１４ｂの表面を露出させる。
次に、図７（ｂ）に示すように、ウェットエッチングなどの方法にてダミー電極１４ｂを選択的に除去することにより、フィン型半導体層１の根元ＢＭ側でドレイン層３側に広げられた空隙１５をフィン型半導体層１のソース層２側に形成する。
次に、図８（ａ）に示すように、ＣＶＤまたは熱酸化などの方法を用いることにより、空隙１５にて露出されたフィン型半導体層１の側面にゲート絶縁膜６ａを形成する。
次に、図８（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法を用いることにより、空隙１５に埋め込まれたサブ電極５ａをゲート絶縁膜６ａ上に形成する。そして、ＣＭＰなどの方法にてサブ電極５ａを薄膜化することにより、サブ電極５ｂの表面を露出させる。
ここで、フィン型半導体層１のシャドウイング効果を利用した斜めイオン注入にて高濃度不純物領域１４ａを犠牲膜１４に形成することにより、フィン型半導体層１の根元ＢＭ側でドレイン層３側に広げられるようにしてフィン型半導体層１のソース層２側にダミー電極１４ｂを配置することができる。このため、このダミー電極１４ｂをサブ電極５ａと置換することにより、フィン型半導体層１の根元ＢＭ側でドレイン層３側に広げられるようにしてフィン型半導体層１のソース層２側にサブ電極５ａを配置することができ、フィン型トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させることが可能となる。
（第３実施形態）
図９は、第３実施形態に係る半導体装置の概略構成を示す斜視図である。
図９において、この半導体装置には、図１の半導体装置のゲート電極４の代わりにゲート電極４´が設けられるとともに、ゲート絶縁膜６ａ、６ｂの代わりにゲート絶縁膜６ａ´、６ｂ´が設けられている。ここで、ゲート電極４´には、サブ電極５ａ´、５ｂ´が設けられている。そして、サブ電極５ａ´は、フィン型半導体層１の根元ＢＭ側でドレイン層３側に広げられるようにしてフィン型半導体層１のソース層２側に配置されている。この時、図１のサブ電極５ａは、フィン型半導体層１の根元ＢＭ側においてはゲート長に等しくなるように広げられているに対し、図９のサブ電極５ａ´は、フィン型半導体層１の根元ＢＭ側においてゲート長より短くなるように広げられている。サブ電極５ｂ´は、フィン型半導体層１のドレイン層３側に配置されている。そして、フィン型半導体層１の根元側において、サブ電極５ａ´がドレイン層３側に広げられた分だけドレイン層３側に狭められている。なお、この点以外は、サブ電極５ａ´、５ｂ´はサブ電極５ａ、５ｂと同様に構成することができる。
そして、サブ電極５ａ´はゲート絶縁膜６ａ´を介してフィン型半導体層１の両側面に形成され、サブ電極５ｂ´はゲート絶縁膜６ｂ´を介してフィン型半導体層１の両側面に形成されている。
ここで、フィン型半導体層１の根元ＢＭ側のサブ電極５ａ´の長さをサブ電極５ａよりも短くすることにより、図１の半導体装置に比べて実効的なゲート幅を増大させることができ、電流駆動力増大を図ることが可能となる。
（第４実施形態）
図１０（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、図１０（ａ）のＣ´部分を切り出した構成を示す斜視図、図１１（ａ）、図１１（ｂ）および図１２は、第４実施形態に係る半導体装置の製造方法を示す斜視図である。
図１０（ａ）および図１０（ｂ）において、図２（ａ）、図２（ｂ）、図２（ｃ）、図３、図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図５（ｃ）および図６（ａ）の工程と同様にして犠牲膜１４からなるダミー電極１４ｂ´を形成する。このダミー電極１４ｂは、フィン型半導体層１の根元ＢＭ側でゲート長より短くなるようにドレイン層３側に広げられるようにしてフィン型半導体層１のソース層２側に配置することができる。なお、ダミー電極１４ｂ´を形成する場合には、ダミー電極１４ｂを形成する時と比べて、図５（ｂ）の斜めイオン注入Ｐ１〜Ｐ３の角度を異ならせることができる。
次に、図１１（ａ）に示すように、ＣＶＤまたは熱酸化などの方法を用いることにより、ダミー電極１４ｂ´から露出されたフィン型半導体層１の側面にゲート絶縁膜６ｂ´を形成する。
次に、図１１（ｂ）に示すように、図７（ａ）の工程と同様にしてフィン型半導体層１のドレイン層３側の側面に配置されたサブ電極５ｂ´をゲート絶縁膜６ｂ´上に形成する。そして、ウェットエッチングなどの方法にてダミー電極１４ｂ´を選択的に除去することにより、フィン型半導体層１の根元ＢＭ側でゲート長より短くなるようにドレイン層３側に広げられた空隙１６をフィン型半導体層１のソース層２側に形成する。
次に、図１２に示すように、ＣＶＤまたは熱酸化などの方法を用いることにより、空隙１６にて露出されたフィン型半導体層１の側面にゲート絶縁膜６ａ´を形成する。
次に、図８（ｂ）の工程と同様にして、ＣＶＤなどの方法を用いることにより、空隙１６に埋め込まれたサブ電極５ａ´をゲート絶縁膜６ａ´上に形成する。そして、ＣＭＰなどの方法にてサブ電極５ａ´を薄膜化することにより、サブ電極５ｂ´の表面を露出させる。
（第５実施形態）
図１３は、第５実施形態に係る半導体装置の製造方法を示す斜視図である。
図１３において、この半導体装置には、図１の半導体装置のゲート電極４の代わりにゲート電極２１が設けられるとともに、ゲート絶縁膜６ａ、６ｂの代わりにゲート絶縁膜２２ａ〜２２ｃが設けられている。ここで、ゲート電極２１には、サブ電極２１ａ〜２１ｃが設けられている。なお、サブ電極２１ａ〜２１ｃの仕事関数は互いに異ならせることができる。ここで、サブ電極２１ａ〜２１ｃの仕事関数をそれぞれΦａ、Φｂ、Φｃとすると、Φａ＞Φｂ＞ΦｃまたはΦｂ＞Φａ＞Φｃという条件を満たすことができる。
そして、サブ電極２１ａは、フィン型半導体層１の先端ＴＰ側のソース層２側に配置されている。サブ電極２１ｂは、フィン型半導体層１の根元ＢＭ側のソース層２側からドレイン層３側にかけて配置されている。サブ電極２１ｃは、フィン型半導体層１の先端ＴＰ側のドレイン層３側に配置されている。
そして、サブ電極２１ａはゲート絶縁膜２２ａを介してフィン型半導体層１の両側面に形成され、サブ電極２１ｂはゲート絶縁膜２２ｂを介してフィン型半導体層１の両側面に形成され、サブ電極２１ｃはゲート絶縁膜２２ｃを介してフィン型半導体層１の両側面に形成されている。
ここで、サブ電極２１ａ〜２１ｃの仕事関数を互いに異ならせることにより、実効的なゲート長を短くすることを可能としつつ、フィンのバルク側でパンチスルーを起き難くすることができ、電流駆動力増大を図りつつ、オフリーク電流を低減させることができる。
（第６実施形態）
図１４は、第６実施形態に係る半導体装置の製造方法を示す斜視図である。
図１４において、この半導体装置には、図１の半導体装置のゲート電極４の代わりにゲート電極３１が設けられるとともに、ゲート絶縁膜６ａ、６ｂの代わりにゲート絶縁膜３２ａ〜３２ｃが設けられている。ここで、ゲート電極３１には、サブ電極３１ａ〜３１ｃが設けられている。なお、サブ電極３１ａ〜３１ｃの仕事関数は互いに異ならせることができる。ここで、サブ電極３１ａ〜３１ｃの仕事関数をそれぞれΦａ、Φｂ、Φｃとすると、Φａ＞Φｂ＞ΦｃまたはΦｂ＞Φａ＞Φｃという条件を満たすことができる。
そして、サブ電極３１ａは、フィン型半導体層１のソース層２側の先端ＴＰ側から根元ＢＭ側かけて配置されている。サブ電極３１ｂは、フィン型半導体層１の根元ＢＭ側のドレイン層３側に配置されている。サブ電極３１ｃは、フィン型半導体層１の先端ＴＰ側のドレイン層３側に配置されている。
そして、サブ電極３１ａはゲート絶縁膜３２ａを介してフィン型半導体層１の両側面に形成され、サブ電極３１ｂはゲート絶縁膜３２ｂを介してフィン型半導体層１の両側面に形成され、サブ電極３１ｃはゲート絶縁膜３２ｃを介してフィン型半導体層１の両側面に形成されている。
ここで、サブ電極３１ａ〜３１ｃの仕事関数を互いに異ならせることにより、実効的なゲート長を短くすることを可能としつつ、フィンのバルク側でパンチスルーを起き難くすることができ、電流駆動力増大を図りつつ、オフリーク電流を低減させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ フィン型半導体層、２ ソース層、３ ドレイン層、４、４´、２１、３１ ゲート電極、５ａ、５ｂ、５ａ´、５ｂ´、２１ａ〜２１ｃ、３１ａ〜３１ｃ サブ電極、６ａ、６ｂ、６ａ´、６ｂ´、２２ａ〜２２ｃ、３２ａ〜３２ｃ ゲート絶縁膜、７ チャネル領域、ＰＢ１、ＰＢ２ ポテンシャルバリア、１１ 半導体基板、１２ 素子分離絶縁層、１３ 層間絶縁膜、Ｒ１ レジストパターン、１４、１４´ 犠牲膜、１４ａ 高濃度不純物領域、１４ｂ、１４ｂ´ ダミー電極、１５、１６ 空隙

Claims (8)

  1. 半導体基板上に形成されたフィン型半導体層と、
    前記フィン型半導体層の一端に接続されたソース層と、
    前記フィン型半導体層の他端に接続されたドレイン層と、
    前記フィン型半導体層の根元側で前記ドレイン層側に広げられるようにして前記フィン型半導体層の前記ソース層側に配置され、第１の仕事関数を有する第１のサブ電極と、
    前記フィン型半導体層の前記ドレイン層側に配置され、前記第１の仕事関数とは異なる第２の仕事関数を有する第２のサブ電極とを備えるゲート電極と，
    を備えることを特徴とする半導体装置。
  2. 前記第１のサブ電極は，前記フィン型半導体層の根元側で第１のゲート長を有し、前記根元側より上方で前記第１のゲート長よりも小の第２のゲート長を有し、前記第２のサブ電極は、前記根元側より上方で前記第１のゲート長よりも小の第３のゲート長を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のゲート長と前記第３のゲート長との和は，前記第１のゲート長であることを特徴とする請求項２に記載の半導体装置。
  4. 前記フィン型半導体層の根元側において、前記第１のサブ電極が前記ドレイン層側に広げられた分だけ前記第２のサブ電極は前記ドレイン層側に狭められていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 一端がソース層に接続され、他端がドレイン層に接続されたフィン型半導体層を半導体基板上に形成する工程と、
    前記フィン型半導体層の根元側で前記ドレイン層側に広げられるようにして前記フィン型半導体層の側面のチャネル領域上にダミー電極を形成する工程と、
    前記ダミー電極から露出された前記チャネル領域上に第１のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜上に第１の仕事関数を有する第１のサブ電極を形成する工程と、
    前記第１のサブ電極を形成した後に前記ダミー電極を除去する工程と、
    前記ダミー電極を除去することで露出されたチャネル領域上に第２のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜上に第２の仕事関数を有する第２のサブ電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  6. 前記フィン型半導体層の根元側で前記ドレイン層側に広げられるようにして前記フィン型半導体層の側面のチャネル領域上にダミー電極を形成する工程は、
    前記フィン型半導体層の側面のチャネル領域上に犠牲膜を形成する工程と、
    前記ドレイン層側および前記ソース層側で前記犠牲膜の厚さが厚くなるように前記犠牲膜をパターニングする工程と、
    前記フィン型半導体層の前記ドレイン層側から先端側にかけてから前記犠牲膜の不純物濃度が高くなるように前記パターニング後の前記犠牲膜に斜めイオン注入する工程と、
    前記不純物濃度が高くなった部分の犠牲膜を選択的に除去する工程とを備えることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記ゲート電極は，前記フィン型半導体層の前記ソース層側から根元側にかけて前記フィン型半導体層のチャネル領域にポテンシャルバリアを形成し、前記チャネル領域のポテンシャルを前記フィン型半導体層の両側から制御する請求項1乃至4のいずれか1項に記載の半導体装置。
  8. 前記第２のサブ電極は，前記第１のサブ電極の前記ドレイン層側に広げられるように形成された部分の上に形成されている請求項１乃至４，または７のいずれか１項に記載の半導体装置。
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