TW202018787A - 具有不同寬度之源極與汲極觸點的半導體裝置 - Google Patents
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Abstract
一種具有不同寬度之源極與汲極觸點的半導體裝置包括基板中的主動區域。主動區域在第一方向上延伸。半導體裝置進一步包括閘極結構，該閘極結構在與第一方向不同的第二方向上延伸。閘極結構跨主動區域延伸。半導體裝置進一步包括複數個源極/汲極觸點，该複數個源極/汲極觸點在第二方向上延伸並且在閘極結構的相對側上重疊主動區域中的複數個源極/汲極區域。複數個源極/汲極觸點的第一源極/汲極觸點具有第一寬度，並且複數個源極/汲極觸點的第二源極/汲極觸點具有小於第一寬度的第二寬度。
Description
本案是關於一種具有源極與汲極觸點的半導體裝置，特別是關於一種具有不同寬度之源極與汲極觸點的半導體裝置。
半導體工業正產生用於可攜式電子設備(諸如個人電腦、蜂巢電話及數位攝影機應用)的更小且更快的電子元件。為了產生此等元件，半導體製造商致力於產生低成本、高效能、及低功率的積體電路。大部分藉由按比例縮小電路部件的大小來產生更小且更快的電子元件。
根據本案的一實施方式是提供一種具有不同寬度之源極與汲極觸點的半導體裝置。半導體裝置包括基板中的主動區域。主動區域在第一方向上延伸。半導體裝置進一步包括在與第一方向不同的第二方向上延伸的閘極結構。閘
極結構跨主動區域延伸。半導體裝置進一步包括複數個源極/汲極觸點，源極/汲極觸點在第二方向上延伸並且在閘極結構的相對側上重疊主動區域中的複數個源極/汲極區域。複數個源極/汲極觸點的第一源極/汲極觸點具有第一寬度，並且複數個源極/汲極觸點的第二源極/汲極觸點具有小於第一寬度的第二寬度。
100、200、300‧‧‧佈局
100A、200A、300A‧‧‧半導體裝置
102A‧‧‧基板
104‧‧‧隔離結構佈局圖案
104A‧‧‧隔離結構
110‧‧‧主動區域佈局圖案
110A‧‧‧主動區域
112‧‧‧源極/汲極區域佈局圖案
112A‧‧‧源極/汲極區域
120‧‧‧閘極佈局圖案
120A‧‧‧閘極結構
132-1/132‧‧‧標記的源極/汲極觸點佈局圖案
132-2/132‧‧‧未標記的源極/汲極觸點佈局圖案
132A-1/132A‧‧‧源極/汲極觸點
132A-2/132A‧‧‧源極/汲極觸點
142-1/142‧‧‧標記的通孔佈局圖案
142-2/142‧‧‧未標記的通孔圖案
142A-1/142A‧‧‧第一組通孔
142A-2/142A‧‧‧第二組通孔
150‧‧‧金屬層佈局圖案
150A‧‧‧金屬層
160‧‧‧標記層
P1、P1‧‧‧間距
W1、W2‧‧‧寬度
S1、S2‧‧‧間隙
200A‧‧‧半導體裝置
202A‧‧‧基板
204‧‧‧隔離結構佈局圖案
204A‧‧‧隔離結構
210‧‧‧第一主動區域佈局圖案
210'‧‧‧第二主動區域佈局圖案
210A‧‧‧第一主動區域
210A'‧‧‧第二主動區域
212‧‧‧第一源極/汲極區域佈局圖案
212'‧‧‧第二源極/汲極區域佈局圖案
212A‧‧‧第一源極/汲極區域
212A'‧‧‧第二源極/汲極區域
220‧‧‧閘極佈局圖案
220A‧‧‧閘極結構
230A-1/230A‧‧‧源極/汲極觸點
230A-2/230A‧‧‧源極/汲極觸點
232'-1/232'‧‧‧標記的第二源極/汲極觸點佈局圖案
232-1/232‧‧‧標記的第一源極/汲極觸點佈局圖案
232'-2/232'‧‧‧未標記的第二源極/汲極觸點佈局圖案
232-2/232‧‧‧未標記的第一源極/汲極觸點佈局圖案
232A-1/230A‧‧‧第一組第一源極/汲極觸點
232A'-1/232A'‧‧‧第一組第二源極/汲極觸點
232A-2/232A‧‧‧第二組第一源極/汲極觸點
232A'-2/232A'‧‧‧第二組第二源極/汲極觸點
242'-1/242'‧‧‧標記的第二通孔佈局圖案
242-1/242‧‧‧標記的第一通孔佈局圖案
242'-2/242'‧‧‧未標記的第二通孔佈局圖案
242-2/242‧‧‧未標記的第一通孔佈局圖案
242A'-1/242A'‧‧‧第一組第二通孔
242A-1/242A‧‧‧第一組第一通孔
242A'-2/242A'‧‧‧第二組第二通孔
242A-2/242A‧‧‧第二組第一通孔
250‧‧‧互連佈局圖案
250A‧‧‧互連結構
260‧‧‧標記層
300‧‧‧佈局
300A‧‧‧半導體裝置
400‧‧‧電子設計自動化(EDA)系統
402‧‧‧硬體處理器
404‧‧‧非暫時性電腦可讀取儲存媒體
406‧‧‧可執行指令集(指令)
407‧‧‧設計佈局
408‧‧‧匯流排
409‧‧‧設計規則檢查(DRC)平台
410‧‧‧I/O介面
412‧‧‧網路介面
414‧‧‧網路
416‧‧‧使用者介面(UI)
500‧‧‧半導體裝置製造系統
520‧‧‧設計室
522‧‧‧設計佈局
530‧‧‧遮罩室
532‧‧‧資料準備
544‧‧‧遮罩製造
545‧‧‧遮罩
550‧‧‧半導體裝置製造商/生產商(晶圓廠「fab」)
552‧‧‧晶圓製造
553‧‧‧晶圓
560‧‧‧半導體裝置
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本案的一實施例的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增大或減小各個特徵的尺寸。
第1A圖係根據一實施例的半導體裝置的佈局圖；
第1B圖至第1D圖係根據一實施例的具有第1A圖的佈局的半導體裝置的視圖；
第2A圖係根據一實施例的半導體裝置的佈局圖；
第2B圖至第2D圖係根據一實施例的具有第2A圖的佈局的半導體裝置的視圖；
第3A圖係根據一實施例的半導體裝置的佈局圖；
第3B圖至第3D圖係根據一實施例的具有第3A圖的佈局的半導體裝置的視圖；
第4圖係根據一實施例的用於設計半導體裝置佈局的系統的示意圖；以及
第5圖係根據一實施例的半導體裝置製造系統的方塊圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件、材料、值、步驟、操作、材料、佈置或類似者的具體實例以簡化本案的一實施例。當然，此等僅為實例且並不意欲為限制性。可以預期其他部件、值、操作、材料、佈置或類似者。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本案的一實施例可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者)來描述諸圖中所示出的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用的空間相對性描述詞。
場效電晶體(FET)係一些積體電路的部件。FET包括通道區域並且亦包括由通道區域間隔開的源極區域及汲極區域(共同稱為源極/汲極區域)。閘極電極係在通道區域上方。藉由將電壓施加到閘極電極，通道區域的導電性增加以允許電流從源極區域流到汲極區域。FET利用導電觸點(亦即，源極/汲極觸點)，此等導電觸點電氣連接到源極/汲極區域以至及自FET傳導電流。在FET中的源極/汲極觸點電阻與源極/汲極觸點的大小成比例。具有較大佔據面積的源極/汲極觸點提供了較大電氣接觸面積，因此減少在源極/汲極觸點與對應的源極/汲極區域之間的接觸電阻。在FET的源極/汲極區域處的減小的接觸電阻促進電流穿過源極/汲極觸點流入/流出FET，此導致針對FET的切換速度增加。
FET的比例化減小源極/汲極觸點面積。接觸電阻因此增加，此限制FET的效能。在一些方法中，在相同的主動區域上方形成的源極/汲極觸點具有均勻寬度，在相同的主動區域上形成的FET因此具有相同的源極/汲極觸點電阻。在一些實例中，在相同的主動區域上形成的FET執行不同功能，此等功能具有針對源極/汲極觸點電阻的不同設計規範。例如，將用於高速切換的FET的源極/汲極觸點指定為具有低源極/汲極觸點電阻，而用於回饋的FET的源極/汲極觸點具有允許較高源極/汲極觸點電阻的設計規範。允許針對相同主動區域上的不同類型的FET定製源極/汲極觸點電阻的佈局設計有助於最大化積體電路的效能。
在本案的一實施例中，在半導體裝置的佈局設計中，標記層標記針對在相同主動區域佈局圖案上形成的FET的複數個源極/汲極觸點佈局圖案的一或多個源極/汲極觸點佈局圖案的每一個。標記層可用於指出當基於佈局設計製造半導體裝置時，對應於由標記層標記的源極/汲極佈局圖案的複數個源極/汲極觸點的一或多個源極/汲極觸點的每一個具有一寬度，此寬度大於對應於未標記的源極/汲極佈局圖案的源極/汲極觸點的寬度。在佈局設計階段使用標記層選擇性標識在相同主動區域佈局圖案上形成的源極/汲極觸點佈局圖案有助於產生具有定製的接觸電阻的FET，此繼而有助於改進FET的總效能。
第1A圖係根據一實施例的半導體裝置的佈局100的圖。佈局100可用於製造半導體裝置100A(第1B圖至第1D圖)。
參見第1A圖，佈局100包括主動區域佈局圖案110。主動區域佈局圖案110界定半導體裝置100A的對應主動區域110A(第1B圖至第1D圖)。主動區域佈局圖案110沿著佈局100的第一方向(例如，X方向)延伸。在一些實施例中，主動區域佈局圖案110亦被稱為氧化物定義(Oxide-definition，OD)區域佈局圖案。主動區域佈局圖案110在附圖的圖例中用標籤「主動區域」標識。主動區域佈局圖案110包括源極區域佈局圖案及汲極區域佈局圖案(共同稱為源極/汲極區域佈局圖案112)，此等圖案界定半導體裝置100A的對應源極/汲極區域112A。
主動區域佈局圖案110藉由隔離結構佈局圖案104與相同佈局位準上的佈局100的其他部件分離。隔離結構佈局圖案104界定半導體裝置100A的對應隔離結構104A(第1B圖至第1D圖)。
佈局100進一步包括在主動區域佈局圖案110上方的複數個閘極佈局圖案120。閘極佈局圖案120界定半導體裝置100A的對應閘極結構120A(第1B圖至第1D圖)。閘極佈局圖案120的每一個沿著佈局100的第二方向(例如，跨主動區域佈局圖案110的Y方向)延伸。在一些實施例中，第二方向Y垂直於第一方向X。每個閘極佈局圖案120在第一方向X上以間距P1與相鄰的閘極佈局圖案120分離。閘極佈局圖案120以及在閘極佈局圖案120的相對側上的對應源極/汲極區域佈局圖案112形成複數個FET。在一些實施例中，閘極佈局圖案120亦稱為聚合佈局圖案並且在附圖的圖例中用標籤「多晶矽」來標識。
佈局100進一步包括覆蓋源極/汲極區域佈局圖案112的複數個源極/汲極觸點佈局圖案132以提供到源極/汲極區域佈局圖案112的電氣連接。源極/汲極觸點佈局圖案132界定半導體裝置100A(第1B圖至第1D圖)的對應源極/汲極觸點132A。源極/汲極觸點佈局圖案132的每一個在第二方向Y上延伸並且重疊在對應對的相鄰閘極佈局圖案120之間的對應源極/汲極區域佈局圖案112。將源極/汲極觸點佈局圖案132設定為在第一方向X上具有均勻寬度W1。在一些實施例中，源極/汲極觸點佈局圖案132亦被稱
為金屬上覆擴散佈局圖案並且在附圖的圖例中用標籤「M0」來標識。
佈局100進一步包括覆蓋源極/汲極觸點佈局圖案132的複數個通孔佈局圖案142。通孔佈局圖案142界定半導體裝置100A的對應通孔142A(第1B圖至第1D圖)。通孔佈局圖案142重疊對應源極/汲極觸點佈局圖案132，從而提供到對應源極/汲極觸點圖案132的電氣連接。
佈局100進一步包括覆蓋通孔佈局圖案142的金屬層佈局圖案150。金屬層佈局圖案150界定半導體裝置100A的對應金屬層150A(第1B圖至第1D圖)。金屬層佈局圖案150在第一方向X上延伸，並且藉由通孔佈局圖案142電氣耦合到對應源極/汲極觸點佈局圖案132。金屬層佈局圖案150在附圖的圖例中用標籤「金屬」標識。
佈局100進一步包括一或多個標記層160。標記層160的每一個用於標識對應源極/汲極觸點佈局圖案132。一或多個標記層160的每一個可用於指出由標記層160標識的對應源極/汲極觸點佈局圖案132(本文稱為標記的源極/汲極觸點佈局圖案132-1)具有一寬度，此寬度大於未由標記層160標識的源極/汲極觸點佈局圖案132(本文稱為未標記的源極/汲極觸點佈局圖案132-2)的寬度(亦即，W1)。一或多個標記層160的每一個亦可用於指出覆蓋標記的源極/汲極觸點佈局圖案132-1的對應通孔佈局圖案142(本文稱為標記的通孔佈局圖案142-1)具有一尺寸，此尺寸大於覆蓋未標記的源極/汲極觸點佈局圖案132-2的
通孔佈局圖案142(本文稱為未標記的通孔圖案142-2)的尺寸。在佈局100中採用的標記層160的數量係基於電路設計來決定。在佈局100中，藉由使用一或多個標記層160指出當基於佈局100製造半導體裝置100A(第1B圖至第1D圖)時，形成具有增加的寬度的在半導體裝置100A中的一或多個源極/汲極觸點132A，本案的一實施例的佈局設計允許形成具有減小的總接觸電阻的半導體裝置100A因此，增強半導體裝置100A的效能。
第1B圖至第1D圖係根據一實施例的具有佈局100的半導體裝置100A的視圖。第1B圖係半導體裝置100A的俯視圖。第1C圖係沿著線C-C’截取的第1B圖的半導體裝置100A的橫截面圖。第1D圖係沿著線D-D’截取的第1B圖的半導體裝置100A的橫截面圖。半導體裝置100A係用於促進說明本案的一實施例的非限制性實例。
參見第1B圖至第1D圖，半導體裝置100A包括基板102A，在此基板上方形成半導體裝置100A的各個元件。基板102A包括但不限於主體矽基板、絕緣體上矽(SOI)基板、或鍺矽基板。包括第III族、第IV族、及第V族元素的其他半導體材料係在各個實施例的範疇內。
半導體裝置100A進一步包括在基板102A上方的主動區域110A、以及在主動區域110A上方的複數個閘極結構120A。
主動區域110A在第一方向X上延伸並且包括複數個源極/汲極區域112A。源極/汲極區域112A係位於閘
極結構120A的相對側上的經摻雜半導體區域。在一些實施例中，源極/汲極區域112A包括用於形成p型FET的p型摻雜物，諸如硼。在其他實施例中，源極/汲極區域112A包括用於形成n型FET的n型摻雜物，諸如磷。主動區域110A藉由隔離結構104A電氣隔離來用於半導體裝置100A的其他元件。在一些實施例中，隔離結構104A係淺溝槽隔離(STI)結構，此STI結構包括用一或多種介電材料填充的溝槽。在一些實施例中，STI結構包括二氧化矽、氮化矽、氧氮化矽或任何其他適宜絕緣材料。
閘極結構120A係在主動區域110A的相應通道區域上方。閘極結構120A在第二方向Y上延伸並且藉由間距P2彼此分離。在一些實施例中，閘極結構120A的間距P2等於佈局100(第1A圖)的閘極佈局圖案120的間距P1。在一些實施例中，為了適應具有經增加寬度W2的一或多個源極/汲極觸點132A-1(下文描述)，將閘極結構120A的間距P2設定為大於佈局100(第1A圖)的閘極佈局圖案120的間距P1。
在一些實施例中，閘極結構120A的每一個包括閘極介電質及閘極電極。閘極介電質在主動區域110A的對應通道區域上方形成。在一些實施例中，閘極介電質包括高介電常數介電材料。示例性高介電常數介電材料包括但不限於氮化矽、氧氮化矽、氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氧氮化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、
金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適宜高介電常數介電材料、及/或其組合。在一些實施例中，閘極介電質包括層間介電材料及高介電常數介電材料的堆疊。在一些實施例中，層間介電材料包括二氧化矽。閘極電極在閘極介電質上方形成。在一些實施例中，閘極電極包括摻雜的聚矽。在其他實施例中，閘極電極包括導電材料，諸如銅(Cu)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、鎢(W)、氮化鎢(WN)、或氮化鉬(MoN)。
半導體裝置100A進一步包括覆蓋對應源極/汲極區域112A的複數個源極/汲極觸點132A。在一些實施例中，源極/汲極觸點132A包括導電材料，諸如鈷(Co)、Cu、或W。源極/汲極觸點132A包括：第一組源極/汲極觸點132A-1，對應於佈局100的標記的源極/汲極觸點佈局圖案132-1；以及第二組源極/汲極觸點132A-2，對應於佈局100的未標記的源極/汲極觸點佈局圖案132-2(第1A圖)。
第一組中的源極/汲極觸點132A-1用以具有寬度W2，而第二組中的源極/汲極觸點132A-2用以具有小於W2的寬度W1。因此，第一組中的每個源極/汲極觸點132A-1與對應的相鄰閘極結構120A之間的間隔S2小於第二組中的每個源極/汲極觸點132A-2與對應的相鄰閘極結構120A之間的間隔S1。間距P1、間距P2、寬度W1、寬度
W2、間隔S1及間隔S2的精確尺寸係基於製造的FET的節點大小來確定。在一些實施例中，間距P1從約40nm至約90nm變化。在一些情況下，若間距P1過小，則製造與佈局100相關聯的裝置具有較高缺陷風險。在一些情況下，若間距P1過大，則與佈局100相關聯的裝置的大小非必要地增大。在一些實施例中，間距P2從約40nm至約90nm變化。在一些情況下，若間距P2過小，則製造與佈局100相關聯的裝置具有較高缺陷風險。在一些情況下，若間距P2過大，則與佈局100相關聯的裝置的大小非必要地增大。在一些實施例中，寬度W1從約16nm至約54nm變化。在一些情況中，若寬度W1過小，則接觸電阻增加，並且與佈局100相關聯的裝置不滿足設計規範的風險增加。在一些情況中，若寬度W1過大，則與佈局100相關聯的裝置的大小非必要地增加。在一些實施例中，在寬度W2與寬度W1之間的比率從約1至約5變化。在一些情況中，若寬度W2過小，則接觸電阻增加並且與佈局100相關聯的裝置不滿足設計規範的風險增加。在一些情況中，若寬度W2過大，則與佈局100相關聯的裝置的大小非必要地增加。在一些實施例中，間隔S1從約10nm至約74nm變化。在一些情況中，若間隔S1過小，則製造與佈局100相關聯的裝置具有較高缺陷風險。在一些情況中，若間隔S1過大，則與佈局100相關聯的裝置的大小非必要地增加。在一些實施例中，在間隔S2與S1之間的比率從約1至約5變化。在一些情況中，若間隔S2過小，則製造與佈局100相關聯的裝置具有較高缺陷風險。在一些
情況中，若間隔S2過大，則與佈局100相關聯的裝置的大小非必要地增加。在相同主動區域110A上形成不同寬度的源極/汲極觸點132A有助於減小半導體裝置100A的總接觸電阻，此有助於改進裝置效能。
半導體裝置100A進一步包括覆蓋對應源極/汲極觸點132A的複數個通孔142A以提供到對應源極/汲極觸點132A的電氣連接。在一些實施例中，通孔142A包括導電材料，諸如鈷(Co)、銅(Cu)、或鎢(W)。通孔142A包括：第一組通孔142A-1，覆蓋具有較大寬度W2的對應的第一組源極/汲極觸點132A-1；以及第二組通孔142A-2，覆蓋具有較小寬度W1的對應的第二組源極/汲極觸點132A-2。在一些實施例中，第一組通孔142A-1亦在第一方向X及/或第二方向Y上形成為具有增大尺寸。形成具有增大尺寸的通孔142A-1有助於進一步減小半導體裝置100A的總接觸電阻，此有助於進一步改進元件效能。
半導體裝置100A進一步包括覆蓋通孔142A的金屬層150A以提供到對應通孔142A的電氣連接。金屬層150A係第二金屬層M1，此第二金屬層係在基板102A上方形成的元件之上的第二最低金屬層。在一些實施例中，金屬層150A包括導電材料，諸如Co、Cu、或W。
第2A圖係根據一實施例的半導體裝置的佈局200的圖。佈局200可用於製造半導體裝置200A(第2B圖至第2D圖)。
參見第2A圖，佈局200包括複數個主動區域佈局圖案。第一主動區域佈局圖案210及第二主動區域佈局圖案210’包括在第2A圖中。第一主動區域佈局圖案210及第二主動區域佈局圖案210’界定半導體裝置200A的對應第一主動區域210A及第二主動區域210A’(第2B圖至第2D圖)。主動區域佈局圖案210及210’各者沿著佈局200的第一方向(例如，X方向)延伸，並且在佈局200的第二方向(例如，Y方向)上彼此分離。在一些實施例中，主動區域佈局圖案210及210’亦被稱為氧化物界定(OD)區域佈局圖案。主動區域佈局圖案210在附圖的圖例中用標籤「主動區域」標識。第一主動區域佈局圖案210包括第一源極區域佈局圖案及第一汲極區域佈局圖案(共同稱為第一源極/汲極區域佈局圖案212)，此等圖案界定半導體裝置200A的對應第一源極/汲極區域212A(第2B圖至第2D圖)。第二主動區域佈局圖案210’包括第二源極區域佈局圖案及第二汲極區域佈局圖案(共同稱為第二源極/汲極區域佈局圖案212’)，此等圖案界定半導體裝置200A的對應第二源極/汲極區域212A’(第2B圖至第2D圖)。
複數個主動區域佈局圖案的相鄰主動區域佈局圖案(例如，主動區域佈局圖案210、210’)藉由隔離結構佈局圖案204彼此分離。隔離結構佈局圖案204界定半導體裝置200A的對應隔離結構204A(第2B圖至第2D圖)。
佈局200進一步包括在第一主動區域佈局圖案210及第二主動區域佈局圖案210’上方的複數個閘極佈局
圖案220。閘極佈局圖案220界定半導體裝置200A的對應閘極結構220A(第2B圖至第2D圖)。閘極佈局圖案220的每一個沿著第二方向Y跨第一主動區域佈局圖案210及第二主動區域佈局圖案210’延伸。每個閘極佈局圖案220在第一方向X上以間距P1與相鄰閘極圖案220分離。閘極佈局圖案220以及在閘極佈局圖案220的相對側上的對應第一源極/汲極區域佈局圖案212在第一主動區域佈局圖案210中形成複數個第一FET。閘極佈局圖案220以及在閘極圖案220的相對側上的對應第二源極/汲極區域佈局圖案212’在第二主動區域佈局圖案210’中形成複數個第二電晶體。在一些實施例中，閘極佈局圖案220亦稱為聚合佈局圖案並且在附圖的圖例中用標籤「多晶矽」來標識。
佈局200進一步包括覆蓋第一源極/汲極區域佈局圖案212的複數個第一源極/汲極觸點佈局圖案232以及覆蓋第二源極/汲極區域佈局圖案212’的複數個第二源極/汲極觸點佈局圖案232’。第一源極/汲極觸點佈局圖案232提供到第一源極/汲極區域佈局圖案212的電氣連接。第一源極/汲極觸點佈局圖案232界定半導體裝置200A的對應第一源極/汲極觸點232A(第2A圖至第2C圖)。第一源極/汲極觸點佈局圖案232的每一個在第二方向Y上延伸並且覆蓋在相應的相鄰閘極佈局圖案220對之間的對應第一源極/汲極區域佈局圖案212。將第一源極/汲極觸點佈局圖案232設定為在第一方向X上具有均勻寬度W1。第二源極/汲極觸點佈局圖案232’提供到第二源極/汲極區域佈局圖案212’
的電氣連接。第二源極/汲極觸點佈局圖案232’界定半導體裝置200A的對應第二源極/汲極觸點232A’(第2B圖至第2D圖)。第二源極/汲極觸點佈局圖案232’的每一個在第二方向Y上延伸並且覆蓋在對應對的相鄰閘極佈局圖案120之間的對應第二源極/汲極區域佈局圖案212’。將第二源極/汲極觸點佈局圖案232’設定為在第一方向X上具有寬度W1。在一些實施例中，源極/汲極觸點佈局圖案232及232’亦稱為金屬上覆擴散佈局圖案並且在附圖的圖例中用標籤「M0」標識。
佈局200進一步包括複數個第一通孔佈局圖案242及複數個第二通孔佈局圖案242’。第一通孔佈局圖案242界定半導體裝置200A的對應第一通孔242A(第2B圖至第2D圖)。第一通孔佈局圖案242重疊對應第一源極/汲極觸點佈局圖案232以提供到對應第一源極/汲極觸點佈局圖案232的電氣連接。第二通孔佈局圖案242’界定半導體裝置210A的對應第二通孔242A(第2B圖至第2D圖)’。第二通孔佈局圖案242’重疊對應第二源極/汲極觸點佈局圖案232’以提供到對應第二源極/汲極觸點佈局圖案232’的電氣連接。
佈局200進一步包括複數個互連佈局圖案250。互連佈局圖案250界定半導體裝置200A的對應互連結構250A(第2B圖至第2D圖)。互連佈局圖案250的每一個在第二方向Y上跨對應對的第一源極/汲極觸點佈局圖案232及第二源極/汲極觸點佈局圖案232’延伸，由此電氣耦
合對應對的第一源極/汲極觸點圖案232及第二源極/汲極觸點圖案232’。互連佈局圖案250經由第一通孔佈局圖案242電氣耦合到對應第一源極/汲極觸點佈局圖案232，並且經由第二通孔佈局圖案242’電氣耦合到對應第二源極/汲極觸點佈局圖案232’。互連佈局圖案250亦被稱為金屬互連佈局圖案並且在附圖的圖例中用標籤「金屬」標識。
佈局200進一步包括一或多個標記層260，每一個標記層用於標識對應對的第一源極/汲極觸點佈局圖案232及第二源極/汲極觸點佈局圖案232’。一或多個標記層260的每一個可用於指出由標記層160標識的對應對的第一源極/汲極觸點佈局圖案232及第二源極/汲極觸點佈局圖案232’(本文稱為標記的第一源極/汲極觸點佈局圖案232-1及標記的第二源極/汲極觸點佈局圖案232’-1)具有一寬度，此寬度大於未由標記層260標識的一對第一源極/汲極觸點佈局圖案232及第二源極/汲極觸點佈局圖案232(本文分別稱為未標記的第一源極/汲極觸點佈局圖案232-2及未標記的第二源極/汲極觸點佈局圖案232’-2，)的寬度(例如，W1)。一或多個標記層260的每一個亦可用於指出覆蓋對應標記的第一源極/汲極觸點佈局圖案232-1的第一通孔佈局圖案242(本文稱為標記的第一通孔佈局圖案242-1)以及覆蓋對應標記的第二源極/汲極觸點佈局圖案232’-1的第二通孔佈局圖案242’(本文稱為標記的第二通孔佈局圖案242’-1)各者具有一尺寸，此尺寸大於覆蓋對應未標記的第一源極/汲極觸點佈局圖案232-2的第一通孔佈局圖案
242(本文稱為未標記的第一通孔佈局圖案242-2)及覆蓋對應未標記的第二源極/汲極觸點佈局圖案232-2’的第二通孔佈局圖案242’(本文稱為未標記的第二通孔佈局圖案242’-2)的尺寸。在佈局200中採用的標記層260的數量係基於電路設計來確定。在佈局200中，藉由使用一或多個標記層260指出，當基於佈局200製造半導體裝置200A(第2B圖至第2D圖)時，在半導體裝置200A中的一或多個源極/汲極觸點232A被形成具有增加的接觸面積，本案的一實施例的佈局設計允許形成具有減小的總接觸電阻的半導體裝置200A。因此，增強半導體裝置200A的效能。
第2B圖至第2D圖係根據一實施例的具有佈局200的半導體裝置200A的視圖。第2B圖係半導體裝置200A的俯視圖。第2C圖係沿著線C-C’截取的第2B圖的半導體裝置200A的橫截面圖。第2D圖係沿著線D-D’截取的第2B圖的半導體裝置200A的橫截面圖。半導體裝置200A係用於促進說明本案的一實施例的非限制性實例。
參見第2B圖至第2D圖，半導體裝置200A包括基板202A，在此基板上方形成半導體裝置200A的各個元件。基板202A包括但不限於主體矽基板、SOI基板、或鍺矽基板。包括第III族、第IV族、及第V族元素的其他半導體材料係在各個實施例的範疇內。
半導體裝置200A進一步包括複數個主動區域(例如，沿著第一方向X延伸的第一主動區域210A及第二
主動區域210A’)、以及跨第一主動區域210A及第二主動區域210A’沿著第二方向Y延伸的複數個閘極結構220A。
第一主動區域210A包括在閘極結構220A的相對側上的複數個第一源極/汲極區域212A。第一源極/汲極區域212A係摻雜的半導體區域，此等半導體區域包括用第一導電類型的摻雜物摻雜的半導體材料。第二主動區域210A’包括在閘極結構220A的相對側上的複數個第二源極/汲極區域212A’。第二源極/汲極區域112A’係摻雜的半導體區域，此等半導體區域包括用第二導電類型的摻雜物摻雜的半導體材料。在一些實施例中，第二導電類型與第一導電類型相同。例如，在一些實施例中，第一源極/汲極區域212A及第二源極/汲極區域212A’二者包括用於形成p型FET的p型摻雜物。在其他實施例中，第一源極/汲極區域212A及第二源極/汲極區域212A’二者包括用於形成n型FET的n型摻雜物。在一些實施例中，第二導電類型與第一導電類型不同。例如，在一些實施例中，第一源極/汲極區域212A包括用於形成p型FET的p型摻雜物，而第二源極/汲極區域212A’包括用於形成n型FET的n型摻雜物，或反之亦然。
第一主動區域210A及第二主動區域212A’藉由一或多個隔離結構204A彼此電氣隔離。在一些實施例中，一或多個隔離結構204A的每一個係淺溝槽隔離(STI)結構，此STI結構包括用一或多種介電材料填充的溝槽。在一些實施例中，STI結構包括二氧化矽、氮化矽、氧氮化矽、或任何其他適宜絕緣材料。
閘極結構220A係在第一主動區域210A及第二主動區域210A’的相應通道區域上方。閘極結構220A在第一方向X上以間距P2彼此分離。在一些實施例中，閘極結構220A的間距P2等於閘極佈局圖案220的間距P1(第2A圖)。在一些實施例中，為了適應具有增加寬度W2的一或多個源極/汲極觸點230A-1(下文描述)，將閘極結構220A的間距P2設定為大於閘極佈局圖案220的間距P1。
在一些實施例中，閘極結構220A的每一個包括閘極介電質及閘極電極。閘極介電質在第一主動區域210A的對應通道區域及第二主動區域210A’的對應通道區域上方形成。在一些實施例中，閘極介電質包括高介電常數介電材料。示例性高介電常數介電材料包括但不限於氮化矽、氧氮化矽、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、HfO2-Al2O3合金、其他適宜高介電常數介電材料、及/或其組合。在一些實施例中，閘極介電質包括層間介電材料及高介電常數介電材料的堆疊。在一些實施例中，層間介電材料包括二氧化矽。閘極電極在閘極介電質上方形成。在一些實施例中，閘極電極包括摻雜的聚矽。在其他實施例中，閘極電極包括導電材料，諸如，例如Cu、Al、Ti、TiN、Ta、TaN、TaC、TaSiN、W、WN、或MoN。
半導體裝置200A進一步包括覆蓋對應第一源極/汲極區域212A的複數個第一源極/汲極觸點232A以及覆蓋對應第二源極/汲極區域212A’的複數個第二源極/汲極觸點232A’。在一些實施例中，第一源極/汲極觸點232A及第二源極/汲極觸點232A’各者包括導電材料，諸如Co、Cu、或W。
第一源極/汲極觸點232A包括：第一組第一源極/汲極觸點232A-1，對應於佈局200的標記的第一源極/汲極觸點佈局圖案232-1；以及第二組第一源極/汲極觸點232A-2，對應於佈局200的未標記的第一源極/汲極觸點佈局圖案232-2(第2A圖)。在第一組中的第一源極/汲極觸點232A-1具有寬度W2，而在第二組中的第一源極/汲極觸點232A-2具有小於W2的寬度W1。在第一組中的每個第一源極/汲極觸點232A-1與對應的相鄰閘極220A之間的間隔S2因此小於在第二組中的每個第一源極/汲極觸點232A-2與對應的相鄰閘極結構220A之間的間隔S1。
第二源極/汲極觸點232A’包括：第一組第二源極/汲極觸點232A’-1，對應於佈局200的標記的第二源極/汲極觸點佈局圖案232’-1；以及第二組第二源極/汲極觸點232A’-2，對應於佈局200的未標記的第二源極/汲極觸點佈局圖案232’-2(第2A圖)。在第一組中的第二源極/汲極觸點232A’-1具有寬度W2，而在第二組中的第二源極/汲極觸點232A’-2具有小於W2的寬度W1。在第一組中的每個第二源極/汲極觸點232A’-1與對應的相鄰閘極結構220A之間
的間隔S4因此小於在第二組中的每個第二源極/汲極觸點232A’-2與對應的相鄰閘極結構220A之間的間隔S3。間距P1、間距P2、寬度W1、寬度W2、間隔S3及間隔S4的精確尺寸係基於製造的FET的節點大小來確定。在一些實施例中，間距P1從約40nm至約90nm變化。在一些情況中，若間距P1過小，則製造與佈局100相關聯的裝置具有較高缺陷風險。在一些情況中，若間距P1過大，則與佈局100相關聯的裝置的大小非必要地增加。在一些實施例中，間距P2從約40nm至約90nm變化。在一些情況中，若間距P2過小，則製造與佈局100相關聯的裝置具有較高缺陷風險。在一些情況中，若間距P2過大，則與佈局100相關聯的裝置的大小非必要地增加。在一些實施例中，W1從約16nm至約54nm變化。在一些情況中，若寬度W1過小，則接觸電阻增加，並且與佈局100相關聯的裝置不滿足設計規範的風險增加。在一些情況中，若寬度W1過大，則與佈局100相關聯的裝置的大小非必要地增加。在一些實施例中，在寬度W2與寬度W1之間的比率從約1至約5變化。在一些情況中，若寬度W2過小，則接觸電阻增加並且與佈局100相關聯的裝置不滿足設計規範的風險增加。在一些情況中，若寬度W2過大，則與佈局100相關聯的裝置的大小非必要地增加。在一些實施例中，間隔S3從約10nm至約74nm變化。在一些情況中，若間隔S3過小，則製造與佈局100相關聯的裝置具有較高缺陷風險。在一些情況中，若間隔S3過大，則與佈局100相關聯的裝置的大小非必要地增加。在一些實施例
中，在間隔S4與間隔S3之間的比率從約1至約5變化。在一些情況中，若間隔S4過小，則製造與佈局100相關聯的裝置具有較高缺陷風險。在一些情況中，若間隔S4過大，則與佈局100相關聯的裝置的大小非必要地增加。
在相同主動區域上形成不同寬度的源極/汲極觸點(例如，在第一主動區域210A上形成不同寬度的第一源極/汲極觸點232A以及在第二主動區域210A’上形成不同寬度的第二源極/汲極觸點232A’)有助於減小半導體裝置200A的總接觸電阻，此有助於改進元件效能。
半導體裝置200A進一步包括覆蓋對應第一源極/汲極觸點232A的複數個第一通孔242A以及覆蓋對應第二源極/汲極觸點232A’的複數個第二通孔242A’。在一些實施例中，第一通孔242A及第二通孔242A’均包括導電材料，諸如Co、Cu、或W。
第一通孔242A提供到對應第一源極/汲極觸點232A的電氣連接。第一通孔242A包括：第一組第一通孔242A-1，覆蓋較大寬度W2的對應第一組第一源極/汲極觸點232A-1；以及第二組第一通孔242A-2，覆蓋較小寬度W1的對應第二組第一源極/汲極觸點232A-2。在一些實施例中，第一組第一通孔242A-1亦形成為在第一方向X及/或第二方向Y上具有增大尺寸。
第二通孔242A’提供到對應第二源極/汲極觸點232A’的電氣連接。第二通孔242A包括：第一組第二通孔242A’-1，覆蓋較大寬度W2的對應第一組第二源極/汲極
觸點232A’-1；以及第二組第二通孔242A’-2，覆蓋較小寬度W1的對應第二組第二源極/汲極觸點232A’-2。在一些實施例中，第一組第二通孔242A’-1亦形成為在第一方向X及/或第二方向Y上具有增大尺寸。
形成具有增加尺寸的通孔242A-1及242A’-1有助於進一步減小半導體裝置200A的總接觸電阻，此有助於進一步改進元件效能。
半導體裝置200A進一步包括用於訊號路由的複數個互連結構250A。互連結構250A的每一個跨對應對的第一源極/汲極觸點232A及第二源極/汲極觸點242A’在第二方向Y上延伸。互連結構250A的每一個經由對應對的第一通孔242A及第二通孔242A’電氣耦合到對應對的第一源極/汲極觸點232A及第二源極/汲極觸點242A’。互連結構250A係在第二金屬層M1中，此第二金屬層係在基板202A上方形成的元件之上的第二最底部金屬層。在一些實施例中，互連結構250A包括導電材料，諸如Co、Cu、或W。
第3A圖係根據一實施例的半導體裝置的佈局300的圖。佈局300可用於製造半導體裝置300A(第3B圖至第3D圖)。佈局300係佈局200(第2A圖)的變化。將相同元件符號給予與第2A圖及第3A圖中的彼等相同或類似的部件，並且因此省略其詳細描述。
與佈局200相比，佈局300不含有通孔佈局圖案242及242’。在佈局300中，互連佈局圖案250的每一個直接接觸對應對的第一源極/汲極觸點佈局圖案232及第二源
極/汲極觸點佈局圖案232’來用於訊號路由。因為通孔佈局圖案242及242’不再存在於佈局300中，在佈局300中的一或多個標記層260的每一個僅可用於指出對應對的標記的第一源極/汲極觸點佈局圖案232-1及標記的第二源極/汲極觸點佈局圖案232’-1具有一寬度，此寬度大於一對未標記的第一源極/汲極觸點佈局圖案232-2及未標記的第二源極/汲極觸點佈局圖案232’-2的寬度W1。
第3B圖至第3D圖係根據一實施例的具有佈局300的半導體裝置300A的視圖。第3B圖係半導體裝置300A的俯視圖。第3C圖係沿著線C-C’截取的第3B圖的半導體裝置300A的橫截面圖。第3D圖係沿著線D-D’截取的第3B圖的半導體裝置300A的橫截面圖。半導體裝置300A係用於促進說明本案的一實施例的非限制性實例。
半導體裝置300A係半導體裝置200A(第2B圖至第2D圖)的變化。。將相同元件符號給予與第2B圖至第2D圖及第3B圖至第3D圖中的彼等相同或類似的部件，並且因此省略其詳細描述。
與半導體裝置200A相比，半導體裝置300A不含有通孔242A及242A’。在半導體裝置300A中，互連結構250A的每一個直接接觸對應對的第一源極/汲極觸點232A(例如，232A-1或232A-2)及第二源極/汲極觸點232A’(例如，232A’-1或232A’-2)來用於訊號路由。
第4圖係根據一實施例的電子設計自動化(EDA)系統400的示意圖。根據一或多個實施例的本文描述
的產生設計佈局(例如，佈局100、200、及300)的方法係例如根據一些實施例使用EDA系統400可實現的。在一些實施例中，EDA系統400係包括硬體處理器402及非暫時性電腦可讀取儲存媒體404的通用計算裝置。電腦可讀取儲存媒體404尤其用可執行指令集406、設計佈局407、設計規則檢查(Design rule check，DRC)平台409及用於執行指令集的任何中間資料編碼(亦即，儲存)。每個設計佈局407包含積體晶片的圖形表示，諸如GSII檔案。每個DRC平台409包含特定於為製造設計佈局407選擇的半導體製程的設計規則列表。藉由硬體處理器402執行指令406、設計佈局407及DRC平台409表示(至少部分)EDA工具，此EDA工具實施例如本文根據一或多個描述的方法(後文為所提及的製程及/或方法)的一部分或全部。
處理器402經由匯流排408電氣耦合到電腦可讀取儲存媒體404。處理器402亦由匯流排408電氣耦合到I/O介面410。網路介面412亦經由匯流排408電氣連接到處理器402。網路介面412連接到網路414，使得處理器402及電腦可讀取儲存媒體404能夠經由網路414連接到外部元件。處理器402用以執行在電腦可讀取儲存媒體404中編碼的指令406，以便致使EDA系統400可用於執行所提及的製程及/或方法的一部分或全部。在一或多個實施例中，處理器402係中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)、及/或適宜的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體404係電子、磁性、光學、電磁、紅外、及/或半導體系統(或者設備或裝置)。例如，電腦可讀取儲存媒體404包括半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體404包括壓縮磁碟-唯讀記憶體(CD-ROM)、壓縮磁碟-讀/寫(CD-R/W)、及/或數位視訊光碟(DVD)。
在一或多個實施例中，電腦可讀取儲存媒體404儲存指令406、設計佈局407及DRC平台409，此等用以致使系統400(其中此執行表示(至少部分)EDA工具)可用於執行所提及的製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體404亦儲存促進執行所提及的製程及/或方法的一部分或全部的資訊。
EDA系統400包括I/O介面410。I/O介面410耦合到外部電路系統。在一或多個實施例中，I/O介面410包括用於將資訊及命令通訊到處理器402的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控式螢幕、及/或游標方向鍵。
EDA系統400亦包括耦合到處理器402的網路介面412。網路介面412允許EDA系統400與網路414通訊，其中一或多個其他電腦系統連接到此網路。網路介面412包括：無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如ETHERNET、USB、或IEEE-1364。在一或多個實施例中，
在兩個或多個EDA系統400中實施所提及的製程及/或方法的一部分或全部。
EDA系統400用以經由I/O介面410接收資訊。經由I/O介面410接收的資訊包括下列的一或多個：指令、資料、設計規則、標準單元程式庫、及/或用於由處理器402處理的其他參數。將資訊經由匯流排408傳遞到處理器402。EDA系統400用以經由I/O介面410接收關於使用者介面(UI)416的資訊。資訊在電腦可讀取媒體404中儲存為UI 416。
在一些實施例中，包括標準單元的佈局圖使用諸如獲自CADENCE DESIGN SYSTEMS,Inc.的VIRTUOSO®的工具或另一適宜佈局產生工具來產生。
在一些實施例中，製程被認為隨著在非暫時性電腦可讀取記錄媒體中儲存的程式變化。非暫時性電腦可讀取記錄媒體的實例包括但不限於，外部/可移除及/或內部/內置儲存或記憶體單元，例如，下列中的一或多個：光碟(諸如DVD)、磁碟(諸如硬碟)、半導體記憶體(諸如ROM、RAM、記憶卡)、及類似者。
第5圖係根據一實施例的半導體裝置製造系統500及與其相關聯的裝置製造流程的方塊圖。在一些實施例中，基於設計佈局(例如，佈局100、200、或300)，使用製造系統500製造下列中的至少一個：一或多個半導體遮罩或在半導體裝置層中的至少一個部件。
在第5圖中，裝置製造系統500包括實體，諸如設計室520、遮罩室530、及半導體裝置製造商/生產商(「fab」)550，此等實體在關於製造半導體裝置560的設計、開發、及製造週期及/或服務中彼此相互作用。在裝置製造系統500中的實體藉由通訊網路連接。在一些實施例中，通訊網路係單個網路。在一些實施例中，通訊網路係各種不同的網路，諸如網內網路及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與其他實體中的一或多個相互作用，並且將服務提供到其他實體中的一或多個及/或從其他實體中的一或多個接收服務。在一些實施例中，設計室520、遮罩室530、及fab 550中的兩個或多個由單個較大的公司擁有。在一些實施例中，設計室520、遮罩室530、及fab 550中的兩個或多個在共用設施中共存並且使用共用資源。
設計室(或設計團隊)520產生設計佈局522。設計佈局522包括為半導體裝置560設計的各個幾何圖案。幾何圖案對應於構成待製造的半導體裝置560的各個部件的金屬、氧化物、或半導體層的圖案。各個層結合以形成各種元件特徵。例如，設計佈局522的一部分包括待在基板(諸如矽晶圓)中形成的各種電路特徵(諸如主動區域、閘極結構、源極/汲極觸點、及金屬層或互連通孔)以及在基板上設置的各個材料層。設計室520實施適當設計程序以形成設計佈局522。設計程序包括下列的一或多個：邏輯設計、實體設計或放置及佈線。設計佈局522存在於具有幾何圖案的
資訊的一或多個資料檔案中。例如，設計佈局522可以GD SII檔案格式或DFII檔案格式表達。
遮罩室530包括資料準備532及遮罩製造544。遮罩室530使用設計佈局522，以製造一或多個遮罩545，此等遮罩將用於根據設計佈局522製造半導體裝置560的各個層。遮罩室530執行遮罩資料準備532，其中設計佈局522轉換為代表性資料檔案(representative data file，RDF)。遮罩資料準備532向遮罩製造544提供RDF。遮罩製造544包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的影像，諸如遮罩(主光罩)545或半導體晶圓553。設計佈局522由遮罩資料準備532操控，以符合遮罩寫入器的特定特性及/或fab 550的需求。在第5圖中，將遮罩資料準備532及遮罩製造544示出為單獨的元件。在一些實施例中，遮罩資料準備532及遮罩製造544可以共同稱為遮罩資料準備。
在一些實施例中，遮罩資料準備532包括光學鄰近修正(Optical proximity correction，OPC)，此OPC使用微影增強技術來補償影像誤差，諸如可以由繞射、干涉、其他製程影響及類似者產生的彼等。OPC調節設計佈局522。在一些實施例中，遮罩資料準備532包括進一步的解析度增強技術(resolution enhancement techniques，RET)，諸如偏軸照明、次解析度輔助特徵、相移遮罩、其他適宜技術、及類似者或其組合。在一些實施
例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC視作反向成像問題。
在一些實施例中，遮罩資料準備532包括遮罩規則檢驗器(mask rule checker，MRC)，此遮罩規則檢驗器檢驗已經歷具有一組遮罩產生規則的OPC中的製程的設計佈局522，此等遮罩產生規則含有某些幾何及/或連接性限制以確保足夠裕度，用於考慮在半導體製造製程中的變化性及類似者。在一些實施例中，MRC修改設計佈局圖522以在遮罩製造544期間補償限制，此可撤銷由OPC執行的部分修改，以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備532包括模擬處理的微影製程檢驗(lithography process checking，LPC)，此處理將由fab 550實施以製造半導體裝置560。LPC基於設計佈局622模擬此處理以產生模擬的製造元件，諸如半導體裝置560。在LPC模擬中的處理參數可以包括與IC製造週期的各個製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮到各種因素，諸如天線影像對比(aerial image contrast)、焦點深度(depth of focus，DOF)、遮罩誤差增強因素(mask error enhancement factor，MEEF)、其他適宜因素、及類似者或其組合。在一些實施例中，在模擬的製造元件已經由LPC產生之後，若模擬的元件形狀不足夠緊密以滿足設計規則，則OPC及/或MRC將重複以進一步細化設計佈局522。
熟習此項技術者將理解，出於清晰目的已經簡化遮罩資料準備532的以上描述。在一些實施例中，資料準備532包括額外特徵，諸如邏輯操作(logic operation，LOP)以根據製造規則修改設計佈局522。此外，在資料準備532期間應用到設計佈局522的製程可以各種不同次序執行。
在遮罩資料準備532之後並且在遮罩製造544期間，基於設計佈局522製造遮罩545或遮罩545的群組。在一些實施例中，遮罩製造544包括基於設計佈局522執行一或多次微影曝光。在一些實施例中，電子束(e束)或多個電子束的機制用於基於設計佈局522在遮罩(光罩或主光罩)545上形成圖案。遮罩545可以在各種技術中形成。在一些實施例中，遮罩545使用二進制技術形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於暴露已經在晶圓上塗佈的影像敏感材料層(例如，光阻劑)的輻射光束(諸如紫外(UV)光束)由不透明區域阻擋並且穿過透明區域發射。在一個實例中，遮罩545的二進制遮罩版本包括透明基板(例如，熔凝石英)及在二進制遮罩的不透明區域中塗佈的不透明材料(例如，鉻)。在另一實例中，遮罩545使用相移技術形成。在遮罩545的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上形成的圖案中的各種特徵用以具有適當相位差，以增強解析度及成像品質。在各個實例中，相移遮罩可以係衰減PSM或交替PSM。由遮罩製造644產生的遮罩在各種製程中使用。例如，此種
遮罩在離子佈植製程中使用以在半導體晶圓553中形成各種摻雜區域、在蝕刻製程中使用以在半導體晶圓553中形成各種蝕刻區域、及/或在其他適宜製程中使用。
晶圓廠550包括晶圓製造552。晶圓廠550係包括用於製造各種不同的IC產品的一或多個製造設施的IC製造公司。在一些實施例中，晶圓廠550係半導體代工廠。例如，可存在用於複數種IC產品的前端製造(線程前端(front-end-of-line，FEOL)製造)的製造設施，而第二製造設施可為互連及封裝IC產品提供後端製造(back-end-of-line，BEOL)，並且第三製造設施可為代工廠公司提供其他服務。
晶圓廠550使用由遮罩室530製造的遮罩545來製造半導體裝置560。因此，晶圓廠550至少間接地使用設計佈局522來製造半導體裝置560。在一些實施例中，半導體晶圓553藉由晶圓廠550使用遮罩545製造以形成半導體裝置560。在一些實施例中，元件製造包括至少間接地基於設計佈局522執行一或多次微影曝光。半導體晶圓553包括矽基板或其上形成有材料層的其他適當基板。半導體晶圓553進一步包括下列中的一或多個：各種摻雜區域、介電特徵、多級互連、及類似者(在後續的製造步驟形成)。
關於積體電路(IC)製造系統(例如，第6圖的IC製造系統600)以及與其相關聯的IC製造流程的細節例如在下列中發現：於2016年2月9日授權的美國專利第9,256,709號、於2015年10月1日公開的美國授權前公開案
第20150278429號、於2014年2月6日公開的美國授權前公開案第20140040838號、以及於2007年8月21日授權的美國專利第7,260,442號，其各者的全文以引用方式併入本文中。
此描述的一個態樣係關於一種具有不同寬度之源極與汲極觸點的半導體裝置。半導體裝置包括基板中的主動區域。主動區域在第一方向上延伸。半導體裝置進一步包括在與第一方向不同的第二方向上延伸的閘極結構。閘極結構跨主動區域延伸。半導體裝置進一步包括複數個源極/汲極觸點，該複數個源極/汲極觸點在第二方向上延伸並且在閘極結構的相對側上重疊主動區域中的複數個源極/汲極區域。複數個源極/汲極觸點的第一源極/汲極觸點具有第一寬度，並且複數個源極/汲極觸點的第二源極/汲極觸點具有小於第一寬度的第二寬度。在一些實施例中，半導體裝置進一步包括在第一方向上延伸的導電層。導電層電氣耦合到第一源極/汲極觸點及第二源極/汲極觸點。在一些實施例中，半導體裝置進一步包括第一通孔。第一通孔將導電層電氣耦合到第一源極/汲極觸點。在一些實施例中，半導體裝置進一步包括第二通孔。第二通孔將導電層電氣耦合到第二源極/汲極觸點。在一些實施例中，第一通孔具有一尺寸，此尺寸大於第二通孔的尺寸。在一些實施例中，在第一源極/汲極觸點與閘極結構之間的間隔小於在第二源極/汲極觸點與閘極結構之間的間隔。
此描述的另一態樣係關於一種半導體裝置。半導體裝置包括基板中的複數個主動區域。複數個主動區域的每一個在第一方向上延伸並且在與第一方向不同的第二方向上彼此分離。半導體裝置進一步包括在第二方向上延伸的複數個閘極結構。複數個閘極結構的每一個跨複數個主動區域的每個主動區域延伸。半導體裝置進一步包括複數個第一源極/汲極觸點，該複數個第一源極/汲極觸點在第二方向上延伸並且在複數個閘極結構的相對側上重疊複數個主動區域的第一主動區域中的複數個第一源極/汲極區域。複數個第一源極/汲極觸點的第一組第一源極/汲極觸點具有第一寬度，並且複數個第一源極/汲極觸點的第二組第一源極/汲極觸點具有小於第一寬度的第二寬度。半導體裝置進一步包括複數個第二源極/汲極觸點，該複數個第二源極/汲極觸點在第二方向上延伸並且在複數個閘極結構的相對側上重疊複數個主動區域的第二主動區域中的複數個第二源極/汲極區域。複數個第二源極/汲極觸點的第一組第二源極/汲極觸點具有第一寬度，並且複數個第二源極/汲極觸點的第二組第二源極/汲極觸點具有第二寬度。半導體裝置進一步包括在第二方向上延伸的複數個互連結構。複數個互連結構的每個互連結構電氣耦合到複數個第一源極/汲極觸點的對應第一源極/汲極觸點以及複數個第二源極/汲極觸點的對應第二源極/汲極觸點。在一些實施例中，半導體裝置進一步包括使複數個主動區域彼此分離的一或多個隔離結構。在一些實施例中，複數個互連結構的至少一個互連結構與複數個
第一源極/汲極觸點的對應第一源極/汲極觸點及複數個第二源極/汲極觸點的對應第二源極/汲極觸點直接接觸。在一些實施例中，半導體裝置進一步包括：複數個第一通孔，將複數個互連結構耦合到複數個第一源極/汲極觸點的對應第一源極/汲極觸點；以及複數個第二通孔，將複數個互連結構耦合到複數個第二源極/汲極觸點的對應第二源極/汲極觸點。在一些實施例中，複數個互連結構的每個互連結構經由複數個第一通孔的對應第一通孔耦合到複數個第一源極/汲極觸點的對應第一源極/汲極觸點，並且經由複數個第二通孔的對應第二通孔耦合到複數個第二源極/汲極觸點的對應第二源極/汲極觸點。在一些實施例中，接觸複數個第一源極/汲極觸點的第一組第一源極/汲極觸點的複數個第一通孔的第一組第一通孔具有一尺寸，此尺寸大於接觸複數個第一源極/汲極觸點的第二組第一源極/汲極觸點的複數個第一通孔的第二組第一通孔的尺寸。在一些實施例中，接觸複數個第二源極/汲極觸點的第一組第二源極/汲極觸點的複數個第二通孔的第一組第二通孔具有一尺寸，此尺寸大於接觸複數個第二源極/汲極觸點的第二組第二源極/汲極觸點的複數個第二通孔的第二組第二通孔的尺寸。在一些實施例中，複數個閘極結構的相鄰閘極結構具有均勻間距。在一些實施例中，複數個第一源極/汲極區域包括第一導電類型的摻雜物(dopants)，並且複數個第二源極/汲極區域包括第二導電類型的摻雜物。在一些實施例中，第一導電性與
第二導電類型相同。在一些實施例中，第一導電性與第二導電類型不同。
此描述的又一態樣係關於一種用於處理半導體裝置的佈局的系統。系統包括至少一個處理器、以及連接到此至少一個處理器的電腦可讀取儲存媒體。至少一個處理器用以執行儲存在電腦可讀取儲存媒體上的指令以進行以下操作：產生在第一方向上延伸的主動區域佈局圖案；產生在與第一方向不同的第二方向上延伸的複數個閘極佈局圖案，其中複數個閘極佈局圖案跨主動區域佈局圖案延伸；在複數個閘極佈局圖案的相對側上在主動區域佈局圖案中產生複數個源極/汲極區域佈局圖案；產生重疊複數個源極/汲極區域佈局圖案的複數個源極/汲極觸點佈局圖案；以及產生一或多個標記層。一或多個標記層的每一個標識複數個源極/汲極觸點佈局圖案的對應源極/汲極觸點佈局圖案，並且可用於指出複數個源極/汲極觸點佈局圖案的對應源極/汲極佈局圖案具有一寬度，此寬度大於未由一或多個標記層標識的複數個源極/汲極觸點佈局圖案的每個源極/汲極佈局圖案。在一些實施例中，至少一個處理器進一步用以執行在電腦可讀取儲存媒體上的指令以產生導電層佈局圖案，此導電層佈局圖案電氣耦合到複數個源極/汲極觸點佈局圖案的對應源極/汲極觸點佈局圖案。在一些實施例中，至少一個處理器進一步用以執行電腦可讀取儲存媒體上的指令以產生複數個通孔佈局圖案。複數個通孔佈局圖案將導電層佈
局圖案電氣耦合到複數個源極/汲極觸點佈局圖案的對應源極/汲極觸點佈局圖案。
熟習此項技術者將容易瞭解到，所揭示的一或多個實施例實現上文闡述的一或多個優點。在閱讀以上說明書之後，熟習此項技術者將能夠實施如本文廣泛地揭示的各種改變、等效替代及各種其他實施例。由此，對本案的一實施例授予的保護意欲僅受限於在隨附申請專利範圍及其等效物中含有的定義。
100‧‧‧佈局
104‧‧‧隔離結構佈局圖案
110‧‧‧主動區域佈局圖案
112‧‧‧源極/汲極區域佈局圖案
120‧‧‧閘極佈局圖案
132-1/132‧‧‧標記的源極/汲極觸點佈局圖案
132-2/132‧‧‧未標記的源極/汲極觸點佈局圖案
142-1/142‧‧‧標記的通孔佈局圖案
142-2/142‧‧‧未標記的通孔圖案
150‧‧‧金屬層佈局圖案
160‧‧‧標記層
P1‧‧‧間距
W1‧‧‧寬度
Claims (1)
- 一種具有不同寬度之源極與汲極觸點的半導體裝置，包含：一主動區域，該主動區域在一基板中，其中該主動區域在一第一方向上延伸；一閘極結構，在與該第一方向不同的一第二方向上延伸，其中該閘極結構跨該主動區域延伸；以及複數個源極/汲極觸點，在該第二方向上延伸並且在該閘極結構的相對側上重疊該主動區域中的複數個源極/汲極區域，其中該些源極/汲極觸點的一第一源極/汲極觸點具有一第一寬度，並且該些源極/汲極觸點的一第二源極/汲極觸點具有小於該第一寬度的一第二寬度。
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