KR20210075867A - 전압 보호 메커니즘을 갖는 장치 - Google Patents

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마이크론 테크놀로지, 인크
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Abstract

장치는 제1 및 제2 전압 도메인들에 전기적으로 연결되는 보호 회로를 포함한다. 보호 회로는 역병렬 구성(anti-parallel configuration)으로 연결되는 제1 실리콘-제어 정류기(SCR, silicon-controlled rectifier) 및 제2 SCR을 포함한다. 제1 SCR은 제1 트리거링 조건의 검출에 기초하여 제1 전압 도메인과 제2 전압 도메인을 연결하도록 구성된다. 제2 SCR은 제2 트리거링 조건의 검출에 기초하여 제2 전압 도메인과 제1 전압 도메인을 연결하도록 구성된다. 보호 회로는 트리거링 조건들이 없으면 제1 및 제2 전압 도메인들을 절연시키도록 구성된다.

Description

전압 보호 메커니즘을 갖는 장치{APPARATUS WITH VOLTAGE PROTECTION MECHANISM}
개시된 실시 예들은 장치, 특히 전압 보호 메커니즘을 갖는 전자 장치에 관한 것이다.
전자 디바이스들은 동작 동안 다수의 전압 레벨을 빈번하게 이용한다. 예를 들어, 메모리 디바이스들(예를 들어, 플래시 메모리 및/또는 랜덤 액세스 메모리(RAM))는 데이터 상태들을 나타내기 위해 보다 낮은 전압 레벨들(예를 들어, 5V 이하)을 이용하고 데이터 상태들을 프로그래밍 및/또는 소거하기 위해 보다 높은 전압 레벨들(예를 들어, 5V 초과, 이를테면 20V)을 이용한다. 전압 레벨들의 비교적 큰 차이는 외부 접속을 통한 전기의 인가와 연관된 정전기 방전(ESD, electro-static discharge) 발생, 누전(electrical short) 및/또는 절연체 파괴(dielectric breakdown)와 같은 고장 가능성을 방지하기 위해 극복되어야 하는 문제들을 야기할 수 있다. ESD 발생은 비교적 짧은 지속 시간(예를 들어, 10 밀리 초 이하) 동안 지속되지만, 내부 작동 전압/전류를 2배 이상 증가시킴으로써, 디바이스들을 손상시킬 수 있다.
도 1은 본 기술의 일 실시 예에 따라 구성된 메모리 시스템의 블록도이다.
도 2는 본 기술의 일 실시 예에 따른 예시적인 보호 회로의 회로도이다.
도 3은 본 기술의 일 실시 예에 따른 추가의 예시적인 보호 회로의 회로도이다.
도 4는 본 기술의 일 실시 예에 따른 도 3의 예시적인 보호 회로의 단면도이다.
도 5는 본 기술의 일 실시 예에 따른 장치를 제조하는 예시적인 방법을 도시한 흐름도이다.
도 6은 본 기술의 일 실시 예에 따른 메모리 디바이스를 포함하는 시스템의 개략도이다.
이하에서 더 상세히 설명될 바와 같이, 여기에 개시되는 기술은 방전 보호를 제공하기 위한 전자 장치/시스템들 및 관련 방법에 관한 것이다. 전자 장치(예를 들어, NAND 디바이스들과 같은 메모리 디바이스들)는 상이한 전압 도메인들 사이에 ESD 보호 회로를 포함할 수 있다. 예를 들어, 메모리 디바이스들(예를 들어, NAND 플래시 디바이스들)은 저장된 정보를 나타내기 위해 보다 낮은 전압 레벨들(예를 들어, 5V 미만)의 전하들을 가져오거나 저장하는 저장 셀들을 가질 수 있다. 또한, 메모리 디바이스들은 이를테면 저장된 정보를 프로그래밍 및/또는 소거하기 위해 보다 높은 전압(예를 들어, 5V 초과, 이를테면 10V 또는 20V)을 이용하는 다른 회로들을 포함할 수 있다.
일부 실시 예에서, ESD 보호 회로는 상이한 전압 도메인들 사이에 역병렬(anti-parallel)(예를 들어, 서로 병렬이지만 반대 방향들로 배향되는 동일한 또는 정합 구성들) ESD 실리콘-제어 정류기(SCR, silicon-controlled rectifier) 세트를 포함할 수 있다. 예를 들어, 각각의 SCR들(예를 들어, PNPN 실리콘 디바이스들)은 트리거 회로(예를 들어, RC-기반 회로)에 연결되는 연결 회로 및/또는 방전 회로를 포함할 수 있다. 각각의 SCR들에 대해, 트리거 회로의 소스는 트리거링 애노드의 P-활성 영역에 연결될 수 있고, 트리거 회로의 드레인은 트리거링 애노드 의 N-활성 영역에 연결될 수 있다. 정상 동작들 동안, 트리거 회로가 온 상태에 있는 것 그리고 P 및 N 활성 영역들이 비교적 동등한 전위에 있는 것에 기초하여 SCR들은 오프 상태에 있을 수 있다. ESD 발생 동안, 트리거 회로는 온 상태로 전이될 수 있다. SCR에서의 P 및 N 활성 영역들 사이에 전위차가 허용되어 PNP를 턴 온시키고 차례로 NPN을 턴 온시키며, 이에 의해 SCR에서 발견되는 특징적인 저임피던스 ESD 보호를 제공할 수 있다.
도 1은 본 기술의 일 실시 예에 따라 구성된 메모리 디바이스(100)를 갖는 시스템(101)의 블록도이다. 도시된 바와 같이, 메모리 디바이스(100)는 메인 메모리(102)(예를 들어, NAND 플래시, NOR 플래시, 칼코게나이드 PCM 등) 및 메인 메모리(102)를 호스트 디바이스(108)(예를 들어, 업스트림 중앙 프로세서(CPU))에 작동 가능하게 연결하는 제어기(106)를 포함한다. 메인 메모리(102)는 복수의 메모리 영역, 또는 메모리 유닛(120)을 포함하며, 이는 각각 복수의 메모리 셀(122)을 포함한다. 메모리 유닛들(120)은 개개의 메모리 다이들, 단일의 메모리 다이 내의 메모리 평면들, 실리콘 관통 비아들(TSV들, through-silicon vias)과 수직으로 연결되는 메모리 다이들의 스택 등일 수 있다. 예를 들어, 일 실시 예에서, 각각의 메모리 유닛들(120)은 반도체 다이로 형성되고 다른 메모리 유닛 다이들과 단일의 디바이스 패키지(도시되지 않음)로 배열될 수 있다. 다른 실시 예들에서, 다수의 메모리 유닛(120)은 단일의 다이 상에 함께 위치되고/거나 다수의 디바이스 패키지로 분산될 수 있다. 메모리 셀들(122)은 예를 들어, 플로팅 게이트, 전하 트랩, 상 변화, 강유전성, 자기 저항성, 및/또는 데이터를 영구적으로 또는 반영구적으로 저장하도록 구성된 다른 적합한 저장 요소들을 포함할 수 있다. 메인 메모리(102) 및/또는 개개의 메모리 유닛들(120)은 또한 메모리 셀들(122)에 액세스 및/또는 프로그래밍(예를 들어, 기록)하기 위한 그리고 이를테면 정보를 프로세싱하고/거나 제어기(106)와 통신하기 위한 다른 기능을 위한 다른 회로 구성요소들(도시되지 않음), 이를테면 멀티플렉서들, 디코더들, 버퍼들, 판독/기록 드라이버들, 어드레스 레지스터들, 데이터 출력/데이터 입력 레지스터들 등을 포함할 수 있다.
메모리 셀들(122)은 로우들(124)(예를 들어, 각각 워드 라인에 대응) 및 컬럼들(126)(예를 들어, 각각 비트 라인에 대응)로 배열될 수 있다. 각 워드 라인은 해당 워드 라인의 메모리 셀들(122)이 저장하도록 구성된 데이터 상태들의 수에 따라, 하나 이상의 메모리 페이지를 포함할 수 있다. 예를 들어, 각 메모리 셀(122)이 두 데이터 상태 중 하나를 저장하도록 구성된 메모리 셀들(122)(예를 들어, 각각 1 비트를 저장하도록 구성된 SLC 메모리 셀들)의 단일의 워드 라인은 단일의 메모리 페이지를 포함할 수 있다. 대안적으로, 각 메모리 셀(122)이 네 데이터 상태 중 하나를 저장하도록 구성된 메모리 셀들(122)(예를 들어, 각각 2 비트를 저장하도록 구성된 MLC 메모리 셀들)의 단일의 워드 라인은 두 개의 메모리 페이지를 포함할 수 있다. 또한, 단일의 워드 라인의 홀수 번째 컬럼들(126)에서의 모든 메모리 셀(122)이 제1 메모리 페이지로서 그룹화되고, 동일한 워드 라인의 짝수 번째 컬럼들(126)의 모든 메모리 셀(122)이 제2 메모리 페이지로서 그룹화되는 "짝-홀 비트 라인 아키텍처"에서, 메모리 페이지들은 각 메모리 셀(122)이 두 데이터 상태 중 하나를 저장하도록 구성된 메모리 셀들(122)(예를 들어, SLC 메모리 셀들)로 구성된 워드 라인이 두 개의 메모리 페이지에 걸쳐 있을 수 있도록 인터리빙될 수 있다. 각 메모리 셀(122)이 더 많은 수의 데이터 상태를 저장하도록 구성된 메모리 셀들(122)(예를 들어, MLC, TLC, QLC 등으로서 구성된 메모리 셀들)의 워드 라인에 짝-홀 비트 라인 아키텍처가 이용될 때, 워드 라인당 메모리 페이지들의 수는 훨씬 더 높아질 수 있다(예를 들어, 4, 6, 8 등으로).
각 컬럼(126)은 공통 소스에 연결되는 일련의 직렬 연결된 메모리 셀들(122)을 포함할 수 있다. 각 열의 메모리 셀들(122)은 소스 선택 트랜지스터(예를 들어, 전계 효과 트랜지스터)와 드레인 선택 트랜지스터(예를 들어, 전계 효과 트랜지스터) 사이에 직렬로 연결될 수 있다. 소스 선택 트랜지스터들은 소스 선택 라인에 공통으로 연결될 수 있고, 드레인 선택 트랜지스터들은 드레인 선택 라인에 공통으로 연결될 수 있다.
다른 실시 예들에서, 메모리 셀들(122)은 도시된 실시 예들에 도시된 것들과 상이한 유형들의 계층들 및/또는 그룹들로 배열될 수도 있다. 나아가, 도시된 실시 예들에는 예시를 위해 특정 수의 메모리 셀, 로우, 컬럼, 블록 및 메모리 유닛으로 도시되었지만, 메모리 셀들, 로우들, 컬럼들, 블록들 및 메모리 유닛들의 수는 달라질 수 있고, 다른 실시 예들에서는, 도시된 예들에 도시된 것보다 일정한 비율로 더 크거나 더 작을 수도 있다. 예를 들어, 일부 실시 예에서, 메모리 디바이스(100)는 단 하나의 메모리 유닛(120)을 포함할 수 있다. 대안적으로, 메모리 디바이스(100)는 2, 3, 4, 8, 10 또는 그 이상(예를 들어, 16, 32, 64 또는 그 이상)의 메모리 유닛(120)을 포함할 수도 있다. 도 1에서는 메모리 유닛들(120)이 각각 두 개의 메모리 블록(128)을 포함하는 것으로 도시되어 있지만, 다른 실시 예들에서, 각 메모리 유닛(120)은 1, 3, 4, 8 또는 그 이상(예를 들어, 16, 32, 64, 100, 128, 256 또는 그 이상의 메모리 블록)을 포함할 수도 있다. 일부 실시 예에서, 각 메모리 블록(128)은 예를 들어, 215개의 메모리 페이지를 포함할 수 있고, 하나의 블록 내의 각 메모리 페이지는 예를 들어, 212개의 메모리 셀(122)을 포함할 수 있다(예를 들어, "4k" 페이지).
제어기(106)는 마이크로 제어기, 특수 목적 논리 회로(예를 들어, 필드 프로그램 가능 게이트 어레이(FPGA, field programmable gate array), 주문형 집적 회로(ASIC, application specific integrated circuit) 등) 또는 다른 적합한 프로세서일 수 있다. 제어기(106)는 메모리에 저장된 명령들을 실행하도록 구성된 프로세서(130)를 포함할 수 있다. 도시된 예에서, 제어기(106)의 메모리는 메인 메모리(102)를 관리하고 메모리 디바이스(100)와 호스트 디바이스(108) 사이의 통신을 핸들링하는 것을 포함하여, 메모리 디바이스(100)의 동작을 제어하기 위한 다양한 프로세스, 논리 흐름 및 루틴을 수행하도록 구성된 내장 메모리(132)를 포함한다. 일부 실시 예에서, 내장 메모리(132)는 예를 들어, 메모리 포인터들, 페칭된 데이터 등을 저장하는 메모리 레지스터들을 포함할 수 있다. 내장 메모리(132)는 메모리 레지스터들을 저장하기 위한 휘발성 및/또는 비-휘발성 메모리(예를 들어, DRAM SRAM, NAND, NOR, PCM)를 포함할 수 있고, 또한 (예를 들어, 마이크로 코드를 저장하기 위한) 판독 전용 메모리(ROM)를 포함할 수도 있다. 도 1에 제시된 예에서는, 메모리 디바이스(100)가 제어기(106)를 포함하는 것으로 도시되어 있지만, 본 기술의 다른 실시 예에서, 메모리 디바이스는 제어기를 포함하지 않을 수 있고, 대신 외부 제어(예를 들어, 외부 호스트에 의해, 또는 메모리 디바이스와 별개의 프로세서 또는 제어기에 의해 제공되는)에 의존할 수 있다.
동작 시, 제어기(106)는 이를테면 메모리 페이지들 및/또는 메모리 블록들(128)의 그룹들에 기록함으로써, 메인 메모리(102)의 다양한 메모리 영역에 직접 기록하거나 그 외 다르게 프로그래밍(예를 들어, 소거)할 수 있다. NAND-기반 메모리에서, 기록 동작은 보통 선택된 메모리 페이지들에서의 메모리 셀들(122)을 특정 데이터 값들(예를 들어, 논리 0 또는 논리 1 중 어느 하나의 값을 갖는 데이터 비트열)로 프로그래밍하는 것을 포함한다. 소거 동작은 소거 동작이 전체 메모리 블록(128) 또는 다수의 메모리 블록(128)을 동일한 데이터 상태(예를 들어, 논리 1)로 재프로그래밍하는 것을 제외하고는, 기록 동작과 유사하다.
제어기(106) 및/또는 메인 메모리(102)는 동작 동안 사용되는 전력을 제공하도록 구성된 전력 회로(150)에 연결될 수 있다. 전력 회로(150)는 상이한 회로들/도메인들에 보다 낮은 전압(예를 들어, 5V 미만) 및/또는 보다 높은 전압(예를 들어, 5V 초과)을 제공할 수 있다. 예를 들어, 전력 회로(150)는 메모리 영역들을 판독하고/하거나 내부 동작들을 실행하기 위해 보다 낮은 전압을 제공하는 회로를 포함할 수 있다. 또한, 전력 회로(150)는 메모리 영역을 프로그래밍하기 위해 보다 높은 전압을 제공하도록 구성된 고전압원(152)을 포함할 수 있다.
제어기(106)는 호스트-디바이스 인터페이스(110)를 통해 호스트 디바이스(108)와 통신한다. 일부 실시 예에서, 호스트 디바이스(108) 및 제어기(106)는 직렬 인터페이스, 이를테면 SAS(serial attached SCSI), SATA(serial AT attachment) 인터페이스, PCIe(peripheral component interconnect express), 또는 다른 적합한 인터페이스(예를 들어, 병렬 인터페이스)를 통해 통신할 수 있다. 호스트 디바이스(108)는 제어기(106)에 다양한 요청을 전송할 수 있다(예를 들어, 패킷 또는 패킷 스트림 형태로). 요청은 정보를 기록, 소거, 리턴하고/거나, 특정 동작(예를 들어, TRIM 동작)을 수행하기 위한 명령을 포함할 수 있다. 요청은 또한 정전 알고리즘의 구현을 트리거할 수 있는 조건(예를 들어, 정전 발생)의 변화를 나타내는 인터럽트 또는 다른 명령을 포함할 수도 있다.
호스트 디바이스(108)는 정보의 일시 또는 영구 저장을 위해 메모리를 이용할 수 있는 다수의 전자 디바이스 중 어느 하나, 또는 그것의 구성요소일 수 있다. 예를 들어, 호스트 디바이스(108)는 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드헬드 디바이스(예를 들어, 모바일 폰, 태블릿, 디지털 리더, 디지털 미디어 플레이어)와 같은 컴퓨팅 디바이스, 또는 그것의 일부 구성요소(예를 들어, 중앙 처리 유닛, 보조 프로세서, 전용 메모리 제어기 등)일 수 있다. 호스트 디바이스(108)는 디지털 이미지들, 오디오 및/또는 비디오의 네트워킹 디바이스(예를 들어, 스위치, 라우터 등) 또는 레코더, 차량, 가전 제품, 장난감 또는 다수의 다른 제품 중 어느 하나일 수 있다. 일 실시 예에서, 호스트 디바이스(108)는 메모리 디바이스(100)에 직접 연결될 수 있지만, 다른 실시 예들에서, 호스트 디바이스(108)는 메모리 디바이스(100)에 간접적으로(예를 들어, 네트워킹된 연결 또는 중개 디바이스들을 통해) 연결될 수도 있다.
도 2는 예시적인 보호 회로(200)(예를 들어, ESD 보호 회로)의 회로도이다. 일부 NAND 디바이스에서, 보호 회로(200)는 두 개의 도메인 사이에 배치되는 로직(201)을 포함한다. 예를 들어, 트랜지스터(202)는 제1 전압 도메인(212)(예를 들어, HV1, 이를테면 PMON) 및 제2 전압 도메인(214)(예를 들어, HV2, 이를테면 VPP)을 연결할 수 있다. 로직(201)은 ESD 발생(예를 들어, 임계 레벨을 초과하고/거나 임계 지속 시간 내에 모니터링되는 전압의 증가)를 검출하고 그에 따라 트랜지스터(202)를 전환시키도록 구성될 수 있다.
도 3은 본 기술의 일 실시 예에 따른 추가의 예시적인 보호 회로(300)(예를 들어, ESD 보호 회로)의 회로도이다. 일부 실시 예에서, 도 1의 메모리 디바이스(100)는 상이한 전압 도메인들 사이에 보호 회로(300)를 포함할 수 있다. 예를 들어, 메모리 디바이스는 제1 전압 도메인(302)(예를 들어, 고전압(HV) 도메인, 이를테면 VPP 패드) 및 제2 전압 도메인(304)(예를 들어, 상이한 HV 도메인, 이를테면 PMON 패드) 사이에 보호 회로(300)를 포함할 수 있다. 제1 전압 도메인(302) 및 제2 전압 도메인(304)은 동일한 전압 레벨들 또는 상이한 전압 레벨들에 대응할 수 있다. 일부 실시 예에서, 제1 전압 도메인(302) 및/또는 제2 전압 도메인(304)은 5V보다 큰 전압 레벨들, 예를 들어, 10V, 21V, 28V 등에 대응할 수 있다.
보호 회로(300)는 연결된 전압 도메인들 및/또는 도메인들 사이의 연결들을 보호하도록 구성된 ESD 보호 회로 세트(예를 들어, 제1 SCR(312) 및 제2 SCR(314))를 포함할 수 있다. 예를 들어, 보호 회로(300)는 제1 전압 도메인(302)과 제2 전압 도메인(304) 사이에 연이어 그리고/또는 역병렬 구성으로 연결되는 제1 SCR(312) 및 제2 SCR(314)을 포함할 수 있다. 하나의 모드(예를 들어, 정상 동작)에서, 제1 SCR(312)은 제1 전압 도메인(302)을 제2 전압 도메인(304)에서 분리시키도록 구성될 수 있다. 다른 작동 모드에서(예를 들어, ESD 발생에 응답하여 또는 그 동안), 제1 SCR(312)은 제1 전압 도메인(302)을 제2 전압 도메인(304)에 연결할 수 있다. 유사하게, 하나의 작동 모드(예를 들어, 정상 동작 동안), 제2 SCR(314)은 전압 도메인들을 분리시키도록 구성될 수 있다. 다른 작동 모드에서, 제2 SCR(314)은 전압 도메인들을 연결할 수 있다. 바꾸어 말하면, 보호 회로(300)는 정상 동작 동안 개방된 상태로 유지될 수 있으며, 이에 의해 제1 전압 도메인(302)을 제2 전압 도메인(304)과 절연시킨다.
보호 회로(300)는 각각의 ESD 보호 회로들에 연결되고 ESD 보호 회로들의 작동 모드들을 제어하도록 구성된 트리거 회로를 더 포함할 수 있다. 예를 들어, 제1 SCR(312) 및 제2 SCR(314)은 각각 트리거 회로(예를 들어, 각각 제1 트리거 회로(322) 및 제2 트리거 회로(324))를 포함할 수 있다. 일부 실시 예에서, 각 트리거 회로는 ESD 발생을 검출하도록 구성된 트랜지스터(예를 들어, MOSFET 디바이스, 이를테면 초-고전압 보호(SHVP, super-high voltage protection) 디바이스) 및 동조 회로(예를 들어, RC 회로)를 포함할 수 있다. 트리거 트랜지스터는 대응하는 전압 도메인에 연결되는 제1 단자(예를 들어, 소스) 및 대응하는 SCR에 연결되는 제2 단자(예를 들어, 드레인)를 포함할 수 있다. 트리거 트랜지스터의 제어 단자(예를 들어, 게이트)는 동조 회로에 연결될 수 있다. 도 3에 도시된 바와 같이, 동조 회로는 일단이 접지에 연결되고 타단이 커패시터(예를 들어, 금속 프린지) 및 트리거 트랜지스터의 게이트에 연결되는 저항기(예를 들어, Poly)를 포함할 수 있다. 커패시터의 반대편 단자는 대응하는 전압 도메인에 연결될 수 있다. RC 값들은 ESD 트리거링 조건들, 이를테면 전압 임계치, 지속 시간 임계치, 전압 변화에 대한 슬루 레이트(slew rate) 등을 정의하도록 미리 결정될 수 있다. 보호 회로(300)는 SHVP 디바이스를 사용하여 디폴트-온-게이트 구성을 갖는 정상 동작들 동안 오프 상태(예를 들어, 개방 회로)로 유지될 수 있다.
도 3에 도시된 바와 같이, SCR들은 각각 역병렬 구성으로 연결되는 트랜지스터(예를 들어, BJT 디바이스들, 이를테면 PNP 트랜지스터 및 NPN 트랜지스터) 세트를 포함할 수 있다. 예를 들어, 제1 및 제2 SCR들(312 및 314)은 각각 접지 트랜지스터(332) 및 연결 트랜지스터(334)를 포함할 수 있다. 제1 SCR(312)의 경우, 접지 트랜지스터(332)(예를 들어, PNP 트랜지스터)는 제1 전압 도메인(302)에 연결되는 제1 단자(예를 들어, 이미터) 및 접지 경로/저항기에 연결되는 제2 단자(예를 들어, 컬렉터)를 포함할 수 있다. 접지 트랜지스터(332)의 제어 단자(예를 들어, 베이스)는 트리거 회로(예를 들어, 트리거 트랜지스터의 드레인에) 및 연결 트랜지스터(334)(예를 들어, 컬렉터에)에 연결될 수 있다. 연결 트랜지스터(334)(예를 들어, NPN 트랜지스터)는 제2 전압 도메인(304)에 연결되는 제1 단자(예를 들어, 이미터) 및 접지 트랜지스터(332)의 제어 단자 및 트리거 회로(예를 들어, 트리거 트랜지스터의 드레인에)에 연결되는 제2 단자(예를 들어, 컬렉터)를 포함할 수 있다. 연결 트랜지스터(334)의 제어 단자(예를 들어, 베이스)는 접지 트랜지스터(332)(예를 들어, 컬렉터에) 및 접지 경로/저항에 연결될 수 있다. 그에 따라, 정상 동작 동안, 연결 트랜지스터(334) 및 트리거링 트랜지스터는 비활성 상태로 유지될 수 있고 전압 도메인들을 전기적으로 절연시킬 수 있다. 트리거 회로가 ESD 발생을 검출할 때, 접지 트랜지스터(332) 및 연결 트랜지스터(334)가 활성화될 수 있으며, 이에 의해 전압 도메인들 사이에 전기적 연결을 제공한다.
제1 전압 도메인(302)과 제2 전압 도메인(304) 사이의 보호 회로(300)(예를 들어, 서로 역병렬로 연결되는 제1 SCR(312) 및 제2 SCR(314))는 전압 변동에 대해 증가된 보호를 제공하고 전체 장치에 대한 견고성을 증가시킨다. 예를 들어, 제1 전압 도메인(302)과 제2 전압 도메인(304) 사이에 서로 역병렬로 연결되는 제1 SCR(312) 및 제2 SCR(314)은 도 2의 트랜지스터(202)에 비해 증가된 견고성을 제공한다. 나아가, 각각 연결 트랜지스터 및 접지 트랜지스터를 포함하는 제1 SCR(312) 및 제2 SCR(314)은 추가의 그리고 별개의 연결 경로들을 통해 추가 보호를 제공할 수 있다.
또한, 제1 전압 도메인(302)과 제2 전압 도메인(304) 사이에 서로 역병렬로 연결되는 제1 SCR(312) 및 제2 SCR(314)은 두 개의 전압 도메인이 독립적으로 전원을 공급받게 함으로써 전체 장치에 대한 증가된 유연성을 제공할 수 있다. 보호 회로(300)는 트리거 회로들이 ESD 조건을 검출할 때 활성화되고 그렇지 않으면 비활성 상태로 유지될 수 있다. 제1 및 제2 SCR들(312 및 314)의 역병렬 구성은 ESD 조건(즉, 매우 짧은 지속 시간 동안 초고전압/전류 레벨들)을 충족하지 못하는 전압 변동에 대해 두 전압 도메인에 걸쳐 누설 전류를 방지할 수 있다. 그에 따라, 전압 도메인들이 상이한 시간들에 전원을 공급받더라도, 보호 회로(300)는 두 도메인 사이 그리고 두 도메인으로부터 보호 회로(300) 내의 접지 연결들로의 누설 전류를 방지할 수 있다. 따라서, 두 전압 도메인에 독립적으로(즉, 임의의 순서로) 전원이 공급될 수 있으며, 이에 의해 임의의 전원 공급 시퀀스 요구 사항들을 제거한다.
도 4는 본 기술의 일 실시 예에 따른 도 3의 예시적인 보호 회로(300)의 단면도이다. 단면도는 SCR들(예를 들어, PNPN 실리콘 디바이스들)의 실리콘-레벨 레이아웃을 도시할 수 있다. 예를 들어, 제1 SCR(312) 및 제2 SCR(314)은 공통 P-웰(P-well)(402) 위에 형성될 수 있다. 각 SCR의 캐소드 및 애노드 제어 부분들은 내부에 N+ 및/또는 P+ 영역들을 포함하는 N-웰을 통해 형성될 수 있다.
제1 SCR(312)은 공통 P-웰(402)에 내장된 N-웰(412)을 사용하여 형성되는 애노드를 포함할 수 있다. 애노드는 제1 전압 도메인(302)에 연결되는 P+ 영역 및 제1 트리거 회로(322)에 연결되는 N+ 영역을 더 포함할 수 있다. 제1 SCR(312)은 공통 P-웰에 내장된 N-웰(414)을 사용하여 형성되는 캐소드를 더 포함할 수 있다. 캐소드는 제2 전압 도메인(304)에 연결되는 N+ 영역을 포함할 수 있다. 공통 P-웰에 내장되고 P+ 및/또는 N+ 영역들을 갖는 N-웰들(412 및 414)은 제1 SCR(312)의 도 3의 접지 트랜지스터(332) 및 도 3의 연결 트랜지스터(334)에 대응할 수 있다.
제2 SCR(314)은 공통 P-웰(402)에 내장된 N-웰(422)을 사용하여 형성되는 애노드를 포함할 수 있다. 애노드는 제2 트리거 회로(324)에 연결되는 N+ 영역 및 제2 전압 도메인(304)에 연결되는 P+ 영역을 더 포함할 수 있다. 제2 SCR(314)은 공통 P-웰(402)에 내장된 N-웰(424)을 사용하여 형성되는 캐소드를 더 포함할 수 있다. 캐소드는 제1 전압 도메인(302)에 연결되는 N+ 영역을 포함할 수 있다. 공통 P-웰에 내장되고 P+ 및/또는 N+ 영역들을 갖는 N-웰들(422 및 424)은 제2 SCR(314)의 접지 트랜지스터(332) 및 연결 트랜지스터(334)에 대응할 수 있다.
일부 실시 예에서, 제1 SCR(312) 및/또는 제2 SCR(314)의 캐소드(들)는 각각 제2 전압 도메인(304) 및/또는 제1 전압 도메인(302)에 연결되는 P+ 영역을 더 포함할 수 있다. 캐소드 N-웰들에서의 추가 P+ 영역 및/또는 대응하는 연결들은 현재 설계 규칙 검사(DRC, design rule checking) 및 레이아웃 대 회로도 검사(LVS, layout versus schematic checking) 검증 프로세스들을 개선할 수 있다.
정상 동작들 동안, 보호 회로(300)는 P 및 N 활성 영역들이 SHVP 디바이스의 활성 상태로 인해 비교적 유사한 전위에 있기 때문에 오프될 수 있다. ESD 발생 동안, RC 회로는 SHVP 게이트 상의 전압을 끌어 올릴 수 있고, SHVP는 턴 오프될 수 있다. SCR에서의 P 및 N 활성 영역들 사이에 전위차가 허용될 수 있으며, 이에 의해 PNP를 턴 온시키고 차례로 NPN을 턴 온시켜 SCR을 이용하여 저임피던스 ESD 보호를 제공할 수 있다.
도 5는 본 기술의 일 실시 예에 따른 장치(예를 들어, 도 1의 메모리 디바이스(100), 도 1의 시스템(101), 도 3의 보호 회로(300) 및/또는 그 내부의 일 부분)를 제조하는 예시적인 방법(500)을 도시한 흐름도이다. 예를 들어, 방법(500)은 도 3 및 도 4에 도시된 바와 같이 제1 전압 도메인(302)과 제2 전압 도메인(304) 사이에 서로 역병렬로 연결되는 제1 SCR(312) 및 제2 SCR(314)을 포함하는 보호 회로(300)를 제조하기 위한 것일 수 있다.
블록 502에서, 방법(500)은 공통 실리콘 P-웰(예를 들어, 도 4의 공통 P-웰(402))을 제공하는 단계를 포함할 수 있다. 공통 실리콘 P-웰을 제공하는 단계는 실리콘 P-기판을 제공하는 단계 또는 이를테면 이온 주입 프로세스를 통해 실리콘 N-기판에 P-웰을 형성하는 단계를 포함할 수 있다.
블록 504에서, 방법(500)은 제1 회로(예를 들어, 제1 SCR(312))를 형성하는 단계를 포함할 수 있다. 제1 SCR(312)은 공통 P-웰(402)에 적어도 부분적으로 내장되어 형성될 수 있다. 제1 SCR(312)을 형성하는 단계는 도 3의 접지 트랜지스터(332) 및 도 3의 연결 트랜지스터(334)를 형성하는 단계를 포함할 수 있다. 예를 들어, 방법(500)은 블록 512에서 제1 SCR(312)의 제1 애노드를 형성하는 단계 및 블록 514에서 제1 SCR(312)의 제1 캐소드를 형성하는 단계를 포함할 수 있다. 일부 실시 예에서, 제1 애노드 및 캐소드는 공통 P-웰(402)에 내장된 N-웰들(예를 들어, 각각 N-웰들(도 4의 412 및 도 4의 414))로서 형성될 수 있다. N-웰들은 공통 P-웰(402)의 대응하는 위치들/영역들에 이온들을 주입함으로써 형성될 수 있다. N-웰들은 각각 N-웰들의 대응하는 위치/영역들에 각각 P+ 및/또는 N+ 도펀트들을 확산 또는 이온 주입하는 것을 통해 형성되는 P+ 영역 및/또는 N+ 영역을 포함할 수 있다.
블록 516에서, 방법(500)은 제1 트리거 회로(예를 들어, 도 3의 제1 트리거 회로(322))를 형성하는 단계를 포함할 수 있다. 일부 실시 예에서, 제1 트리거 회로는 제1 단자가 제1 전압 도메인(302)에 연결되고 제2 단자가 저항기에 연결되는 커패시터를 포함할 수 있다. 저항기는 커패시터 반대편 접지에 연결될 수 있다. 저항기 및 커패시터는 이를테면 ESD 발생을 나타내는 임계 전압, 임계 지속 시간 및/또는 전압의 임계 변화율에 따른, 제1 트리거링 조건 또는 다른 잠재적인 손상 조건들에 대응하여 동조될 수 있다.
제1 트리거 회로를 형성하는 것은 실리콘으로 제1 트리거 트랜지스터를 형성하는 것 그리고/또는 그것에 저항기 및 커패시터를 부착하는 것을 포함할 수 있다. 일부 실시 예에서, 제1 트리거 트랜지스터는 제1 전압 도메인(302)에 연결되는 제1 단자, 애노드 N-웰의 N+ 영역에 연결되는 제2 단자, 및 저항기와 커패시터를 연결하는 노드에 전기적으로 연결되는 제어 단자를 포함할 수 있다. 그에 따라, 제1 트리거 회로는 제1 트리거링 조건의 검출에 기초하여, 이를테면 오프 상태로 전환하고 제1 및 제2 전압 도메인들을 서로 분리시킴으로써, 작동 상태들을 변경하도록 구성될 수 있다. 나아가, 제1 트리거 회로는 제1 트리거링 조건의 검출에 기초하여 제1 전압 도메인(302)을 접지 경로(예를 들어, 접지에 연결되는 저항기)에 연결하도록 접지 트랜지스터를 작동시키도록 구성/연결될 수 있다.
블록 506에서, 방법(500)은 제2 회로(예를 들어, 제2 SCR(314))를 형성하는 단계를 포함할 수 있다. 제2 SCR(314)은 공통 P-웰(402)에 적어도 부분적으로 내장되어 형성될 수 있다. 제2 SCR(314)을 형성하는 것은 접지 트랜지스터(332) 및 연결 트랜지스터(334)를 형성하는 것을 포함할 수 있다. 예를 들어, 방법(500)은 블록 522에서 제2 SCR(314)의 제1 애노드를 형성하는 단계 및 블록 524에서 제2 SCR(314)의 제1 캐소드를 형성하는 단계를 포함할 수 있다. 일부 실시 예에서, 제1 애노드 및 캐소드는 공통 P-웰(402)에 내장된 N-웰들(예를 들어, 각각 N-웰들(도 4의 422 및 도 4의 424))로서 형성될 수 있다. N-웰들은 공통 P-웰(402)의 대응하는 위치들/영역들에 이온들을 주입함으로써 형성될 수 있다. N-웰들은 각각 N-웰들의 대응하는 위치/영역들에 각각 P+ 및/또는 N+ 도펀트들을 확산 또는 이온 주입하는 것을 통해 형성되는 P+ 영역 및/또는 N+ 영역을 포함할 수 있다.
블록 526에서, 방법(500)은 제2 트리거 회로(예를 들어, 도 3의 제2 트리거 회로(324))를 형성하는 단계를 포함할 수 있다. 일부 실시 예에서, 제2 트리거 회로는 제1 단자가 제2 전압 도메인(304)에 연결되고 제2 단자가 저항기에 연결되는 커패시터를 포함할 수 있다. 저항기는 커패시터 반대편 접지에 연결될 수 있다. 저항기 및 커패시터는 이를테면 ESD 발생을 나타내는 임계 전압, 임계 지속 시간 및/또는 전압의 임계 변화율에 따른, 제2 트리거링 조건 또는 다른 잠재적인 손상 조건들에 대응하여 동조될 수 있다. 제2 트리거링 조건은 제2 전압 도메인(304)에 대응할 수 있다. 제2 트리거링 조건은 제1 트리거링 조건과 일치하거나 상이할 수 있다.
제2 트리거 회로를 형성하는 것은 실리콘으로 제2 트리거 트랜지스터를 형성하는 것 그리고/또는 그것에 저항기 및 커패시터를 부착하는 것을 포함할 수 있다. 일부 실시 예에서, 제2 트리거 트랜지스터는 제2 전압 도메인(304)에 연결되는 제1 단자, 애노드 N-웰의 N+ 영역에 연결되는 제2 단자, 및 저항기와 커패시터를 연결하는 노드에 전기적으로 연결되는 제어 단자를 포함할 수 있다. 그에 따라, 제2 트리거 회로는 제1 트리거링 조건의 검출에 기초하여, 이를테면 오프 상태로 전환하고 제1 및 제2 전압 도메인들을 서로 분리시킴으로써, 작동 상태들을 변경하도록 구성될 수 있다. 나아가, 제2 트리거 회로는 제2 트리거링 조건의 검출에 기초하여 제2 전압 도메인(304)을 접지 경로(예를 들어, 접지에 연결되는 저항기)에 연결하도록 접지 트랜지스터를 작동시키도록 구성/연결될 수 있다.
블록 508에서, 방법(500)은 형성된 회로들(예를 들어, 제1 SCR(312) 및 제2 SCR(314))을 전압 도메인들(예를 들어, 제1 전압 도메인(302) 및 제2 전압 도메인(304))에 전기적으로 연결하는 단계를 포함할 수 있다. 예를 들어, 방법(500)은 블록 532에서 제1 SCR(312)을 제1 전압 도메인(302)에 연결하는 단계 및 블록 534에서 제1 SCR(312)을 제2 전압 도메인(304)에 연결하는 단계를 포함할 수 있다. 제1 SCR(312)을 제1 전압 도메인(302)에 연결하는 것은 N-웰(412)의 P+ 영역, 제1 트리거 회로(322)의 트리거링 트랜지스터 및/또는 제1 트리거 회로(322)의 커패시터를 제1 전압 도메인(302)에 연결하는 것을 포함한다. 제1 SCR(312)을 제2 전압 도메인(304)에 연결하는 것은 N-웰(414)의 N+ 영역 및/또는 P+ 영역을 제2 전압 도메인(304)에 연결하는 것을 포함할 수 있다.
또한, 방법(500)은 블록 536에서 제2 SCR(314)을 제2 전압 도메인(304)에 연결하는 단계 및 블록 538에서 제2 SCR(314)을 제1 HV 도메인에 연결하는 단계를 포함할 수 있다. 제2 SCR(314)을 제2 전압 도메인(304)에 연결하는 것은 N-웰(422)의 P+ 영역, 제2 트리거 회로(324)의 트리거링 트랜지스터 및/또는 제2 트리거 회로(324)의 커패시터를 제2 전압 도메인(304)에 연결하는 것을 포함할 수 있다. 제2 SCR(314)을 제1 전압 도메인(302)에 연결하는 것은 N-웰(424)의 N+ 영역 및/또는 P+ 영역을 제1 전압 도메인(302)에 연결하는 것을 포함할 수 있다.
도 6은 본 기술의 실시 예들에 따른 메모리 디바이스를 포함하는 시스템의 개략도이다. 도 1 내지 도 5를 참조하여 상술된 전술한 메모리 디바이스들 중 어느 하나는 다수의 보다 크고/거나 보다 복잡한 시스템 중 어느 하나로 통합될 수 있으며, 이의 대표적인 예가 도 6에 개략적으로 도시된 시스템(680)이다. 시스템(680)은 메모리 디바이스(600), 전원(682), 드라이버(684), 프로세서(686) 및/또는 다른 서브 시스템들 또는 구성요소들(688)을 포함할 수 있다. 메모리 디바이스(600)는 도 1 내지 도 5를 참조하여 상술된 메모리 디바이스의 특징들과 대체로 유사한 특징들을 포함할 수 있고, 그에 따라 호스트 디바이스로부터 직접 판독 요청을 수행하기 위한 다양한 특징들을 포함할 수 있다. 그 결과 시스템(680)은 메모리 저장, 데이터 처리 및/또는 다른 적합한 기능들과 같은 매우 다양한 기능 중 어느 하나를 수행할 수 있다. 따라서, 대표적인 시스템(680)은 핸드헬드 디바이스들(예를 들어, 모바일 폰들, 태블릿들, 디지털 리더들 및 디지털 오디오 플레이어들), 컴퓨터, 차량, 가전 제품 및 다른 제품들을 제한 없이 포함할 수 있다. 시스템(680)의 구성요소들은 단일의 유닛에 하우징되거나 다수의 상호 연결된 유닛으로 분산될 수 있다(예를 들어, 통신 네트워크를 통해). 또한 시스템(680)의 구성요소들은 원격 디바이스들 및 매우 다양한 컴퓨터 판독 가능 매체 중 어느 하나를 포함할 수 있다.
상술된 방법들은 가능한 구현들을 설명한 것이고 동작들 및 단계들이 재배열되거나 그 외 수정될 수 있으며 다른 구현 예들도 가능하다는 점에 유의해야 한다. 뿐만 아니라, 상기 방법들 중 둘 이상으로부터의 실시 예들은 조합될 수 있다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 어느 하나를 사용하여 표현될 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호들을 단일의 신호로서 도시할 수 있지만; 해당 기술분야의 통상의 기술자에 의해 신호는 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것이 이해될 것이다.
메모리 디바이스를 포함하여 여기서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 또는 다이 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-절연체(SOI) 기판, 이를테면 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP), 또는 다른 기판 상의 반도체 물질들의 에피택셜층들일 수도 있다. 기판, 또는 기판의 하위 영역들의 전도성은 인, 붕소 또는 비소를 포함하나 이에 제한되지 않는 다양한 화학 종을 사용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 예들 및 구현들은 본 개시 내용 및 첨부된 청구범위의 범위 내이다. 또한 기능들을 구현하는 특징부들은 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여 물리적으로 다양한 위치에 위치될 수 있다.
청구범위를 포함하여 여기서 사용될 때,항목들의 리스트(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구로 끝나는항목들의 리스트)에 사용되는 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 어구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 기술되는 대표적인 단계는 본 개시의 범위에서 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 간주되어야 한다.
이것으로 미루어, 본 발명의 구체적인 실시 예들이 예시를 위해 여기에 설명되었지만, 본 발명의 범위에서 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것이 이해될 것이다. 더 정확히 말하면, 앞에서의 설명에서, 많은 구체적인 세부 사항은 본 기술의 실시 예들에 대한 자세하고 실시 가능한 설명을 제공하기 위해 논의된 것이다. 그러나, 관련 기술분야의 통상의 기술자는 본 개시가 구체적인 세부 사항들 중 하나 이상 없이도 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 보통 메모리 시스템들 및 디바이스들과 연관되는 주지의 구조들 또는 동작들은 본 기술의 다른 양태들을 모호하게 하는 것을 방지하기 위해 상세하게 제시 또는 설명되지 않았다. 일반적으로, 여기에 개시된 그러한 구체적인 실시 예들에 더하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내일 수 있는 것으로 이해되어야 한다.

Claims (24)

  1. 장치로서,
    제1 전압 도메인;
    제2 전압 도메인;
    상기 제1 및 제2 전압 도메인들에 연결되는 제1 보호 회로로서, 제1 트리거링 조건에 기초하여 상기 제1 도메인을 상기 제2 도메인에 전기적으로 연결하도록 구성된, 상기 제1 보호 회로; 및
    상기 제1 및 제2 전압 도메인들에 연결되는 제2 보호 회로로서, 제2 트리거링 조건에 기초하여 상기 제2 도메인을 상기 제1 도메인에 전기적으로 연결하도록 구성된, 상기 제2 보호 회로를 포함하되;
    상기 제1 및 제2 보호 회로들은 역병렬 구성(anti-parallel configuration)인, 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 보호 회로들은 실리콘-제어 정류기들(SCR들: Silicon-Controlled Rectifiers)인, 장치.
  3. 제2항에 있어서, 상기 제1 및 제2 보호 회로들은 각각 대응하는 트리거링 조건을 검출하도록 구성된 저항기, 커패시터 및 트리거 트랜지스터를 포함하는 트리거 회로를 포함하고, 상기 저항기 및 상기 커패시터는 상기 대응하는 트리거링 조건이 발생할 때 상기 트리거 트랜지스터의 작동 상태를 전환하도록 동조되는, 장치.
  4. 제2항에 있어서, 각각의 상기 SCR들은 서로 역병렬로 전기적으로 연결되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는, 장치.
  5. 제4항에 있어서, 상기 제1 보호 회로는:
    상기 제1 트랜지스터로서:
    상기 제1 전압 도메인에 전기적으로 연결되는 제1 단자,
    접지 경로에 전기적으로 연결되는 제2 단자, 및
    트리거 회로에 전기적으로 연결되는 제어 단자를 갖는, 상기 제1 트랜지스터; 및
    상기 제2 트랜지스터로서:
    상기 제2 전압 도메인에 전기적으로 연결되는 제1 단자,
    상기 트리거 회로 및 상기 제1 트랜지스터의 상기 제어 단자에 전기적으로 연결되는 제2 단자, 및
    접지 경로 및 상기 제1 트랜지스터의 상기 제2 단자에 전기적으로 연결되는 제어 단자를 갖는, 상기 제2 트랜지스터를 포함하는, 장치.
  6. 제5항에 있어서, 상기 제1 보호 회로는 상기 제1 트리거링 조건을 검출하도록 구성된 상기 트리거 회로를 포함하고, 상기 트리거 회로는:
    접지에 전기적으로 연결되는 저항기;
    상기 접지 반대편의 상기 저항기 및 상기 제1 전압 도메인에 전기적으로 연결되는 커패시터;
    트리거 트랜지스터로서:
    상기 제1 전압 도메인에 전기적으로 연결되는 제1 단자,
    상기 제1 트랜지스터의 상기 제어 단자 및 상기 제2 트랜지스터의 상기 제2 단자에 전기적으로 연결되는 제2 단자, 및
    상기 저항기 및 상기 커패시터를 전기적으로 연결하는 노드에 전기적으로 연결되는 제어 단자를 포함하는, 상기 트리거 트랜지스터를 포함하는, 장치.
  7. 제5항에 있어서,
    상기 제1 트랜지스터는 상기 트리거 회로가 상기 제1 트리거링 조건을 검출할 때 상기 제1 전압 도메인을 상기 접지 경로에 전기적으로 연결하도록 구성되고;
    상기 제2 트랜지스터는 상기 트리거 회로가 상기 제1 트리거링 조건을 검출할 때 상기 제2 전압 도메인으로부터 제1 전압 도메인을 전기적으로 연결하도록 구성되는, 장치.
  8. 제2항에 있어서, 상기 SCR들 중 하나 이상은 PNPN 실리콘 디바이스들인, 장치.
  9. 제8항에 있어서, 상기 제1 보호 회로는:
    공통 P-웰(common P-well);
    상기 공통 P-웰 내에 내장된 제1 N-웰로서, 상기 제1 전압 도메인에 전기적으로 연결되는 P+ 영역 및 트리거 트랜지스터에 전기적으로 연결되는 N+ 영역을 포함하는, 상기 제1 N-웰; 및
    상기 공통 P-웰 내에 내장된 제2 N-웰로서, 상기 제2 전압 도메인에 전기적으로 연결되는 적어도 하나의 N+ 영역을 포함하는, 상기 제2 N-웰을 포함하는, 장치.
  10. 제9항에 있어서, 상기 제2 보호 회로는:
    상기 공통 P-웰 내에 내장된 제3 N-웰로서, 상기 제2 전압 도메인에 전기적으로 연결되는 P+ 영역 및 제2 트리거 트랜지스터에 전기적으로 연결되는 N+ 영역을 포함하는, 상기 제3 N-웰; 및
    상기 공통 P-웰 내에 내장된 제4 N-웰로서, 상기 제1 전압 도메인에 전기적으로 연결되는 적어도 하나의 N+ 영역을 포함하는, 상기 제4 N-웰을 포함하는, 장치.
  11. 제9항에 있어서, 상기 제2 N-웰은 상기 제2 전압 도메인에 전기적으로 연결되는 P+ 영역을 포함하는, 장치.
  12. 제1항에 있어서, 상기 제1 및 제2 전압 영역들은 5V 이상에서 작동하도록 구성되는, 장치.
  13. 제1항에 있어서, 상기 제1 및 제2 전압 영역들은 상이한 전압 레벨들에서 작동하도록 구성되는, 장치.
  14. 제13항에 있어서, 제1 및 제2 전압 회로들은 상기 상이한 전압 레벨들이 상기 제1 및 제2 트리거링 조건들에서 벗어나 있을 때 상기 제1 및 제2 전압 영역들로부터의 그리고/또는 상기 제1 및 제2 전압 영역들 사이의 누설을 감소시키도록 구성되는, 장치.
  15. 제1항에 있어서, 상기 장치는 영구 메모리 디바이스를 포함하는, 장치.
  16. 제15항에 있어서, 상기 제1 전압 도메인은 모니터 회로(PMON)에 대응하고, 상기 제2 전압 도메인은 상기 영구 메모리 디바이스의 메모리 셀들을 프로그래밍하도록 구성된 프로그래밍 회로(VPP)에 대응하는, 장치.
  17. 메모리 시스템으로서,
    제1 고전압(HV, high voltage) 회로;
    제2 HV 회로;
    상기 제1 HV 회로 및 상기 제2 HV 회로에 전기적으로 연결되는 보호 회로를 포함하며, 상기 보호 회로는:
    제1 실리콘-제어 정류기(SCR: Silicon-Controlled Rectifier)로서,
    제1 전압 회로에 전기적으로 연결되는 제1 트리거 회로,
    상기 제1 전압 회로와 접지 사이에 전기적으로 연결되고 상기 제1 트리거 회로에 더 전기적으로 연결되는 제1 접지 트랜지스터로서, 상기 제1 트리거 회로에 따라 상기 제1 전압 회로와 상기 접지 사이의 전기적 연결을 동적으로 제어하도록 구성되는, 상기 제1 접지 트랜지스터, 및
    상기 제1 트리거 회로와 상기 제2 전압 회로 사이에 전기적으로 연결되고 역병렬로 상기 제1 접지 트랜지스터에 더 전기적으로 연결되는 제1 연결 트랜지스터로서, 상기 제1 및 제2 전압 회로들 사이의 전기적 연결을 동적으로 제어하도록 구성되는, 상기 제1 연결 트랜지스터를 갖는, 상기 제1 SCR;
    역병렬로 상기 제1 SCR에 전기적으로 연결되는 제2 SCR로서,
    상기 제1 전압 회로에 전기적으로 연결되는 제2 트리거 회로,
    상기 제2 전압 회로와 상기 접지 사이에 전기적으로 연결되고 상기 제2 트리거 회로에 더 전기적으로 연결되는 제2 접지 트랜지스터로서, 상기 제2 트리거 회로에 따라 상기 제2 전압 회로와 상기 접지 사이의 전기적 연결을 동적으로 제어하도록 구성되는, 상기 제2 접지 트랜지스터, 및
    상기 제2 트리거 회로와 상기 제1 전압 회로 사이에 전기적으로 연결되고 역병렬로 상기 제2 접지 트랜지스터에 더 전기적으로 연결되는 제2 연결 트랜지스터로서, 상기 제1 및 제2 전압 회로들 사이의 전기적 연결을 동적으로 제어하도록 구성되는, 상기 제2 연결 트랜지스터를 갖는, 상기 제2 SCR을 포함하는, 메모리 시스템.
  18. 제17항에 있어서, 상기 제1 및 제2 트리거 회로들은 각각:
    대응하는 전압 회로와 상기 접지 사이에 전기적으로 연결되는 적어도 하나의 커패시터에 연결되는 적어도 하나의 저항기를 포함하되, 상기 적어도 하나의 저항기 및 상기 적어도 하나의 커패시터는 상기 대응하는 전압 회로의 전압 레벨의 임계 변화를 검출하도록 동조되고;
    상기 적어도 하나의 저항기 및 상기 적어도 하나의 커패시터에 연결되는 트리거링 트랜지스터를 포함하되, 상기 트리거링 트랜지스터는 상기 임계 변화에 기초하여 작동 상태들을 변경하도록 구성되는, 메모리 시스템.
  19. 제18항에 있어서,
    상기 제1 및 제2 접지 트랜지스터들은 각각 상기 대응하는 트리거링 트랜지스터의 작동 상태에 기초하여 상기 대응하는 전압 회로를 접지 경로에 전기적으로 연결하도록 구성되고;
    상기 제1 및 제2 연결 트랜지스터들은 각각 상기 대응하는 접지 트랜지스터의 작동 상태에 기초하여 상기 제1 및 제2 전압 회로들을 전기적으로 연결하도록 구성되는, 메모리 시스템.
  20. 제18항에 있어서,
    상기 제1 및 제2 접지 트랜지스터들은 상기 대응하는 트리거링 트랜지스터가 비활성일 때 비활성화되고 상기 대응하는 전압 회로를 접지 경로와 절연시키도록 구성되고;
    상기 제1 및 제2 연결 트랜지스터들은 각각 상기 대응하는 접지 트랜지스터의 비활성 상태에 기초하여 상기 제1 및 제2 전압 회로들을 서로 전기적으로 절연시키도록 구성되는, 메모리 시스템.
  21. 장치로서,
    공통 실리콘 P-웰;
    상기 공통 실리콘 P-웰에 내장된 제1 보호 회로로서,
    제1 전압 도메인에 전기적으로 연결되는 P+ 영역 및 제1 트리거 회로에 전기적으로 연결되는 N+ 영역을 갖는 제1 애노드 N-웰, 및
    제2 전압 도메인에 전기적으로 연결되는 적어도 하나의 N+ 영역을 갖는 제1 캐소드 N-웰을 포함하는, 상기 제1 보호 회로;
    상기 제1 보호 회로와 별개의 위치에 상기 공통 실리콘 P-웰에 내장된 제2 보호 회로로서,
    상기 제2 전압 도메인에 전기적으로 연결되는 P+ 영역 및 제2 트리거 회로에 전기적으로 연결되는 N+ 영역을 갖는 제2 애노드 N-웰, 및
    상기 제1 전압 도메인에 전기적으로 연결되는 적어도 하나의 N+ 영역을 갖는 제2 캐소드 N-웰을 포함하는, 상기 제2 보호 회로를 포함하는, 장치.
  22. 장치를 제조하는 방법으로서,
    공통 실리콘 P-웰을 제공하는 단계;
    상기 공통 실리콘 P-웰에 적어도 부분적으로 내장되는 제1 실리콘-제어 정류기(SCR: Silicon-Controlled Rectifier)를 형성하는 단계;
    상기 공통 실리콘 P-웰에 적어도 부분적으로 내장되는 제2 SCR을 형성하는 단계;
    제1 전압 도메인 및 제2 전압 도메인에 상기 제1 SCR을 전기적으로 연결하는 단계로서, 상기 제1 SCR은 상기 제1 전압 도메인에 대한 하나 이상의 전기적 연결을 동적으로 제어하도록 구성되는, 상기 제1 SCR을 전기적으로 연결하는 단계; 및
    상기 제1 전압 도메인 및 상기 제2 전압 도메인에 상기 제2 SCR을 전기적으로 연결하는 단계로서, 상기 제2 SCR은 상기 제2 전압 도메인에 대한 하나 이상의 전기적 연결을 동적으로 제어하도록 구성되는, 상기 제2 SCR을 전기적으로 연결하는 단계를 포함하는, 방법.
  23. 제22항에 있어서,
    상기 제1 SCR을 형성하는 단계는,
    상기 공통 실리콘 P-웰에 내장되는 제1 애노드 N-웰을 형성하는 단계로서, 상기 제1 애노드 N-웰은 P+ 영역 및 N+ 영역을 포함하는, 상기 제1 애노드 N-웰을 형성하는 단계, 및
    상기 공통 실리콘 P-웰에 내장되는 제1 캐소드 N-웰을 형성하는 단계로서, 상기 제1 캐소드 N-웰은 적어도 하나의 N+ 영역을 포함하는, 상기 제1 캐소드 N-웰을 형성하는 단계를 포함하고;
    상기 제2 SCR을 형성하는 단계는,
    상기 공통 실리콘 P-웰에 내장되는 제2 애노드 N-웰을 형성하는 단계로서, 상기 제2 애노드 N-웰은 P+ 영역 및 N+ 영역을 포함하는, 상기 제2 애노드 N-웰을 형성하는 단계, 및
    상기 공통 실리콘 P-웰에 내장되는 제2 캐소드 N-웰을 형성하는 단계로서, 상기 제2 캐소드 N-웰은 적어도 하나의 N+ 영역을 포함하는, 상기 제2 캐소드 N-웰을 형성하는 단계를 포함하고;
    상기 제1 전압 도메인 및 상기 제2 전압 도메인에 상기 제1 SCR을 전기적으로 연결하는 단계는,
    상기 제1 애노드의 상기 P+ 영역을 상기 제1 전압 도메인에 전기적으로 연결하는 단계, 및
    상기 제1 캐소드의 상기 N+ 영역을 상기 제2 전압 도메인에 전기적으로 연결하는 단계를 포함하며;
    상기 제1 전압 도메인 및 상기 제2 전압 도메인에 상기 제2 SCR을 전기적으로 연결하는 단계는,
    상기 제2 애노드의 상기 P+ 영역을 상기 제2 전압 도메인에 전기적으로 연결하는 단계, 및
    상기 제2 캐소드의 상기 N+ 영역을 상기 제1 전압 도메인에 전기적으로 연결하는 단계를 포함하는, 방법.
  24. 제23항에 있어서,
    상기 제1 SCR을 형성하는 단계는,
    제1 커패시터 및 제1 저항기로서, 상기 커패시터는 상기 제1 전압 도메인에 전기적으로 연결되는 제1 단자 및 상기 제1 저항기를 통해 접지에 전기적으로 연결되는 제2 단자를 포함하는, 상기 제1 커패시터 및 제1 저항기, 및
    제1 트리거 트랜지스터로서,
    상기 제1 전압 도메인에 전기적으로 연결되는 제1 단자,
    상기 제1 애노드 N-웰의 상기 N+ 영역에 전기적으로 연결되는 제2 단자, 및
    상기 제1 저항기 및 상기 제1 커패시터의 상기 제2 단자에 전기적으로 연결되는 제어 단자를 갖는 상기 제1 트리거 트랜지스터를 포함하는 제1 트리거 회로를 형성하는 단계를 포함하며;
    상기 제2 SCR을 형성하는 단계는,
    제2 커패시터 및 제2 저항기로서, 상기 제2 커패시터는 상기 제2 전압 도메인에 전기적으로 연결되는 제1 단자 및 상기 제2 저항기를 통해 접지에 전기적으로 연결되는 제2 단자를 포함하는, 상기 제2 커패시터 및 제2 저항기, 및
    제2 트리거 트랜지스터로서,
    상기 제2 전압 도메인에 전기적으로 연결되는 제1 단자,
    상기 제2 애노드 N-웰의 상기 N+ 영역에 전기적으로 연결되는 제2 단자, 및
    상기 제2 저항기 및 상기 제2 커패시터의 상기 제2 단자에 전기적으로 연결되는 제어 단자를 갖는 상기 제2 트리거 트랜지스터를 포함하는 제2 트리거 회로를 형성하는 단계를 포함하는, 방법.
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