JP2015115338A - 静電気保護回路及び半導体集積回路装置 - Google Patents

静電気保護回路及び半導体集積回路装置 Download PDF

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Abstract

【課題】簡単な回路構成で、通常動作時において誤動作することなく、静電気の放電に対して十分な保護特性が得られる静電気保護回路を提供する。
【解決手段】静電気保護回路は、第１のノードN1と第２のノードN2との間に接続され、第３のノードN3において互いに接続されたインピーダンス素子R1及びキャパシターC1を含む直列回路と、第１のノードと第４のノードN4との間に接続され、インピーダンス素子に発生する電圧の上昇に従ってオンする第１のトランジスターQP10と、第４のノードと第２のノードの間の電圧を分圧する分圧回路と、分圧された電圧の上昇に従ってオンし、インピーダンス素子に流れる電流を増加させる第２のトランジスターQN10と、第２のトランジスターのオン状態を検出したときに出力信号を活性化する検出回路11と、検出回路の出力信号が活性化されたときに第１のノードから第２のノードに電流を流す放電回路12とを含む。
【選択図】図３

Description

本発明は、半導体集積回路装置をＥＳＤ（Electro-Static Discharge：静電気の放電）から保護する静電気保護回路に関する。さらに、本発明は、そのような静電気保護回路を内蔵した半導体集積回路装置に関する。
半導体集積回路装置において、静電気による内部回路の破壊を防止するために、静電気保護回路を設けることが行われている。一般に、静電気保護回路は、高電位側の電位が供給される第１の端子と低電位側の電位が供給される第２の端子との間に接続される。例えば、静電気の放電によって第１の端子に正の電荷が印加されると、正の電荷が静電気保護回路を介して第２の端子に放出されるので、内部回路に過大な電圧が印加されることがなく、内部回路の破壊を防止することができる。
関連する技術として、特許文献１には、静電気放電による電荷を十分に放電させると共に、通常動作時においてノイズを除去することを目的とする静電気放電保護回路が開示されている。この静電気放電保護回路は、直流電源が接続されることにより第１の電位となる第１の電源ライン及び第１の電位よりも低い第２の電位となる第２の電源ラインと、第１の電源ラインと第２の電源ラインとの間に直列に接続されたキャパシター及び負の閾値電圧を有する第１のＮチャネルトランジスターからなる時定数回路と、入力側がキャパシターと第１のＮチャネルトランジスターとの接続ノードに接続され、出力側が第１のＮチャネルトランジスターのゲートに接続されたインバーターと、第１の電源ラインと第２の電源ラインとの間に接続され、ゲートがキャパシターと第１のＮチャネルトランジスターとの接続ノードに間接的に接続されて、その接続ノードの電位の上昇によるゲートの電位上昇を受けて導通する第２のＮチャネルトランジスターとを備えている。
この静電気放電保護回路において、ＥＳＤイベントの発生を受けた場合には、キャパシターと第１のＮチャネルトランジスターとの接続ノードの電位が急上昇し、インバーターからローレベルの信号が出力される。このローレベルの信号は、第１のＮチャネルトランジスターのゲートに入力される。このため、第１のＮチャネルトランジスターのオン抵抗の値は大きく、従って、第１のＮチャネルトランジスターは、キャパシターと共にＣＲ時定数回路を構成する高抵抗の役割りを担うこととなる。また、このローレベルの信号は、間接的に第２のＮチャネルトランジスターのゲートに入力されて、第２のＮチャネルトランジスターがオン状態になり、ＥＳＤイベントによるサージ電流を逃がすことができる。
このように、特許文献１の発明では、キャパシターが有する容量値と第１のＮチャネルトランジスターが有するオン抵抗の値（ローレベルの信号の入力により、例えば、数ＭΩのオーダーの値）との積で決定される時定数ＣＲの値に対応する時間だけ第２のＮチャネルトランジスターがオン状態になり、この間、ＥＳＤイベントによるサージ電流を放電する。
特開２００９−１８２１１９号公報（段落００１４−００１６、図１）
しかしながら、特許文献１の図１に示されている静電気放電保護回路において、保護動作が開始されるか否かは、時定数回路１１に印加される電圧の大きさではなく、時定数回路１１に印加される電圧の立ち上がりの急峻さのみによって決定される。従って、静電気の放電に対して十分な保護特性が得られるように時定数を設定すると、通常動作時においても電源電圧が急峻に立ち上がると保護動作を開始するおそれがある。
また、電源ライン間に接続されたＮチャネルトランジスター１４のオン時間は、時定数回路１１の時定数によって定められている。従って、例えば、短時間に連続して複数のＥＳＤイベントが発生した場合には、時定数回路１１のキャパシター１１ａが充電された状態で再度の静電気の放電によって半導体集積回路装置に電荷がさらに蓄積されることになるので、蓄積された電荷が十分放電されない時点でＮチャネルトランジスター１４がオフ状態となり、内部回路が破壊に至る可能性がある。
さらに、時定数回路１１において負の閾値電圧を有するＮチャネルトランジスター１１ｂが用いられるが、そのような特殊なトランジスターを形成するためには半導体集積回路装置の製造工程が複雑となり、コストアップは避けられない。
そこで、上記の点に鑑み、本発明の目的の１つは、簡単な回路構成で、通常動作時において誤動作することなく、静電気の放電に対して十分な保護特性が得られる静電気保護回路を提供することである。
以上の課題を解決するために、本発明の第１の観点に係る静電気保護回路は、半導体集積回路装置において、高電位側の電位が供給される第１の端子に第１のノードを介して接続されると共に、低電位側の電位が供給される第２の端子に第２のノードを介して接続された静電気保護回路であって、第３のノードにおいて互いに接続された第１のインピーダンス素子及びキャパシターを含み、第１のノードと第２のノードとの間に接続された直列回路と、第１及び第２のノードの内の一方と第４のノードとの間に接続され、第１のインピーダンス素子に発生する電圧の上昇に従ってオンする第１のトランジスターと、第４のノードと第５のノードとの間に接続され、第２のインピーダンス素子を含む少なくとも１つのインピーダンス素子、及び、第５のノードと第１及び第２のノードの内の他方との間に接続された第３のインピーダンス素子を含み、第４のノードと第１及び第２のノードの内の他方との間の電圧を分圧する分圧回路と、分圧回路によって分圧された電圧の上昇に従ってオンし、第１のインピーダンス素子に流れる電流を増加させる第２のトランジスターと、第２のトランジスターがオン状態であることを検出したときに出力信号を活性化する検出回路と、検出回路の出力信号が活性化されたときに第１のノードから第２のノードに電流を流す放電回路とを具備する。
本発明の第１の観点によれば、第１及び第２のトランジスターがオフ状態からオン状態に遷移する際には、第１のインピーダンス素子とキャパシターとの時定数及び第１のノードと第２のノードとの間の電圧によって遷移条件が決定される。一方、第１及び第２のトランジスターが一旦オン状態になると、第１のインピーダンス素子とキャパシターとの時定数に関係なく、第１のノードと第２のノードとの間の電圧が高い状態においては、第１及び第２のトランジスターがオン状態を保ち続ける。
従って、通常動作時に電源投入によって電源電圧が急峻に立ち上がっても、第１のノードと第２のノードとの間の電圧が所定の値よりも小さければ、静電気保護回路が保護動作を開始するおそれがない。また、静電気の放電により静電気保護回路が保護動作を一旦開始すると、第１のノードと第２のノードとの間の電圧が所定の値以上であれば、静電気保護回路が保護動作を停止することがない。このように、本発明の１つの観点によれば、簡単な回路構成で、通常動作時において誤動作することなく、静電気の放電に対して十分な保護特性が得られる静電気保護回路を提供することができる。
本発明の第２の観点に係る静電気保護回路においては、分圧回路が、第２のインピーダンス素子と並列に接続され、検出回路の出力信号が活性化されたときにオンする第３のトランジスターをさらに含む。本発明の第２の観点によれば、静電気の放電により静電気保護回路が保護動作を一旦開始すると、分圧回路における分圧比が上昇するので、第１のノードと第２のノードとの間の電圧が低下し、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。
本発明の第３の観点に係る静電気保護回路においては、分圧回路が、第４のノードと第５のノードとの間に直列に接続された複数のインピーダンス素子と、それらのインピーダンス素子の内の少なくとも１つと並列に接続され、検出回路の出力信号が活性化されたときにオンする少なくとも１つのトランジスターとを含む。本発明の第３の観点によれば、本発明の第２の観点による効果に加えて、静電気保護回路の電流−電圧特性をきめ細やかに自由に設定することができる。
以上において、第２のインピーダンス素子、又は、複数のインピーダンス素子の各々が、抵抗素子と、ダイオードと、ゲートがドレイン又はソースに接続されたＰチャネルトランジスター又はＮチャネルトランジスターとの内の少なくとも１つを含むようにしても良い。これらのデバイスの内から適切なデバイスを選択し、又は、複数のデバイスを組み合わせることにより、静電気保護回路の両端間の電圧を自由に設定することができると共に、プロセスばらつきの影響を受けにくい静電気保護回路を提供することができる。
また、第１のインピーダンス素子が、第１のノードと第３のノードとの間に接続された抵抗素子と、第１のノードに接続されたソース、第３のノードに接続されたドレイン、及び、第２のノードに接続されたゲートを有するＰチャネルトランジスターとの内の１つを含み、第３のインピーダンス素子が、第５のノードと第２のノードとの間に接続された抵抗素子と、第５のノードに接続されたドレイン、第２のノードに接続されたソース、及び、第１のノードに接続されたゲートを有するＮチャネルトランジスターとの内の１つを含むようにしても良い。
第１又は第３のインピーダンス素子として抵抗素子を用いる場合には、抵抗素子の抵抗値が一定であるので、第１のインピーダンス素子とキャパシターとの時定数の設定や第２のトランジスターのオン条件の設定が容易になる。一方、第１又は第３のインピーダンス素子としてトランジスターを用いる場合には、第１のノードと第２のノードとの間の電圧が減少した際にトランジスターのオン抵抗が増加するので、保護動作の途中で第１又は第２のトランジスターがオフすることを防止できる。
その場合に、第１のトランジスターが、第１のノードに接続されたソース、第４のノードに接続されたドレイン、及び、第３のノードに接続されたゲートを有するＰチャネルトランジスターを含み、第１のノードと第３のノードとの間の電圧の上昇に従ってＰチャネルトランジスターがオンすることにより、分圧回路に電圧が印加されるようにしても良い。これにより、第１のノードと第２のノードとの間に急峻な正の電圧が印加されて、第１のノードと第３のノードとの間の電圧がＰチャネルトランジスターの閾値電圧以上になると、Ｐチャネルトランジスターがオンして、第１のノードと第２のノードとの間の電圧が分圧回路に印加される。
また、第２のトランジスターが、第３のノードに接続されたドレイン、第２のノードに接続されたソース、及び、第５のノードに接続されたゲートを有するＮチャネルトランジスターを含み、第５のノードと第２のノードとの間の電圧の上昇に従ってＮチャネルトランジスターがオンすることにより、検出回路の出力信号が活性化されるようにしても良い。これにより、分圧回路によって分圧された電圧がＮチャネルトランジスターの閾値電圧以上になると、Ｎチャネルトランジスターがオンして、検出回路の出力信号が活性化されるので、静電気保護回路による保護動作が開始される。
以上において、検出回路が、第３のノードの電位が供給される入力端子を有するインバーターを含み、第１のインピーダンス素子に発生する電圧が第１のノードと第２のノードとの間の電圧に対して所定の割合よりも大きくなったときに出力信号を活性化するようにしても良い。検出回路においてインバーターを用いることにより、簡単な回路構成で、第３のノードの電位がハイレベルであるかローレベルであるかを検出することができる。
また、放電回路が、第１のノードに接続されたドレイン、第２のノードに接続されたソース、及び、検出回路の出力信号が供給されるゲートを有するＮチャネルトランジスターと、第１のノードに接続されたコレクター、第２のノードに接続されたエミッター、及び、検出回路の出力信号が供給されるベースを有するＮＰＮトランジスターとの内の１つを含むようにしても良い。Ｎチャネルトランジスター又はＮＰＮトランジスターは、Ｐ型半導体基板にウエルを介さずに形成することが可能であり、特性的にも優れている。
さらに、本発明の１つの観点に係る半導体集積回路装置は、本発明のいずれかの観点に係る静電気保護回路を具備する。これにより、各種の半導体集積回路装置において、静電気の放電による内部回路の破壊を防止することができる。
静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図。 静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図。 本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。 図３に示す静電気保護回路を適用した場合のＩ−Ｖ特性を示す図。 従来の静電気保護回路を適用した場合のＩ−Ｖ特性を示す図。 本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図。 図６に示す静電気保護回路を適用した場合のＩ−Ｖ特性を示す図。 本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図。 抵抗素子以外に使用可能なインピーダンス素子の例を示す図。 ＭＯＳトランジスター以外に使用可能な３端子素子の例を示す図。
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
本発明の各実施形態に係る静電気保護回路は、半導体集積回路装置において、高電位側の電位が供給される第１の端子と低電位側の電位が供給される第２の端子との間に接続される。ここで、第１の端子が、高電位側の電源電位が供給される電源端子で、第２の端子が、低電位側の電源電位が供給される電源端子であっても良い。また、第１の端子が、高電位側の電源電位が供給される電源端子で、第２の端子が、信号電位が供給される信号端子であっても良い。あるいは、第１の端子が、信号電位が供給される信号端子で、第２の端子が、低電位側の電源電位が供給される電源端子であっても良い。
図１及び図２は、本発明の各実施形態に係る静電気保護回路を内蔵する半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子Ｐ１及びＰ２と、信号端子Ｐ３と、ダイオード１及び２と、電源配線３及び４と、静電気保護回路１０と、内部回路２０とを含んでいる。電源配線３及び４の各々は、抵抗成分を有している。また、内部回路２０は、ＰチャネルＭＯＳトランジスターＱＰ２０と、ＮチャネルＭＯＳトランジスターＱＮ２０とを含んでいる。
図１及び図２においては、一例として、静電気保護回路１０が、高電位側の電源電位ＶＤＤが供給される電源端子Ｐ１にノードＮ１を介して接続されると共に、低電位側の電源電位ＶＳＳが供給される電源端子Ｐ２にノードＮ２を介して接続される場合が示されている。以下、この場合について説明する。
例えば、静電気の放電によって電源端子Ｐ２に正の電荷が印加されると、正の電荷がダイオード２を介して信号端子Ｐ３に放出され、又は、ダイオード２及び１を介して電源端子Ｐ１に放出されるので、内部回路２０に過大な電圧が印加されることがなく、内部回路２０の破壊を防止することができる。従って、問題となるのは、ダイオード１及び２の内の少なくとも一方に逆電圧が印加される場合である。
図１には、静電気の放電によって信号端子Ｐ３に正の電荷が印加される一方、電源端子Ｐ２が接地されている場合の放電経路が示されている。静電気の放電によって、サージ電流ＩＥＳＤが、ダイオード１、電源配線３、静電気保護回路１０、及び、電源配線４の経路で流れる。
放電動作において、逆電圧が印加されるダイオード２と並列に接続されたトランジスターＱＮ２０のドレイン・ソース間電圧が、トランジスターＱＮ２０が破壊に至る電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（１）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ ・・・（１）
ここで、ＶＦはダイオード１の順方向電圧であり、ＶＷは電源配線３の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
また、図２には、静電気の放電によって信号端子Ｐ３に負の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電によって、サージ電流ＩＥＳＤが、電源配線３、静電気保護回路１０、電源配線４、及び、ダイオード２の経路で流れる。
放電動作において、逆電圧が印加されるダイオード１と並列に接続されたトランジスターＱＰ２０のソース・ドレイン間電圧が、トランジスターＱＰ２０が破壊に至る電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（２）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ ・・・（２）
ここで、ＶＦはダイオード２の順方向電圧であり、ＶＷは電源配線４の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
式（１）及び式（２）から分かるように、図１に示す場合と図２に示す場合とにおいて、内部回路２０を保護するための条件は、同じ式で表すことができる。即ち、放電経路上のデバイスに発生する電圧の総和が、内部回路２０の素子が破壊に至る電圧ＶＤＭＧよりも小さいことが、内部回路２０を保護するための条件となる。
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図である。図３に示すように、静電気保護回路１０は、第１〜第３のインピーダンス素子としての抵抗素子Ｒ１〜Ｒ３と、キャパシターＣ１と、第１のトランジスターとしてのＰチャネルＭＯＳトランジスターＱＰ１０と、第２のトランジスターとしてのＮチャネルＭＯＳトランジスターＱＮ１０と、検出回路１１と、放電回路１２とを含んでいる。
静電気保護回路１０は、高電位側の電位が供給される第１の端子にノードＮ１を介して接続されると共に、低電位側の電位が供給される第２の端子にノードＮ２を介して接続される。ノードＮ３において互いに接続された抵抗素子Ｒ１及びキャパシターＣ１を含む直列回路が、ノードＮ１とノードＮ２との間に接続されている。本実施形態においては、抵抗素子Ｒ１が、ノードＮ１とノードＮ３との間に接続されており、キャパシターＣ１が、ノードＮ３とノードＮ２との間に接続されている。
キャパシターＣ１は、複数の配線層にそれぞれ形成された複数の電極を用いて構成されても良いし、少なくとも１つのＭＯＳトランジスターを用いて構成されても良い。例えば、ＮチャネルＭＯＳトランジスターのドレイン、ソース、及び、バックゲートを第１の電極とし、ゲートを第２の電極とすることにより、キャパシターＣ１を構成することができる。
トランジスターＱＰ１０は、ノードＮ１とノードＮ４との間に接続され、抵抗素子Ｒ１に発生する電圧の上昇に従ってオンする。即ち、トランジスターＱＰ１０は、ノードＮ１に接続されたソースと、ノードＮ４に接続されたドレインと、ノードＮ３に接続されたゲートとを有しており、ノードＮ１とノードＮ３との間の電圧が閾値電圧以上になるとオンする。
抵抗素子Ｒ２は、ノードＮ４とノードＮ５との間に接続されている。また、抵抗素子Ｒ３は、ノードＮ５とノードＮ２との間に接続されている。ここで、抵抗素子Ｒ２及びＲ３は、ノードＮ４とノードＮ２との間の電圧を分圧する分圧回路を構成している。
トランジスターＱＮ１０は、分圧回路によって分圧された電圧の上昇に従ってオンし、抵抗素子Ｒ１に流れる電流を増加させる。即ち、トランジスターＱＮ１０は、ノードＮ３に接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ５に接続されたゲートとを有しており、ノードＮ５とノードＮ２との間の電圧が閾値電圧以上になるとオンする。
検出回路１１は、トランジスターＱＮ１０がオン状態であることを検出したときに出力信号を活性化する。例えば、検出回路１１は、ＰチャネルＭＯＳトランジスターＱＰ１１とＮチャネルＭＯＳトランジスターＱＮ１１とによって構成されるインバーターを含んでいる。トランジスターＱＰ１１は、ノードＮ１に接続されたソースと、出力端子ＯＵＴに接続されたドレインと、入力端子ＩＮに接続されたゲートとを有している。また、トランジスターＱＮ１１は、出力端子ＯＵＴに接続されたドレインと、ノードＮ２に接続されたソースと、入力端子ＩＮに接続されたゲートとを有している。
インバーターは、入力端子ＩＮに供給されるノードＮ３の電位がハイレベルであるかローレベルであるかを検出し、そのレベルを反転して、反転されたレベルを有する出力信号を出力端子ＯＵＴから出力する。これにより、検出回路１１は、抵抗素子Ｒ１に発生する電圧がノードＮ１とノードＮ２との間の電圧に対して所定の割合（例えば、５０％）よりも大きくなったときに出力信号をハイレベルに活性化する。検出回路１１としては、インバーター以外にも、コンパレーター等を用いることができる。
放電回路１２は、例えば、ＮチャネルＭＯＳトランジスターＱＮ１２を含んでいる。トランジスターＱＮ１２は、ノードＮ１に接続されたドレインと、ノードＮ２に接続されたソースと、検出回路１１の出力信号が供給されるゲートとを有している。放電回路１２は、検出回路１１の出力信号がハイレベルに活性化されたときに、ノードＮ１からノードＮ２に電流を流す。
ここで、図３に示す静電気保護回路１０の動作について説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、抵抗素子Ｒ１とキャパシターＣ１との時定数に従って、ノードＮ１から抵抗素子Ｒ１及びキャパシターＣ１を介してノードＮ２に電流が流れ、キャパシターＣ１の充電が行われる。これにより、ノードＮ３の電位は、抵抗素子Ｒ１とキャパシターＣ１との時定数に従って、ノードＮ２の電位に対して上昇する。
通常動作時において、ノードＮ１とノードＮ２との間に印加される電圧が緩やかに上昇する場合には、ノードＮ１とノードＮ３との間の電圧がトランジスターＱＰ１０の閾値電圧よりも小さいままとなり、トランジスターＱＰ１０がオフ状態を維持する。一方、通常動作時において又は静電気の放電によって、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合には、ノードＮ１とノードＮ３との間の電圧がトランジスターＱＰ１０の閾値電圧以上となり、トランジスターＱＰ１０がオンする。ただし、この時点においては、検出回路１１の入力端子ＩＮの電位はハイレベルとなっている。
トランジスターＱＰ１０がオンすることにより、抵抗素子Ｒ２及びＲ３によって構成される分圧回路に電圧が印加されて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。ここで、ノードＮ１とノードＮ２との間の電圧が所定の値よりも小さければ、ノードＮ５とノードＮ２との間の電圧がトランジスターＱＮ１０の閾値電圧よりも小さいままとなり、トランジスターＱＮ１０がオフ状態を維持する。一方、ノードＮ１とノードＮ２との間の電圧が所定の値以上であれば、ノードＮ５とノードＮ２との間の電圧がトランジスターＱＮ１０の閾値電圧以上になって、トランジスターＱＮ１０がオンする。
トランジスターＱＮ１０がオンすることにより、抵抗素子Ｒ１に流れる電流が増加して、ノードＮ１とノードＮ３との間の電圧が上昇するので、トランジスターＱＰ１０に流れる電流が増加する（正帰還）。同時に、検出回路１１の入力端子ＩＮの電位がローレベルとなり、検出回路１１の出力信号がハイレベルに活性化される。これにより、放電回路１２のトランジスターＱＮ１２が、ノードＮ１からノードＮ２に電流を流し始める。
また、トランジスターＱＰ１０に流れる電流が増加することにより、抵抗素子Ｒ２及びＲ３に流れる電流が増加する。その結果、ノードＮ５とノードＮ２との間の電圧が上昇するので、トランジスターＱＮ１０に流れる電流が増加する（正帰還）。同時に、放電回路１２のトランジスターＱＮ１２に流れる電流も増加する。
放電回路１２のトランジスターＱＮ１２に流れる電流が増加すると、ノードＮ１とノードＮ２との間の電圧が所定の値よりも低下する。これにより、ノードＮ５とノードＮ２との間の電圧がトランジスターＱＮ１０の閾値電圧よりも低下するので、トランジスターＱＮ１０がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ１に流れる電流が減少するので、検出回路１１の出力信号がローレベルに非活性化され、放電回路１２のトランジスターＱＮ１２がオン状態からオフ状態に遷移して、ノードＮ１とノードＮ２との間の電圧が略一定に保持される。
このように、トランジスターＱＰ１０及びＱＮ１０がオフ状態からオン状態に遷移する際には、抵抗素子Ｒ１とキャパシターＣ１との時定数及びノードＮ１とノードＮ２との間の電圧によって遷移条件が決定される。一方、トランジスターＱＰ１０及びＱＮ１０が一旦オン状態になると、抵抗素子Ｒ１とキャパシターＣ１との時定数に関係なく、ノードＮ１とノードＮ２との間の電圧が高い状態においては、トランジスターＱＰ１０及びＱＮ１０がオン状態を保ち続ける。
従って、通常使用時に電源投入によって電源電圧が急峻に立ち上がっても、ノードＮ１とノードＮ２との間の電圧が所定の値よりも小さければ、静電気保護回路１０が保護動作を開始するおそれがない。また、静電気の放電により静電気保護回路１０が保護動作を一旦開始すると、ノードＮ１とノードＮ２との間の電圧が所定の値以上であれば、静電気保護回路１０が保護動作を停止することがない。このように、本実施形態によれば、簡単な回路構成で、通常動作時において誤動作することなく、静電気の放電に対して十分な保護特性が得られる静電気保護回路１０を提供することができる。
以上の動作メカニズムにより、静電気保護回路１０の両端間の電圧が所定の値に保持されながら、放電経路に電流が流れる。以下においては、静電気保護回路１０の両端間に保持される電圧を「保持電圧」ともいう。本実施形態においては、保持電圧が略一定値となる。
保持電圧ＶＨは、トランジスターＱＮ１０がオン状態からオフ状態に遷移するときのノードＮ１とノードＮ２との間の電圧であり、次式（３）によって近似できる。
ＶＨ≒ＶｔｈＱＮ１０×（Ｒ２＋Ｒ３）／Ｒ３ ・・・（３）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、Ｒ２は抵抗素子Ｒ２の抵抗値であり、Ｒ３は抵抗素子Ｒ３の抵抗値である。ただし、抵抗値Ｒ２及びＲ３は、トランジスターＱＰ１０のオン抵抗よりも十分大きい値であるものとする。式（３）に従って抵抗素子Ｒ２及びＲ３の抵抗値を選択することにより、所望の保持電圧ＶＨを設定することができる。
第１又は第３のインピーダンス素子として抵抗素子を用いる場合には、抵抗素子の抵抗値が一定であるので、抵抗素子Ｒ１とキャパシターＣ１との時定数の設定や、トランジスターＱＮ１０のオン条件の設定が容易になる。インピーダンス素子として抵抗素子以外のデバイスを用いることも可能であるが、それについては後で詳しく説明する。
図４は、図１に示す半導体集積回路装置に図３に示す静電気保護回路を適用した場合のＩ−Ｖ特性を示す図であり、図５は、図１に示す半導体集積回路装置に従来の静電気保護回路を適用した場合のＩ−Ｖ特性を示す図である。図４及び図５において、横軸は、放電経路における静電気保護回路等の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。
図４に示すように、本発明の第１の実施形態に係る静電気保護回路１０は、両端間の電圧が絶対最大定格電圧ＶＡＢＳ以下の領域においては保護動作を開始しないので、放電経路に電流が流れない。一方、両端間の電圧が所定の電圧ＶＰを超えると、静電気保護回路１０が保護動作を開始して、放電経路に電流が流れ始める。放電経路に流れる電流が所定の電流ＩＰを超えると、静電気保護回路１０が両端間の電圧を略一定値に保つ。配線抵抗やダイオードに発生する電圧を考慮しても、放電経路に流れる電流がターゲット電流に達したときに、半導体集積回路装置の端子間の電圧と内部回路２０の素子が破壊に至る電圧ＶＤＭＧとの間には、電圧マージンが存在する。
一方、特許文献１の図１に示されている従来の静電気保護回路には、複数の抵抗素子によって構成される分圧回路が設けられていない。その場合には、図５に示すように、静電気保護回路の両端間の電圧が絶対最大定格電圧ＶＡＢＳよりも低い領域において静電気保護回路が保護動作を開始して、放電経路に電流が流れ始めている。これでは、通常動作時においても、電源投入による電源電圧の急峻な立ち上がりによって静電気保護回路が保護動作を開始して電流が流れ、半導体集積回路装置が誤動作する可能性がある。従って、従来の静電気保護回路を用いる場合には、電源投入時における電源電圧の立ち上がり特性に制限を設ける必要がある。
＜第２の実施形態＞
図６は、本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図である。第２の実施形態に係る静電気保護回路１０ａは、図３に示す第１の実施形態に係る静電気保護回路１０に対して、抵抗素子Ｒ２と並列に接続された第３のトランジスターとしてＮチャネルＭＯＳトランジスターＱＮ１３が追加されており、抵抗素子Ｒ４をさらに含んでも良い。その他の点に関し、図６に示す静電気保護回路１０ａは、図３に示す静電気保護回路１０と同様である。
トランジスターＱＮ１３は、抵抗素子Ｒ２の一端に接続されたドレインと、抵抗素子Ｒ２の他端に接続されたソースと、検出回路１１の出力端子ＯＵＴに接続されたゲートとを有し、検出回路１１の出力信号がハイレベルに活性化されたときにオンする。また、抵抗素子Ｒ４は、ノードＮ４とノードＮ５との間に、抵抗素子Ｒ２と直列に接続されている。
トランジスターＱＮ１３は、抵抗素子Ｒ２〜Ｒ４と共に、分圧回路を構成している。静電気の放電により、検出回路１１の出力信号がハイレベルに活性化されて、静電気保護回路１０ａが保護動作を一旦開始すると、トランジスターＱＮ１３がオンして、分圧回路における分圧比が上昇する。その結果、ノードＮ１とノードＮ２との間の電圧が低下し、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。
保持電圧ＶＨは、トランジスターＱＮ１０がオン状態からオフ状態に遷移するときのノードＮ１とノードＮ２との間の電圧であり、次式（４）によって近似できる。
ＶＨ≒ＶｔｈＱＮ１０×（αＲ２＋Ｒ３＋Ｒ４）／Ｒ３ ・・・（４）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、αは０〜１の範囲内の係数であり、Ｒ２は抵抗素子Ｒ２の抵抗値であり、Ｒ３は抵抗素子Ｒ３の抵抗値であり、Ｒ４は抵抗素子Ｒ４の抵抗値である。ただし、抵抗値Ｒ２及びＲ３は、トランジスターＱＰ１０のオン抵抗よりも十分大きい値であるものとする。また、抵抗素子Ｒ４を設けない場合には、Ｒ４＝０となる。
ここで、放電回路１２のトランジスターＱＮ１２に流れる電流が大きくなるほど、トランジスターＱＮ１３のオン抵抗が小さくなるので、係数αの値も小さくなる。従って、式（４）において、放電回路１２のトランジスターＱＮ１２に流れる電流が大きくなるほど、保持電圧ＶＨが小さくなる。
即ち、放電回路１２のトランジスターＱＮ１２に流れる電流が小さいときには、α＝１として、保持電圧ＶＨは、次式（５）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０×（Ｒ２＋Ｒ３＋Ｒ４）／Ｒ３ ・・・（５）
一方、放電回路１２のトランジスターＱＮ１２に流れる電流が大きいときには、α＝０として、保持電圧ＶＨは、次式（６）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０×（Ｒ３＋Ｒ４）／Ｒ３ ・・・（６）
式（５）及び式（６）に従って、抵抗素子Ｒ２〜Ｒ４の抵抗値を設定することにより、所望の電圧範囲で保持電圧ＶＨを変化させることができる。
図７は、図１に示す半導体集積回路装置に図６に示す静電気保護回路を適用した場合のＩ−Ｖ特性を示す図である。図７において、横軸は、放電経路における静電気保護回路等の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。
図７に示すように、本発明の第２の実施形態に係る静電気保護回路１０ａは、両端間の電圧が絶対最大定格電圧ＶＡＢＳ以下の領域においては保護動作を開始しないので、放電経路に電流が流れない。一方、端子間の電圧が所定の電圧ＶＰ１を超えると、静電気保護回路１０ａが保護動作を開始して、放電経路に電流が流れ始める。
放電経路に流れる電流が第１の所定の電流ＩＰ１〜第２の所定の電流ＩＰ２である第１の動作領域においては、放電経路に流れる電流が大きくなるほど、静電気保護回路１０ａの両端間の電圧が低下する。放電経路に流れる電流が第２の所定の電流ＩＰ２を超える第２の動作領域においては、静電気保護回路１０ａが両端間の電圧を略一定に保つ。
これにより、配線抵抗やダイオードに発生する電圧を考慮しても、放電経路に流れる電流がターゲット電流に達したときに、半導体集積回路装置の端子間の電圧と内部回路２０の素子が破壊に至る電圧ＶＤＭＧとの間には、第１の実施形態におけるよりも大きい電圧マージンが存在する。
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図である。第３の実施形態に係る静電気保護回路１０ｂは、図３に示す第１の実施形態に係る静電気保護回路１０において、ノードＮ４とノードＮ５との間に複数の抵抗素子が直列に接続されており、それらの抵抗素子の内の少なくとも１つと並列に接続された少なくとも１つのＮチャネルトランジスターが追加されている。その他の点に関し、図８に示す静電気保護回路１０ｂは、図３に示す静電気保護回路１０と同様である。
図８においては、一例として、ノードＮ４とノードＮ５との間に直列に接続された抵抗素子Ｒ４〜Ｒ６と、抵抗素子Ｒ５及びＲ６にそれぞれ並列に接続されたＮチャネルＭＯＳトランジスターＱＮ１４及びＱＮ１５とが示されている。このように、分圧回路を構成する複数の抵抗素子にそれぞれ並列に接続された複数のトランジスターを設けても良い。
トランジスターＱＮ１４は、抵抗素子Ｒ５の一端に接続されたドレインと、抵抗素子Ｒ５の他端に接続されたソースと、検出回路１１の出力端子ＯＵＴに接続されたゲートとを有し、検出回路１１の出力信号がハイレベルに活性化されたときにオンする。また、トランジスターＱＮ１５は、抵抗素子Ｒ６の一端に接続されたドレインと、抵抗素子Ｒ６の他端に接続されたソースと、検出回路１１の出力端子ＯＵＴに接続されたゲートとを有し、検出回路１１の出力信号がハイレベルに活性化されたときにオンする。
トランジスターＱＮ１４及びＱＮ１５は、抵抗素子Ｒ３〜Ｒ６と共に、分圧回路を構成している。静電気の放電により、検出回路１１の出力信号がハイレベルに活性化されて、静電気保護回路１０ａが保護動作を一旦開始すると、トランジスターＱＮ１４及びＱＮ１５がオンして、分圧回路における分圧比が上昇する。その結果、ノードＮ１とノードＮ２との間の電圧が低下し、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。従って、第３の実施形態に係る静電気保護回路１０ｂも、第２の実施形態に係る静電気保護回路１０ａのＩ−Ｖ特性と同様のＩ−Ｖ特性を有するが、第２の実施形態におけるよりもＩ−Ｖ特性をきめ細やかに自由に設定することができる。
＜第４の実施形態＞
図９は、本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第１〜第３の実施形態において、第１のインピーダンス素子として、抵抗素子Ｒ１（図３等）の替りにＰチャネルＭＯＳトランジスターを用いても良い。また、第３のインピーダンス素子として、抵抗素子Ｒ３（図３等）の替りにＮチャネルＭＯＳトランジスターを用いても良い。
図９においては、一例として、図３に示す第１の実施形態に係る静電気保護回路１０において、第１のインピーダンス素子としてＰチャネルＭＯＳトランジスターＱＰ３０を用いると共に、第３のインピーダンス素子としてＮチャネルＭＯＳトランジスターＱＮ３０を用いた静電気保護回路１０ｃが示されている。その他の点に関し、図９に示す静電気保護回路１０ｃは、図３に示す静電気保護回路１０と同様である。
トランジスターＱＰ３０は、ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインと、ノードＮ２に接続されたゲートとを有している。ノードＮ１とノードＮ２との間にトランジスターＱＰ３０の閾値電圧よりも大きい正の電圧が印加されると、トランジスターＱＰ３０がオンする。
トランジスターＱＰ３０のオン抵抗は、ノードＮ１とノードＮ２との間の電圧に依存する。放電回路１２がノードＮ１からノードＮ２に電流を流すと、ノードＮ１とノードＮ２との間の電圧が減少するが、トランジスターＱＰ３０のオン抵抗が増加するので、ノードＮ１とノードＮ３との間の電圧の減少が抑えられる。従って、保護動作の途中でトランジスターＱＰ１０がオフすることを防止できる。
また、製造工程におけるＰチャネルＭＯＳトランジスターのばらつきに対して、トランジスターＱＰ１０の特性変動とトランジスターＱＰ３０の特性変動とが相殺するので、全体として特性変動が小さい静電気保護回路を提供することができる。さらに、抵抗素子をＰチャネルＭＯＳトランジスターに置き換えることにより、半導体集積回路装置のコストを低減することができる。
トランジスターＱＮ３０は、ノードＮ５に接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ１に接続されたゲートとを有している。ノードＮ１とノードＮ２との間にトランジスターＱＮ３０の閾値電圧よりも大きい正の電圧が印加されると、トランジスターＱＮ３０がオンする。
トランジスターＱＮ３０のオン抵抗は、ノードＮ１とノードＮ２との間の電圧に依存する。放電回路１２がノードＮ１からノードＮ２に電流を流すと、ノードＮ１とノードＮ２との間の電圧が減少するが、トランジスターＱＮ３０のオン抵抗が増加するので、ノードＮ５とノードＮ２との間の電圧の減少が抑えられる。従って、保護動作の途中でトランジスターＱＮ１０がオフすることを防止できる。
また、製造工程におけるＮチャネルＭＯＳトランジスターのばらつきに対して、トランジスターＱＮ１０の特性変動とトランジスターＱＮ３０の特性変動とが相殺するので、全体として特性変動が小さい静電気保護回路を提供することができる。さらに、抵抗素子をＮチャネルＭＯＳトランジスターに置き換えることにより、半導体集積回路装置のコストを低減することができる。
＜第５の実施形態＞
図１０は、本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第１〜第３の実施形態において、第１のトランジスターとしてＮチャネルＭＯＳトランジスターを用い、第２のトランジスターとしてＰチャネルＭＯＳトランジスターを用いて、それに応じて各素子の接続を変更しても良い。
図１０においては、一例として、図６に示す第２の実施形態に係る静電気保護回路１０ａにおいて、第１のトランジスターとしてＮチャネルＭＯＳトランジスターＱＮ１０を用い、第２のトランジスターとしてＰチャネルＭＯＳトランジスターＱＰ１０を用い、第３のトランジスターとしてＰチャネルＭＯＳトランジスターＱＰ１３を用いた静電気保護回路１０ｄが示されている。
静電気保護回路１０ｄは、キャパシターＣ１と、抵抗素子Ｒ１〜Ｒ３と、ＮチャネルＭＯＳトランジスターＱＮ１０と、ＰチャネルＭＯＳトランジスターＱＰ１０及びＱＰ１３と、検出回路１１と、放電回路１２ｄとを含んでいる。また、静電気保護回路１０ｄは、抵抗素子Ｒ４をさらに含んでも良い。
ノードＮ３において互いに接続されたキャパシターＣ１及び抵抗素子Ｒ１を含む直列回路が、ノードＮ１とノードＮ２との間に接続されている。本実施形態においては、キャパシターＣ１が、ノードＮ１とノードＮ３との間に接続されており、抵抗素子Ｒ１が、ノードＮ３とノードＮ２との間に接続されている。
トランジスターＱＮ１０は、ノードＮ４とノードＮ２との間に接続され、抵抗素子Ｒ１に発生する電圧の上昇に従ってオンする。即ち、トランジスターＱＮ１０は、ノードＮ４に接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲートとを有しており、ノードＮ３とノードＮ２との間の電圧が閾値電圧を超えるとオンする。
抵抗素子Ｒ２及びＲ４は、ノードＮ４とノードＮ５との間に接続されている。抵抗素子Ｒ３は、ノードＮ５とノードＮ１との間に接続されている。トランジスターＱＰ１３は、抵抗素子Ｒ２と並列に接続されている。即ち、トランジスターＱＰ１３は、抵抗素子Ｒ２の一端に接続されたソースと、抵抗素子Ｒ２の他端に接続されたドレインと、検出回路１１の出力端子ＯＵＴに接続されたゲートとを有している。抵抗素子Ｒ２〜Ｒ４及びトランジスターＱＰ１３は、ノードＮ１とノードＮ４との間の電圧を分圧する分圧回路を構成している。
トランジスターＱＰ１０は、分圧回路によって分圧された電圧の上昇に従ってオンし、抵抗素子Ｒ１に流れる電流を増加させる。即ち、トランジスターＱＰ１０は、ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインと、ノードＮ５に接続されたゲートとを有しており、ノードＮ１とノードＮ５との間の電圧が閾値電圧を超えるとオンする。
検出回路１１は、トランジスターＱＰ１０がオン状態であることを検出したときに出力信号を活性化する。例えば、検出回路１１は、ＰチャネルＭＯＳトランジスターＱＰ１１とＮチャネルＭＯＳトランジスターＱＮ１１とによって構成されるインバーターを含んでいる。その場合に、検出回路１１は、抵抗素子Ｒ１に発生する電圧がノードＮ１とノードＮ２との間の電圧に対して所定の割合（例えば、５０％）よりも大きくなったときに出力信号をローレベルに活性化する。
放電回路１２ｄは、例えば、ＰチャネルＭＯＳトランジスターＱＰ１２を含んでいる。トランジスターＱＰ１２は、ノードＮ１に接続されたソースと、ノードＮ２に接続されたドレインと、検出回路１１の出力信号が供給されるゲートとを有している。放電回路１２ｄは、検出回路１１の出力信号がローレベルに活性化されたときに、ノードＮ１からノードＮ２に電流を流す。
ここで、図１０に示す静電気保護回路１０ｄの動作について説明する。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されると、キャパシターＣ１と抵抗素子Ｒ１との時定数に従って、ノードＮ１からキャパシターＣ１及び抵抗素子Ｒ１を介してノードＮ２に電流が流れ、キャパシターＣ１の充電が行われる。これにより、ノードＮ３の電位は、キャパシターＣ１と抵抗素子Ｒ１との時定数に従って、ノードＮ１の電位に対して下降する。
通常動作時において、ノードＮ１とノードＮ２との間に印加される電圧が緩やかに上昇する場合には、ノードＮ３とノードＮ２との間の電圧がトランジスターＱＮ１０の閾値電圧よりも小さいままとなり、トランジスターＱＮ１０がオフ状態を維持する。一方、通常動作時において又は静電気の放電によって、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合には、ノードＮ３とノードＮ２との間の電圧がトランジスターＱＮ１０の閾値電圧以上となり、トランジスターＱＮ１０がオンする。ただし、この時点においては、検出回路１１の入力端子ＩＮの電位はローレベルとなっている。
トランジスターＱＮ１０がオンすることにより、抵抗素子Ｒ２〜Ｒ４等によって構成される分圧回路に電圧が印加されて、ノードＮ１とノードＮ５との間の電圧が０Ｖから上昇する。ここで、ノードＮ１とノードＮ２との間の電圧が所定の値よりも小さければ、ノードＮ１とノードＮ５との間の電圧がトランジスターＱＰ１０の閾値電圧よりも小さいままとなり、トランジスターＱＰ１０がオフ状態を維持する。一方、ノードＮ１とノードＮ２との間の電圧が所定の値以上であれば、ノードＮ１とノードＮ５との間の電圧がトランジスターＱＰ１０の閾値電圧以上になって、トランジスターＱＰ１０がオンする。
トランジスターＱＰ１０がオンすることにより、抵抗素子Ｒ１に流れる電流が増加して、ノードＮ３とノードＮ２との間の電圧が上昇するので、トランジスターＱＮ１０に流れる電流が増加する（正帰還）。同時に、検出回路１１の入力端子ＩＮの電位がハイレベルとなり、検出回路１１の出力信号がローレベルに活性化される。これにより、放電回路１２ｄのトランジスターＱＰ１２が、ノードＮ１からノードＮ２に電流を流し始める。
検出回路１１の出力信号がローレベルに活性化されて、静電気保護回路１０ｄが保護動作を一旦開始すると、トランジスターＱＰ１３がオンして、分圧回路における分圧比が上昇する。その結果、ノードＮ１とノードＮ２との間の電圧が低下し、半導体集積回路装置の内部回路が破壊に至る電圧に対するマージンが増えて静電気耐量が向上する。
放電回路１２ｄのトランジスターＱＰ１２に流れる電流によって、ノードＮ１とノードＮ２との間の電圧がさらに低下すると、ノードＮ１とノードＮ５との間の電圧がトランジスターＱＰ１０の閾値電圧よりも低下するので、トランジスターＱＰ１０がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ１に流れる電流が減少するので、検出回路１１の出力信号がハイレベルに非活性化され、放電回路１２ｄのトランジスターＱＰ１２がオン状態からオフ状態に遷移して、ノードＮ１とノードＮ２との間の電圧が略一定に保持される。
本実施形態においては、第１のインピーダンス素子として、抵抗素子Ｒ１の替りにＮチャネルＭＯＳトランジスターを用いても良い。その場合に、ＮチャネルＭＯＳトランジスターは、ノードＮ３に接続されたドレインと、ノードＮ２に接続されたソースと、ノードＮ１に接続されたゲートを有する。
このＮチャネルＭＯＳトランジスターのオン抵抗は、ノードＮ１とノードＮ２との間の電圧に依存する。放電回路１２ｄがノードＮ１からノードＮ２に電流を流すと、ノードＮ１とノードＮ２との間の電圧が減少するが、ＮチャネルＭＯＳトランジスターのオン抵抗が増加するので、ノードＮ３とノードＮ２との間の電圧の減少が抑えられる。従って、保護動作の途中でトランジスターＱＮ１０がオフすることを防止できる。
また、第３のインピーダンス素子として、抵抗素子Ｒ３の替りにＰチャネルＭＯＳトランジスターを用いても良い。その場合に、ＰチャネルＭＯＳトランジスターは、ノードＮ１に接続されたソースと、ノードＮ５に接続されたドレインと、ノードＮ２に接続されたゲートとを有する。
このＰチャネルＭＯＳトランジスターのオン抵抗は、ノードＮ１とノードＮ２との間の電圧に依存する。放電回路１２ｄがノードＮ１からノードＮ２に電流を流すと、ノードＮ１とノードＮ２との間の電圧が減少するが、ＰチャネルＭＯＳトランジスターのオン抵抗が増加するので、ノードＮ１とノードＮ５との間の電圧の減少が抑えられる。従って、保護動作の途中でトランジスターＱＰ１０がオフすることを防止できる。
＜第６の実施形態＞
図１１は、本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図である。第６の実施形態に係る静電気保護回路１０ｅにおいては、図１０に示す第５の実施形態における検出回路１１の替りに検出回路１１ｅが用いられ、放電回路１２ｄの替りに放電回路１２が用いられる。その他の点に関し、図１１に示す静電気保護回路１０ｅは、図１０に示す静電気保護回路１０ｄと同様である。
検出回路１１ｅは、トランジスターＱＰ１０がオン状態であることを検出したときに出力信号を活性化する。例えば、検出回路１１ｅは、直列に接続された第１のインバーター及び第２のインバーターを含んでいる。第１のインバーターは、ＰチャネルＭＯＳトランジスターＱＰ４１とＮチャネルＭＯＳトランジスターＱＮ４１とによって構成される、また、第２のインバーターは、ＰチャネルＭＯＳトランジスターＱＰ４２とＮチャネルＭＯＳトランジスターＱＮ４２とによって構成される。
第１のインバーターは、入力端子ＩＮに供給されるノードＮ３の電位がハイレベルであるかローレベルであるかを検出し、そのレベルを反転して、反転されたレベルを有する第１の出力信号を出力端子ＯＵＴ１から出力する。また、第２のインバーターは、第１の出力信号がハイレベルであるかローレベルであるかを検出し、そのレベルを反転して、反転されたレベルを有する第２の出力信号を出力端子ＯＵＴ２から出力する。
これにより、検出回路１１ｅは、抵抗素子Ｒ１に発生する電圧がノードＮ１とノードＮ２との間の電圧に対して所定の割合（例えば、５０％）よりも大きくなったときに、第１の出力信号をローレベルに活性化すると共に、第２の出力信号をハイレベルに活性化する。検出回路１１ｅの第１の出力信号は、分圧回路のトランジスターＱＰ１３のゲートに供給される。また、検出回路１１ｅの第２の出力信号は、放電回路１２のトランジスターＱＮ１２のゲートに供給される。
本実施形態によれば、放電回路１２において、ＮチャネルＭＯＳトランジスター又はＮＰＮバイポーラトランジスターを用いることができる。ＮチャネルＭＯＳトランジスター又はＮＰＮバイポーラトランジスターは、Ｐ型半導体基板にウエルを介さずに形成することが可能であり、特性的にも優れている。
＜インピーダンス素子の例＞
図１２は、本発明の各実施形態において抵抗素子以外に使用可能なインピーダンス素子の例を示す図である。本発明の各実施形態においては、抵抗素子Ｒ２及びＲ４〜Ｒ６のいずれかの替りに、図１２の（ａ）〜（ｈ）に示すインピーダンス素子を用いることができる。なお、図１２において、「Ｎ＋」は、高電位側のノードを表しており、「Ｎ−」は、低電位側のノードを表している。
図１２（ａ）は、高電位側のノードＮ＋に接続されたカソードと、低電位側のノードＮ−に接続されたアノードとを有するダイオードＤ１を示している。このダイオードＤ１を、例えば、図３に示す第１の実施形態に係る静電気保護回路１０において、抵抗素子Ｒ２の替りに用いることができる。
図３において、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合に、ノードＮ１とノードＮ３との間の電圧が上昇してトランジスターＱＰ１０の閾値電圧以上になると、トランジスターＱＰ１０がオンする。トランジスターＱＰ１０から印加される電圧によってダイオードＤ１がブレークダウンすると、抵抗素子Ｒ３に電流が流れて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。
抵抗素子Ｒ２の替りにダイオードＤ１を用いる場合の静電気保護回路１０の保持電圧ＶＨは、次式（７）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０＋ＶＢＤ１ ・・・（７）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、ＶＢＤ１はダイオードＤ１のブレークダウン電圧である。
式（３）においては、保持電圧ＶＨが、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して（Ｒ２＋Ｒ３）／Ｒ３倍のばらつきを有する。これに対し、ダイオードＤ１のブレークダウン電圧ＶＢＤ１のばらつきはトランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきと比較して小さいので、式（７）における保持電圧ＶＨのばらつきは、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに略依存する。従って、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して保持電圧ＶＨの変動が少ない静電気保護回路を提供することができる。
図１２（ｂ）は、高電位側のノードＮ＋に接続されたアノードと、低電位側のノードＮ−に接続されたカソードとを有するダイオードＤ２を示している。このダイオードＤ２を、例えば、図３に示す第１の実施形態に係る静電気保護回路１０において、抵抗素子Ｒ２の替りに用いることができる。
図３において、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合に、ノードＮ１とノードＮ３との間の電圧が上昇してトランジスターＱＰ１０の閾値電圧以上になると、トランジスターＱＰ１０がオンする。トランジスターＱＰ１０から印加される電圧によってダイオードＤ２に順方向電流が流れると、抵抗素子Ｒ３にも電流が流れて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。
抵抗素子Ｒ２の替りにダイオードＤ２を用いる場合の静電気保護回路１０の保持電圧ＶＨは、次式（８）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０＋ＶＦＤ２ ・・・（８）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、ＶＦＤ２はダイオードＤ２の順方向電圧である。
式（３）においては、保持電圧ＶＨが、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して（Ｒ２＋Ｒ３）／Ｒ３倍のばらつきを有する。これに対し、式（８）における保持電圧ＶＨのばらつきは、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきとダイオードＤ２の順方向電圧ＶＦＤ２のばらつきとの和であり、ダイオードＤ２の順方向電圧ＶＦＤ２の量産ばらつきは小さい。従って、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して保持電圧ＶＨの変動が少ない静電気保護回路を提供することができる。また、ダイオードＤ２の順方向電圧ＶＦＤ２は比較的小さいので、保持電圧ＶＨを低く設定することができる。
図１２（ｃ）は、高電位側のノードＮ＋に接続されたソースと、低電位側のノードＮ−に接続されたドレイン及びゲートとを有するＰチャネルＭＯＳトランジスターＱＰ１を示している。このトランジスターＱＰ１を、例えば、図３に示す第１の実施形態に係る静電気保護回路１０において、抵抗素子Ｒ２の替りに用いることができる。
図３において、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合に、ノードＮ１とノードＮ３との間の電圧が上昇してトランジスターＱＰ１０の閾値電圧以上になると、トランジスターＱＰ１０がオンする。トランジスターＱＰ１０から印加される電圧によってトランジスターＱＰ１に電流が流れると、抵抗素子Ｒ３にも電流が流れて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。ここで、トランジスターＱＰ１のゲートはドレインに接続されているので、トランジスターＱＰ１は飽和領域で動作する。従って、ドレイン電流が十分小さい範囲において、トランジスターＱＰ１のソース・ドレイン間電圧は、閾値電圧ＶｔｈＱＰ１に略等しくなる。
抵抗素子Ｒ２の替りにトランジスターＱＰ１を用いる場合の静電気保護回路１０の保持電圧ＶＨは、次式（９）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０＋ＶｔｈＱＰ１ ・・・（９）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、ＶｔｈＱＰ１はトランジスターＱＰ１の閾値電圧である。
式（３）においては、保持電圧ＶＨが、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して（Ｒ２＋Ｒ３）／Ｒ３倍のばらつきを有する。これに対し、式（９）における保持電圧ＶＨのばらつきは、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきとトランジスターＱＰ１の閾値電圧ＶｔｈＱＰ１のばらつきとの和となる。従って、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して保持電圧ＶＨの変動が少ない静電気保護回路を提供することができる。また、トランジスターＱＰ１の閾値電圧ＶｔｈＱＰ１は比較的小さいので、保持電圧ＶＨを低く設定することができる。
図１２（ｄ）は、高電位側のノードＮ＋に接続されたソース及びゲートと、低電位側のノードＮ−に接続されたドレインとを有するＰチャネルＭＯＳトランジスターＱＰ２を示している。このトランジスターＱＰ２を、例えば、図３に示す第１の実施形態に係る静電気保護回路１０において、抵抗素子Ｒ２の替りに用いることができる。
図３において、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合に、ノードＮ１とノードＮ３との間の電圧が上昇してトランジスターＱＰ１０の閾値電圧以上になると、トランジスターＱＰ１０がオンする。トランジスターＱＰ１０から印加される電圧によってトランジスターＱＰ２がブレークダウンすると、抵抗素子Ｒ３に電流が流れて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。
抵抗素子Ｒ２の替りにトランジスターＱＰ２を用いる場合の静電気保護回路１０の保持電圧ＶＨは、次式（１０）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０＋ＶＢＱＰ２ ・・・（１０）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、ＶＢＱＰ２はトランジスターＱＰ２のブレークダウン電圧である。
式（３）においては、保持電圧ＶＨが、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して（Ｒ２＋Ｒ３）／Ｒ３倍のばらつきを有する。これに対し、式（１０）における保持電圧ＶＨのばらつきは、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきとトランジスターＱＰ２のブレークダウン電圧ＶＢＱＰ２のばらつきとの和となる。従って、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して保持電圧ＶＨの変動が少ない静電気保護回路を提供することができる。
図１２（ｅ）は、高電位側のノードＮ＋に接続されたドレイン及びゲートと、低電位側のノードＮ−に接続されたソースとを有するＮチャネルＭＯＳトランジスターＱＮ１を示している。このトランジスターＱＮ１を、例えば、図３に示す第１の実施形態に係る静電気保護回路１０において、抵抗素子Ｒ２の替りに用いることができる。
図３において、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合に、ノードＮ１とノードＮ３との間の電圧が上昇してトランジスターＱＰ１０の閾値電圧以上になると、トランジスターＱＰ１０がオンする。トランジスターＱＰ１０から印加される電圧によってトランジスターＱＮ１に電流が流れると、抵抗素子Ｒ３にも電流が流れて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。ここで、トランジスターＱＮ１のゲートはドレインに接続されているので、トランジスターＱＮ１は飽和領域で動作する。従って、ドレイン電流が十分小さい範囲において、トランジスターＱＮ１のドレイン・ソース間電圧は、閾値電圧ＶｔｈＱＮ１に略等しくなる。
抵抗素子Ｒ２の替りにトランジスターＱＮ１を用いる場合の静電気保護回路１０の保持電圧ＶＨは、次式（１１）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０＋ＶｔｈＱＮ１ ・・・（１１）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、ＶｔｈＱＮ１はトランジスターＱＮ１の閾値電圧である。
式（３）においては、保持電圧ＶＨが、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して（Ｒ２＋Ｒ３）／Ｒ３倍のばらつきを有する。これに対し、式（１１）における保持電圧ＶＨのばらつきは、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきとトランジスターＱＮ１の閾値電圧ＶｔｈＱＮ１のばらつきとの和となる。従って、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して保持電圧ＶＨの変動が少ない静電気保護回路を提供することができる。また、トランジスターＱＮ１の閾値電圧ＶｔｈＱＮ１は比較的小さいので、保持電圧ＶＨを低く設定することができる。
図１２（ｆ）は、高電位側のノードＮ＋に接続されたドレインと、低電位側のノードＮ−に接続されたソース及びゲートとを有するＮチャネルＭＯＳトランジスターＱＮ２を示している。このトランジスターＱＮ２を、例えば、図３に示す第１の実施形態に係る静電気保護回路１０において、抵抗素子Ｒ２の替りに用いることができる。
図３において、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合に、ノードＮ１とノードＮ３との間の電圧が上昇してトランジスターＱＰ１０の閾値電圧以上になると、トランジスターＱＰ１０がオンする。トランジスターＱＰ１０から印加される電圧によってトランジスターＱＮ２がブレークダウンすると、抵抗素子Ｒ３に電流が流れて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。
抵抗素子Ｒ２の替りにトランジスターＱＮ２を用いる場合の静電気保護回路１０の保持電圧ＶＨは、次式（１２）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０＋ＶＢＱＮ２ ・・・（１２）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、ＶＢＱＮ２はトランジスターＱＮ２のブレークダウン電圧である。
式（３）においては、保持電圧ＶＨが、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して（Ｒ２＋Ｒ３）／Ｒ３倍のばらつきを有する。これに対し、式（１２）における保持電圧ＶＨのばらつきは、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきとトランジスターＱＮ２のブレークダウン電圧ＶＢＱＮ２のばらつきとの和となる。従って、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して保持電圧ＶＨの変動が少ない静電気保護回路を提供することができる。
図１２（ｇ）は、インピーダンス素子が複数の同じデバイスを含む例を示している。このインピーダンス素子は、３つのダイオードＤ３〜Ｄ５を直列に接続したものであり、ダイオードＤ３のアノードが高電位側のノードＮ＋に接続され、ダイオードＤ５のカソードが低電位側のノードＮ−に接続されている。これらのダイオードＤ３〜Ｄ５を、例えば、図３に示す第１の実施形態に係る静電気保護回路１０において、抵抗素子Ｒ２の替りに用いることができる。
図３において、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合に、ノードＮ１とノードＮ３との間の電圧が上昇してトランジスターＱＰ１０の閾値電圧以上になると、トランジスターＱＰ１０がオンする。トランジスターＱＰ１０から印加される電圧によってダイオードＤ３〜Ｄ５に順方向電流が流れると、抵抗素子Ｒ３にも電流が流れて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。
抵抗素子Ｒ２の替りにダイオードＤ３〜Ｄ５を用いる場合の静電気保護回路１０の保持電圧ＶＨは、次式（１３）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０＋ＶＦＤ３＋ＶＦＤ４＋ＶＦＤ５ ・・・（１３）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、ＶＦＤ３はダイオードＤ３の順方向電圧であり、ＶＦＤ４はダイオードＤ４の順方向電圧であり、ＶＦＤ５はダイオードＤ５の順方向電圧である。式（１３）に示すように、静電気保護回路１０の保持電圧ＶＨは、直列に接続されるダイオードの数によって自由に設定することができる。また、ダイオードＤ２の順方向電圧ＶＦＤ２の量産ばらつきは小さいので、トランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきに対して保持電圧ＶＨの変動が少ない静電気保護回路を提供することができる。
図１２（ｈ）は、インピーダンス素子が複数の異なるデバイスを含む例を示している。このインピーダンス素子は、ダイオードＤ６と抵抗素子Ｒ７とを直列に接続したものであり、ダイオードＤ６のカソードが高電位側のノードＮ＋に接続され、抵抗素子Ｒ７の一端が低電位側のノードＮ−に接続されている。このダイオードＤ６及び抵抗素子Ｒ７を、例えば、図３に示す第１の実施形態に係る静電気保護回路１０において、抵抗素子Ｒ２の替りに用いることができる。
図３において、ノードＮ１とノードＮ２との間に印加される電圧が急峻に上昇する場合に、ノードＮ１とノードＮ３との間の電圧が上昇してトランジスターＱＰ１０の閾値電圧以上になると、トランジスターＱＰ１０がオンする。トランジスターＱＰ１０から印加される電圧によってダイオードＤ６がブレークダウンすると、抵抗素子Ｒ７及び抵抗素子Ｒ３に電流が流れて、ノードＮ５とノードＮ２との間の電圧が０Ｖから上昇する。
抵抗素子Ｒ２の替りにダイオードＤ６及び抵抗素子Ｒ７を用いる場合の静電気保護回路１０の保持電圧ＶＨは、次式（１４）によって近似される。
ＶＨ≒ＶｔｈＱＮ１０＋（Ｒ３＋Ｒ７）／Ｒ３＋ＶＢＤ６ ・・・（１４）
ここで、ＶｔｈＱＮ１０はトランジスターＱＮ１０の閾値電圧であり、Ｒ３は抵抗素子Ｒ３の抵抗値であり、Ｒ７は抵抗素子Ｒ７の抵抗値であり、ＶＢＤ６はダイオードＤ６のブレークダウン電圧である。式（１４）に示すように、抵抗素子Ｒ３及びＲ７の抵抗値を選択することにより、所望の保持電圧ＶＨを設定することができる。また、ダイオードＤ６のブレークダウン電圧ＶＢＤ６のばらつきはトランジスターＱＮ１０の閾値電圧ＶｔｈＱＮ１０のばらつきと比較して小さいので、抵抗素子のみを用いるよりも保持電圧ＶＨの変動が少ない静電気保護回路を提供することができる。
このように、抵抗素子やダイオードやトランジスターの内から適切なデバイスを選択し、又は、複数のデバイスを組み合わせることにより、静電気保護回路の両端間の電圧を自由に設定することができると共に、プロセスばらつきの影響を受けにくい静電気保護回路を提供することができる。
＜放電回路の例＞
本発明の各実施形態に係る静電気保護回路の放電回路において、ＭＯＳトランジスター（Metal Oxide Semiconductor FET：金属酸化膜型電界効果トランジスター）の他にも、電流を流す機能を有すると共に電流をオン／オフ制御する端子を有する３端子素子や回路等を用いることができる。
３端子素子としては、接合形電界効果トランジスター（Junction FET）、金属半導体形電界効果トランジスター（Metal Semiconductor FET）、バイポーラトランジスター、及び、サイリスター等が挙げられる。これらの３端子素子は、放電回路としてのみならず、他のＭＯＳトランジスターの替りとしても用いることができる。
図１３は、放電回路においてＭＯＳトランジスター以外に使用可能な３端子素子の例を示す図である。なお、図１３において、「ＮＳ」は、検出回路の出力信号が供給されるノードを表している。
本発明の第１〜第４及び第６の実施形態においては、放電回路１２のＮチャネルＭＯＳトランジスターＱＮ１２の替りに、図１３（ａ）に示すＮＰＮバイポーラトランジスターを用いることができる。このＮＰＮバイポーラトランジスターは、ノードＮ１に接続されたコレクターと、ノードＮ２に接続されたエミッターと、ノードＮＳに接続されたベースとを有している。
本発明の第５の実施形態においては、放電回路１２ｄのＰチャネルＭＯＳトランジスターＱＰ１２の替りに、図１３（ｂ）に示すＰＮＰバイポーラトランジスターを用いることができる。このＰＮＰバイポーラトランジスターは、ノードＮ１に接続されたエミッターと、ノードＮ２に接続されたコレクターと、ノードＮＳに接続されたベースとを有している。
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１、２…ダイオード、３、４…電源配線、１０、１０ａ〜１０ｅ…静電気保護回路、１１、１１ｅ…検出回路、１２、１２ｄ…放電回路、２０…内部回路、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、Ｒ１〜Ｒ７…抵抗素子、Ｃ１…キャパシター、ＱＰ１〜ＱＰ４２…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ４２…ＮチャネルＭＯＳトランジスター、Ｄ１〜Ｄ６…ダイオード

Claims (10)

  1. 半導体集積回路装置において、高電位側の電位が供給される第１の端子に第１のノードを介して接続されると共に、低電位側の電位が供給される第２の端子に第２のノードを介して接続された静電気保護回路であって、
    第３のノードにおいて互いに接続された第１のインピーダンス素子及びキャパシターを含み、前記第１のノードと前記第２のノードとの間に接続された直列回路と、
    前記第１及び第２のノードの内の一方と第４のノードとの間に接続され、前記第１のインピーダンス素子に発生する電圧の上昇に従ってオンする第１のトランジスターと、
    前記第４のノードと第５のノードとの間に接続され、第２のインピーダンス素子を含む少なくとも１つのインピーダンス素子、及び、前記第５のノードと前記第１及び第２のノードの内の他方との間に接続された第３のインピーダンス素子を含み、前記第４のノードと前記第１及び第２のノードの内の他方との間の電圧を分圧する分圧回路と、
    前記分圧回路によって分圧された電圧の上昇に従ってオンし、前記第１のインピーダンス素子に流れる電流を増加させる第２のトランジスターと、
    前記第２のトランジスターがオン状態であることを検出したときに出力信号を活性化する検出回路と、
    前記検出回路の出力信号が活性化されたときに前記第１のノードから前記第２のノードに電流を流す放電回路と、
    を具備する静電気保護回路。
  2. 前記分圧回路が、前記第２のインピーダンス素子と並列に接続され、前記検出回路の出力信号が活性化されたときにオンする第３のトランジスターをさらに含む、請求項１記載の静電気保護回路。
  3. 前記分圧回路が、前記第４のノードと前記第５のノードとの間に直列に接続された複数のインピーダンス素子と、前記複数のインピーダンス素子の内の少なくとも１つと並列に接続され、前記検出回路の出力信号が活性化されたときにオンする少なくとも１つのトランジスターとを含む、請求項１記載の静電気保護回路。
  4. 前記第２のインピーダンス素子、又は、前記複数のインピーダンス素子の各々が、抵抗素子と、ダイオードと、ゲートがドレイン又はソースに接続されたＰチャネルトランジスター又はＮチャネルトランジスターとの内の少なくとも１つを含む、請求項１〜３のいずれか１項記載の静電気保護回路。
  5. 前記第１のインピーダンス素子が、前記第１のノードと前記第３のノードとの間に接続された抵抗素子と、前記第１のノードに接続されたソース、前記第３のノードに接続されたドレイン、及び、前記第２のノードに接続されたゲートを有するＰチャネルトランジスターとの内の１つを含み、
    前記第３のインピーダンス素子が、前記第５のノードと前記第２のノードとの間に接続された抵抗素子と、前記第５のノードに接続されたドレイン、前記第２のノードに接続されたソース、及び、前記第１のノードに接続されたゲートを有するＮチャネルトランジスターとの内の１つを含む、
    請求項１〜４のいずれか１項記載の静電気保護回路。
  6. 前記第１のトランジスターが、前記第１のノードに接続されたソース、前記第４のノードに接続されたドレイン、及び、前記第３のノードに接続されたゲートを有するＰチャネルトランジスターを含み、前記第１のノードと前記第３のノードとの間の電圧の上昇に従って前記Ｐチャネルトランジスターがオンすることにより、前記分圧回路に電圧が印加される、請求項５記載の静電気保護回路。
  7. 前記第２のトランジスターが、前記第３のノードに接続されたドレイン、前記第２のノードに接続されたソース、及び、前記第５のノードに接続されたゲートを有するＮチャネルトランジスターを含み、前記第５のノードと前記第２のノードとの間の電圧の上昇に従って前記Ｎチャネルトランジスターがオンすることにより、前記検出回路の出力信号が活性化される、請求項５又は６記載の静電気保護回路。
  8. 前記検出回路が、前記第３のノードの電位が供給される入力端子を有するインバーターを含み、前記第１のインピーダンス素子に発生する電圧が前記第１のノードと前記第２のノードとの間の電圧に対して所定の割合よりも大きくなったときに出力信号を活性化する、請求項１〜７のいずれか１項記載の静電気保護回路。
  9. 前記放電回路が、前記第１のノードに接続されたドレイン、前記第２のノードに接続されたソース、及び、前記検出回路の出力信号が供給されるゲートを有するＮチャネルトランジスターと、前記第１のノードに接続されたコレクター、前記第２のノードに接続されたエミッター、及び、前記検出回路の出力信号が供給されるベースを有するＮＰＮトランジスターとの内の１つを含む、請求項１〜８のいずれか１項記載の静電気保護回路。
  10. 請求項１〜９のいずれか１項記載の静電気保護回路を具備する半導体集積回路装置。
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