JP5455565B2 - 半導体集積回路 - Google Patents
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Description
誤動作防止回路部3、それぞれについて構成と動作を図1、図2を用いて説明する。
横型IGBTシャント素子4は隣接するコレクタ領域4aの間に、複数のエミッタ4b・ゲート4c領域を有する構造であることと、シャント回路部2の抵抗素子5a、5bがシャント素子4よりも端部に近く配置することにより、VH配線とゲート配線との重なりを減らすことができ、配線間寄生容量を低減させることで、容量C9bを低減させ、C9a>>C9bが成り立つ。
「ESD印加時のシャント素子最大電圧(シャント素子4のコレクタ、エミッタ間電圧)」≒「シャント回路部2、及び高耐圧素子回路部HV 最小耐圧」
とすることにより、ESD印加時のシャント素子4の放電能力(シャント素子4のコレクタ、エミッタ間電流)を最適化できる為、シャント回路部2のチップサイズを縮小できる。
V1+V2≒200VからVge=V1≒200V x (C9b+C7a)/(C9a+C9b+C7a)=5.8V
と高電圧が印加されることなく、ESD電荷の放電が可能である。
2 シャント回路部、
3 誤動作防止回路部、
4 シャント素子、
4a 横型IGBT コレクタ部、
4b 横型IGBT エミッタ部、
4c 横型IGBT ゲート部、
4d LDMOS ドレイン部、
4e LDMOS ソース部、
4f LDMOS ゲート部、
5a〜5d 抵抗素子、
6 配線、
7a, 7b 調整用容量、
8 容量素子、
9a〜9e 寄生容量、
10 入出力端子、
11 入出力端子保護ダイオード、
12 電源間ダイオード、
HV 高耐圧素子回路部、
LV 低耐圧素子回路部、
M1〜M3 NチャネルMOSトランジスタ、
VH 高圧電源端子、
VDD 低圧電源端子、
GND GND端子。
Claims (5)
- 電源オフ時に第1電源端子に発生する静電気放電を接地端子へ排出するシャント回路が半導体基板上に形成されて成り、
コレクタが前記第1電源端子に、エミッタが前記接地端子に接続された横型絶縁ゲート型バイポーラトランジスタと該横型絶縁ゲート型バイポーラトランジスタのゲートと前記接地端子との間に接続された抵抗と、前記横型絶縁ゲート型バイポーラトランジスタのゲートと前記第1電源端子との間に接続された調整用容量とを有するシャント回路と、
電源印加時に前記第1電源端子に発生する電源ノイズによって前記シャント回路が誤動作するのを防止する誤動作防止回路と
を備えた半導体集積回路であって、
前記誤動作防止回路は、
前記第1電源端子より低い電源電圧を供給する端子である第2電源端子と前記接地端子との間に設けられたフィルタ回路と、
前記フィルタ回路によって生成された定電圧を入力とし、前記シャント回路として用いている前記横型絶縁ゲート型バイポーラトランジスタのゲート電位を制御する第1NチャネルMOSトランジスタと、
電源オフ時に前記第1NチャネルMOSトランジスタの機能を止める第2NチャネルMOSトランジスタと
を有する
ことを特徴とする半導体集積回路。 - 請求項1において、
チップの外縁部に高耐圧素子が、中心部に低耐圧素子が配置され、誤動作防止付きシャント回路は、前記誤動作防止回路がチップの中心部側に、前記シャント回路がチップの外縁部側に向けられてチップ上の端部に配置される
ことを特徴とする半導体集積回路。 - 請求項1において、
チップの外縁部に高耐圧素子が、中心部に低耐圧素子が配置され、前記誤動作防止機能付きシャント回路は、前記シャント回路の抵抗部がシャント素子よりも端部に近く配置される
ことを特徴とする半導体集積回路。 - 請求項3において、
前記シャント回路の抵抗部がシャント素子である横型絶縁ゲート型バイポーラトランジスタのコレクタと並列に配置された第1の部分と、前記誤動作防止回路との間に配置された第2の部分とに分離されている
ことを特徴とする半導体集積回路。 - 請求項1において、
前記誤動作防止付きシャント回路のシャント素子である横型絶縁ゲート型バイポーラトランジスタは前記第1電源端子に接続しているコレクタが前記接地端子に接続しているエミッタの外側に配置される
ことを特徴とする半導体集積回路。
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