JPH05129557A - 半導体チツプ - Google Patents

Abstract

(57)【要約】 【目的】 高いセル密度を有する半導体チップを提供す
ること。 【構成】 各メモリセルは電界効果トランジスタ１６ｄ
とコンデンサ５５とを備える。各トランジスタのアクテ
ィブ領域２２ｄは、平行に離間されたワード線１８、２
０の間を延びる共通アクティブ領域２２ｄを画定する。
各対内の電界効果トランジスタ１６ｄの他方のアクティ
ブ領域は、平行なワード線１８、２０の対向する外側
で、両方のワード線１８、２０に対して実質的に垂直な
線５４に沿って互いに向い合っている。絶縁誘電体が接
触開口６２を設けた部分を除いて、アクティブ領域２２
ｄを被覆する。接触開口６２は絶縁誘電体内に形成さ
れ、共通路から延びる共通アクティブ領域の部分５８と
連通する。ディジット線２８ｄはウエハ上に形成され、
共通アクティブ領域２２ｄと電気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体ウエハ上における
高密度メモリセルの製造に関する。

【０００２】

【従来の技術】半導体産業において、半導体チップ上に
メモリセルをより高密度に凝縮するための挑戦が続いて
いる。セル領域を減少させながらも十分に高い記憶キャ
パシタンスを維持するために、改善されたセル構造技法
が用いられてきている。このような技法には、トレンチ
型または積層型コンデンサを含む、三次元セルコンデン
サが含まれる。

【０００３】半導体ウエハ上のメモリは典型的に、対に
なったメモリセルのアレイによって与えられ、各メモリ
セルはトランジスタとそれに関連する記憶用コンデンサ
とを備える。このようなアレイを有するメモリセルを図
１に概略的に示す。破線の輪郭１２及び１４で全体的に
示された１対のメモリセルを有する半導体ウエハ断片１
０が示されている。各メモリセルは、ＭＯＳ電界効果ト
ランジスタ１６とそれに接続されたコンデンサ（図示せ
ず）で画定されている。各対内のトランジスタ１６は、
離間したアクティブ領域と共に、平行なワード線１８、
２０の内の一方によって画定されたゲートを有する。

【０００４】更に特定すれば、連続した共通アクティブ
領域２２が平行なワード線１８、２０の間に対角線状に
延びており、各トランジスタ１６に対して一方のアクテ
ィブ領域部分を画定している。トランジスタ１６の他方
のアクティブ領域は、それぞれワード線１８、２０の外
側で互いに対角線方向に対向する部分２４、２６によっ
て画定されている。このように、メモリセル１２、１４
は、ワード線１８、２０に対して対角線方向に互いにず
らして配置されている。ビット線２８は実質的に対角線
方向にずれているメモリセル１２、１４の間に形成さ
れ、埋め込まれた接触（ｃｏｎｔａｃｔ）開口３０を介
して、共通アクティブ領域２２と電気的に接続してい
る。各メモリセルに対するコンデンサは、図示されてい
ないが、典型的には、ワード線１８、２０及びビット線
２８上の積層型コンデンサとして与えられる。これらの
コンデンサは、その下にあるアクティブ領域２４、２６
と、それぞれ埋め込まれた接触開口３２、３４を介して
電気的に接続される。このようなセルを共通に、高度密
集型記憶ノードを有するダイアゴナル・アクティブ積層
型コンデンサ（ｄａｉｇｏｎａｌ ａｃｔｉｖｅ−ｓｔ
ａｃｋｅｄ−ｃａｐａｃｉｔｏｒ）セルと呼んでおり、
または省略してＤＡＳＨセルと呼んでいる。対を形成す
るメモリセルが曲ってしまうと、曲った共通領域２２の
方が、もしそれがワード線１８、２０に対して法線方向
に延びていた場合より、長くなるので、チップ上の領域
の最も効率的な利用にならない。

【０００５】共通アクティブ領域２２の対角線方向のず
れや曲りの主な原因は、典型的にｎ＋を導電的に注入さ
れたポリシリコンで構成される、上側のビット線２８の
製造と関連する。アクティブ領域２２、２４及び２６も
同様に、典型的には、ｎ＋ドーパント材を用いて製造さ
れる。ポリデジット線（ｐｏｌｙ ｄｉｇｉｔ ｌｉｎ
ｅ）２８の導電的ドーピングの間、「外方拡散（ｏｕｔ
ｄｉｆｆｕｓｉｏｎ）」として知られている現象が起
こることがあり、これは、対角線方向にずれたセル１
２、１４に対して共通アクティブ領域を対角線方向に配
向しないと、アクセス・トランジスタ１６を劣化又は根
本的に短絡させ得る。「外方拡散」は図２及び３を参照
することにより、最良に理解できよう。本明細書の残り
の部分にわたり、及び図面を参照して、対応する構成物
及び領域には、全図面を通して共通の番号を用いること
にする。特定の構成物または領域が、以前の形状から、
配向または位置において異なる場合、このような異なっ
た構成物または領域には同じ参照番号を指定するが、小
文字の添字を付けることにする。

【０００６】図２及び３は、半導体ウエハ断片１０ａ上
の外方拡散に関連する問題を例示したもので、隣接する
メモリセルのトランジスタが互いに対して対角線方向に
ずれていない場合のものである。図示のように、トラン
ジスタ１６ａは互いに対向し、即ちワード線１８、２０
に対して垂直な直線２５に沿って互いに隣接している。
図３では、ワード線１８、２０が、従来のサンドイッチ
構造を有するものとして、例示されており、各々は導電
的にドーピングされたポリシリコン部分３６と、ポリシ
リコンより高い導電性物質、例えばＷＳｉ_Xからなる上
層領域３８とを有している。より高い導電性部分３８の
上面は、酸化物による電気的絶縁層４０によって被覆さ
れている。デジット線１８、２０の側部の周囲には、絶
縁用酸化物スペーサ４２が形成されている。酸化物層４
４を形成し、図示のようにエッチングして、デジット線
埋め込み型接点（ｃｏｎｔａｃｔ）３０に共通アクティ
ブ領域２２ａを設ける。エッチングされたデジット線多
層２８をエッチングされた酸化物層４４上に配する。こ
のような層は、典型的には、パターンニング及びエッチ
ングの前にドーピングされる。

【０００７】図３において、一連の垂直方向の矢印４６
及び外側に傾斜した矢印４８は、ポリシリコン線２８の
ドーピングの際、接点３０を通る外方拡散に関連する問
題を示している。このようなドーピングの間、ドーパン
トのイオンは外側に向かってワード線ゲートの下に移動
する傾向があり、それにより、共通領域２２ａを番号５
０で示される破線の輪郭にまで効果的に広げてしまう。
これは、トランジスタ１６ａの一方または双方を短絡さ
せ得る。

【０００８】セルの密度に影響を与える別の問題は、隣
接するビット線を互いに対してどれくらい近付けて詰め
込むことができるかということに関連する。現在のホト
リソグラフィ技術では、約０．８ｘ０．８ミクロンのオ
ーダーの最小接触開口サイズを生成できるに過ぎない。
接触開口をパターンニングする際、接点をその設計上の
位置からずらしてしまうマスク誤整列が常に付きまと
う。この問題を克服し誤整列による誤差に対する余裕を
与えるために、接触開口を形成した位置の周囲にビット
線を拡大するようにしている。これは、エッチングの際
にビット線のポリシリコンが開口を完全に被覆し、重な
り合うようにするために必要である。この追加された領
域は、ビット線を広くする結果となるが、共通に「サラ
ウンド（ｓｕｒｒｏｕｎｄ）」と呼ばれている。サラウ
ンド領域３５は、接点３０の周囲の拡張された、即ちよ
り広いディジット線として、図１及び図２に見ることが
できる。これは、ディジット線の一方または双方と接点
マスクとに誤整列が生じた場合、接点３０を目標とする
ために追加ディジット線領域を与えるものである。

【０００９】サラウンド領域３５を設けずに、しかも、
かなり重大な誤整列が生じると、図４及び図５で示す問
題が起こることになる。ウエハ断片１０ｂは直線状で一
定幅のビット線２８ｂ（サラウンド領域なし）を描いて
おり、接点３０ｂはその意図した位置から誤整列し、そ
のため適切に整列されたディジット線２８ｂの境界線内
に完全には納っていない。ポリシリコンディジット線２
８ｂをエッチングして図示のディジット線輪郭を形成す
るプロセス内のステップにおいて、図５に示すように、
エッチングは、大部分がシリコン物質である基板にも進
行する。このようなエッチングはアクティブ領域２２に
図示のような窪み５２を生じることがある。アクティブ
領域２２に悪影響を及ぼすエッチングを、接触開口３０
の周囲に付加的なサラウンド領域を形成することによっ
て回避する。これにより、意図しない誤整列に対して誤
差の余裕が与えられる。番号３３で指示されたこれらの
領域はフィールド酸化物（ｆｉｅｌｄ ｏｘｉｄｅ）で
ある。

【００１０】不幸にして、サラウンドが付加的に必要と
なるので、ビット線に余分な全体幅を加えることにな
り、このため、サラウンド線を必要としない場合より
も、ビット線を更に離さなければならなくなる。この状
態を概略的に図６に示している。サラウンド領域３５が
設けなければ、ディジット線２８の幅はより狭く、した
がってこれらの線を互いに対してより緊密に詰め込むこ
とができることになる。

【００１１】図７は、破線で示されたワード線１９及び
ディジット線２８を有するＤＡＳＨメモリセルのアレイ
を例示したものである。アクティブ領域２４、２２及び
２６は、種々の対をなすメモリセルの重ね合わせ配置を
容易に把握できるように、共通に接続されているものと
して、示されている。実際は、ワード線の下にはアクテ
ィブなドーパント材を設けてはいない。このような領域
は、それぞれのワード線の付勢時にのみアクティブにな
る。

【００１２】メモリセルの製造に関するその他の要求ま
たは設計上の要件により、アクティブ領域２２を係合す
るトランジスタ対１６に対するビット線接点３０が、ト
ランジスタのアクティブ領域に対して対称的に配向され
ることが必要となる。図８のウエハ断片１０ｃと共に示
されているように、接点３０ｃが非対称的に配向されて
いると、セルの信頼性は大きく減少することになる。

【００１３】

【発明が解決しようとする課題】メモリセルアレイの設
計における、従来例の上述の及びその他の欠点を克服
し、更により高い詰め込み密度を可能とすることが望ま
れている。

【００１４】

【課題を解決するための手段】本発明によれば、メモリ
セルのアレイを有する半導体チップは、一連の対をなす
メモリセルを備え、該対のメモリセルの各々は、電界効
果トランジスタとコンデンサとを備えており、各対内の
電界効果トランジスタは、離間されたアクティブ領域と
ゲートを有し、該ゲートはワード線により画定され、各
対内の電界効果トランジスタのワード線は、互いに対し
て平行に離間されているように構成されている。

【００１５】各対内の各電界効果トランジスタのアクテ
ィブ領域の１つは、その対の他方の電界効果トランジス
タのアクティブ領域と連続的に形成されかつ相互接続さ
れており、前記平行な離間されたワード線の間に延びる
共通アクティブ領域を画定し、該共通アクティブ領域は
平行なワード線間に、両方のワード線に対して実質的に
垂直方向に延びている。

【００１６】各対内の電界効果トランジスタの他方のア
クティブ領域は、平行なワード線の向い合う外側で、両
ワード線に対して実質的に垂直な線に沿って互いに対向
し、前記共通アクティブ領域及び他方のアクティブ領域
は、平行な両ワード線に対して実質的に垂直な共通路に
沿って該ワード線に対して延びている。

【００１７】各対の平行なワード線の間の前記共通アク
ティブ領域は、平行なワード線に沿って前記共通路から
延びる部分を含んでいる。

【００１８】更に、前記メモリセルの各々は、前記アク
ティブ領域を被覆する絶縁誘電体と、前記絶縁誘電体に
形成され、前記共通路から延びる共通なアクティブ領域
の部分と連通する接触開口と、ウエハ上に形成され、前
記接触開口内に延び、それによって前記共通アクティブ
領域と電気的に接続するディジット線とを備えている。

【００１９】

【実施例】図９及び図１０を参照して更に詳細に説明す
ると、ウエハ断片１０は、トランジスタ対１６ｄに対し
て、共通アクティブ領域２２ｄを有しており、これは、
図１の従来例における対角線方向にではなく、ワード線
１８、２０の間に、これら両方のワード線１８、２０に
対して実質的に垂直な方向に延びている。外側のアクテ
ィブ領域２４ｄ、２６ｄは、ワード線１８、２０の外側
で、従来例における対角線方向にではなく、ワード線１
８、２０に対して垂直な線５４に沿って互いに対向して
いる。このようにして、外側のアクティブ領域２４ｄ、
２６ｄ及び共通アクティブ領域２２ｄの一部は、線５４
に沿った両ワード線に対して垂直な共通路５６に沿っ
て、ワード線１８、２０に対して延びている。経路Ｂは
領域２４ｄ及び２６ｄの幅によって実質的に画定される
幅を有する。積層されたコンデンサの輪郭５５は明確に
するために示されている。

【００２０】本発明によれば、ワード線１８、２０の間
の共通アクティブ領域２２ｄは、ワード線１８、２０の
間で通常これらに沿った共通路５６から延びた即ち突出
している部分５８を含んでいる。絶縁誘電体層６０（図
１０）は、接触開口が設けられたアクティブ領域の部分
を除いたウエハ上のアクティブ領域を被覆している。接
触開口６２は、絶縁誘電体層６０に形成され、共通領域
２２ｄの共通路５６から延びている突出部分５８と連通
している。接触開口領域６２の約半分が共通アクティブ
領域２２ｄの部分５８と重なり合い、接触開口６２の残
りの約半分が、前もって付着された絶縁誘電体３３（図
１０）上に位置し、その中にエッチングされるようにす
るのが、最も好ましい。このような配置は、接触開口６
２をトランジスタ１６ｄ（図９）の外側アクティブ領域
２４ｄ及び２６ｄに対して対称的に、最も好適に整列さ
せる。

【００２１】ディジット線２８ｄは、接触開口６２内に
延びるるように形成されかつエッチングされ、これによ
って、共通アクティブ領域２２ｄの部分５８と電気的に
接続する。最も好ましいのは、ディジット線を共通路５
６と近接させるか、あるいはわずかだけ重なり合うよう
にパターニングし、生産時の固有の誤整列により接触開
口６２の一部のみを、典型的に充填し被覆することであ
る。ディジット線２８ｄは、同様に、共通アクティブ領
域部分５８の一部とも重なり合う。

【００２２】このようなパターンニングは、ディジット
線２８ｄを共通路５６から実質的にずらせ、外方拡散の
問題を回避させると共に、接触開口６２をウエハ上の誘
電体フィールド酸化物３３上にずらせ、ディジット線の
アクティブ領域への潜在的誤整列及びエッチングに関連
する問題を除去することができる。したがって、誤整列
は、アクティブ領域ではなくフィールド酸化物への許容
し得る過剰エッチングを生じる結果となるので、ディジ
ット線２８ｄ領域を、拡張されたディジット線サラウン
ドのないように構成することができる。サラウンド領域
がないため、ディジット線を、最も広いが従来技術より
狭い寸法を有するようにパターンニングすることがで
き、したがって、互いにより密接に離間することがで
き、その結果、より高いセル密度を得ることができる。

【００２３】上述の全体的組み合わせは、本発明に従っ
て、可能な最高のメモリセル密度を可能とするのに最大
の効果を発揮する。

【００２４】図９は、実質的に台形状のアクティブ領域
の突出部分５８を示している。この他の構成を用いるこ
ともでき、また、図１１のように、突出部がワード線間
の領域全体を満たすようにしてもよい。図１１は、別の
実施例のウエハ断片１０ｅを示しており、共通アクティ
ブ領域２２ｅの突出部５８ｅがワード線１８及び２０の
間の全領域を充填している。

【００２５】図１２及び１３は、本発明の別の特徴に従
って、チップ上にセル密度を最大にするように配置され
構成された一連の対をなすメモリセル１００を概略的に
示している。図１２は、種々の対をなすメモリセル１０
０の全体の配置の把握を容易にするために、アクティブ
領域２４ｄ、２２ｅ及び５８ｅ、及び２６ｄを共通に接
続されているものとして示している。実際には、ワード
線の下にはアクティブなドーパント材は設けられていな
い。このような領域は、それぞれのワード線を付勢した
ときのみアクティブになる。ワード線が活性化されたと
き、電流は、突出部５８ｅの先端と２４ｄ、２６ｄとの
間を主に対角線方向に流れるが、これは、それらの間が
最短距離だからである。よって、図１２及び１３の突出
部５８ｅは台形状となっている。図１２は、アクティブ
領域のみを示している。図１３は、それに加えてワード
線１０５とビット線１１０とを破線で示している。図９
−１１のメモリセルの単一の対に示されたその他の特徴
及び構成物は、明瞭にするために図示していない。

【００２６】対をなすメモリセル１００は１２０ａ、１
２０ｂ、１２０ｃ、１２０ｄ及び１２０ｅのような複数
の行に配置されており、ワード線１０５はこれらの行に
実質的に垂直な方向に通る。各行内の隣接するそれぞれ
のメモリセルの対は、図示のように、互いにワード線２
本分ずれている。例えば、２つの隣接する対の領域２４
ｄ及び２６ｄは、ワード線２本分離間されている。明ら
かに、ある行内の全メモリセルの共通アクティブ領域２
２ｅ及びその他のアクティブ領域２４ｄ、２６ｄは、図
１３のワード線１０５のアレイに実質的に垂直な単一の
共通路（例えば、図１２の行１２０ａに示されている経
路５６）に沿って延びている。

【００２７】また、これも図示されているように、行内
の対をなすメモリセル１００は、すぐ隣りの行の対をな
すメモリセルに対して互い違いに位置的にずれている。
したがって、各行内のメモリセルのアクティブ領域２４
ｄ、２６ｄは、すぐ隣りの行の他のアクティブ領域２６
ｄ、２４ｄに対して、重なり合う。

【００２８】図示のように、アレイ内のアクティブ領域
２４ｄ及び２６ｄの好適な全体的な形状は矩形であり、
角１２５が対角線方向に除去されている（図１２）。図
示のように配置されたメモリセルの対１００は、各アク
ティブ領域２４ｄ及び２６ｄの１つの角１２５を、すぐ
隣りの行内のメモリセルの最も近い共通アクティブ領域
の延長部分５８ｅと隣接するように配置する。このよう
な角領域は、図示のように対角線方向に切除され、隣接
する行内のメモリセル間で動作上の短絡を回避するよう
に形成されるのが好ましい。

【００２９】本発明によると、半導体ウエハは、まず対
をなすメモリセルの電界効果トランジスタの共通及びそ
の他のアクティブ領域をパターニングすることによって
処理される。好ましくは、領域２４及び２６の特定の角
を前述のように対角線方向に除去する。誘電体の絶縁層
を次にウエハ上に形成し、露出したアクティブ領域を被
覆する。このような層をパターニングし、エッチングし
て、共通アクティブ領域部分５８と整列する接触開口６
２を設ける。次に、ディジット線２８ｄをパターニング
する。誘電体層をエッチングすることによって、接触開
口３２、３４を形成し、積層型コンデンサ５５を既知の
技術を用いて形成する。または、コンデンサを、接触開
口６２のエッチング及びディジット線２８ｄの製造の前
に形成することもできる。

【００３０】法令にしたがって、本発明を、その構造及
び方法的特徴に対して、具体的な言葉で説明した。しか
しながら、ここで開示した手段及び構成は本発明を実施
するための好適な形式を含んでいるので、本発明はここ
で示し説明した特定の特徴に限定されるものではないこ
とは理解されよう。したがって、本発明は、均等論にし
たがって適切に解釈される添付の特許請求の範囲の適切
な範囲内の形式又は変形の任意のものを特許請求するも
のである。

【図面の簡単な説明】

【図１】従来の１対のメモリセルを例示したウエハ断片
の上面図であり、従来の技術の欄で論じられる。

【図２】従来技術に関連する１対のメモリセル及び問題
点を例示したウエハ断片の上面図であり、従来の技術の
欄で論じられる。

【図３】図２の３−３線に沿った断面図であり、従来の
技術の欄で論じられる。

【図４】従来技術に関連する一対ののメモリセル及び問
題点を例示したウエハ断片の上面図であり、従来の技術
の欄で論じられる。

【図５】図４の５−５線に沿った断面図であり、従来の
技術の欄で論じられる。

【図６】従来技術に関連する問題を例示したウエハ断片
の上面図であり、従来の技術の欄で論じられる。

【図７】従来技術のメモリセルのアレイを例示したウエ
ハ断片の上面図であり、従来の技術の欄で論じられる。

【図８】従来技術に関連する１対のメモリセルと問題点
を例示したウエハ断片の上面図であり、従来の技術の欄
で論じられる。

【図９】本発明にしたがって処理されたウエハ断片の上
面図である。

【図１０】図９の線７−７に沿った断面図である。

【図１１】本発明にしたがって処理された別のウエハ断
片の上面図である。

【図１２】本発明にしたがって処理されたウエハ断片の
縮小サイズの上面図であり、ＦＥＴトランジスタのアク
ティブ領域と付勢されたゲート領域とのみを明確のため
に示している。

【図１３】図１２のウエハ断片の縮小サイズの上面図で
あり、ワード線及びビット線の輪郭を更に破線で示して
いる。

【符号の説明】

１０ ウエハ断片、 １６ トランジスタ対、 ２
２ｄ 共通アクティブ領域、 １８、２０ ワード
線、 ２４ｄ、２６ｄ アクティブ領域、 ５５
コンデンサの輪郭、 ５６ 共通路、 ６０ 絶縁
誘電体層、６２ 接触開口

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・イー・タトル アメリカ合衆国アイダホ州83712，ボイス， テーブルロツク・ロード 1998 (72)発明者 ルオージア・リー アメリカ合衆国アイダホ州83706，ボイス， レインドロツプ・ドライブ 3351

Claims (14)

【特許請求の範囲】
1. 【請求項１】 メモリセルのアレイを有する半導体チッ
   プにおいて、 （ａ）対をなすメモリセルの集合体を備え、該対のメモ
   リセルは各々、 （ａ１）各対内に設けられ、離間されたアクティブ領域
   とゲートとを有する電界効果トランジスタ及びコンデン
   サであって、各メモリセルのゲートは１本のワード線に
   よって画定され、各対内の前記電界効果トランジスタの
   ワード線は互いに平行に離間され、したがって、メモリ
   セルの各対は２本の隣接するワード線を組み込むように
   なされ、 各対内の各電界効果トランジスタのアクティブ領域の１
   つは、その対の他方の電界効果トランジスタのアクティ
   ブ領域と連続的に形成され、かつ相互接続されており、
   前記平行な離間された２本のワード線の間に延びる共通
   アクティブ領域を画定し、該共通アクティブ領域は２本
   の平行なワード線間に、両方のワード線に対して実質的
   に垂直方向に延びており、 各対内の電界効果トランジスタの他方のアクティブ領域
   は、平行なワード線の向い合う外側で、両ワード線に対
   して実質的に垂直な線に沿って互いに対向し、前記共通
   アクティブ領域及び他方のアクティブ領域は、平行な両
   ワード線に対して実質的に垂直な共通路に沿って該平行
   なワード線に対して延びており、 各対の平行なワード線の間の前記共通アクティブ領域
   は、平行なワード線に沿って前記共通路から延びる部分
   を含んでいる電界効果トランジスタとコンデンサと、 （ａ２）前記アクティブ領域を被覆する絶縁誘電体と、 （ａ３）前記絶縁誘電体に形成され、前記共通路から延
   びている共通アクティブ領域の前記部分と連通する接触
   開口と、 （ａ４）ウエハ上に形成され、前記接触開口内に延び、
   それによって前記共通アクティブ領域と電気的に接続す
   るディジット線と、 を備えており、 （ｂ）前記対をなすメモリセルは高密度アレイに配置さ
   れており、前記高密度アレイは、メモリセルの各対を複
   数の行に配置し、前記アレイのワード線は前記行に実質
   的に垂直な方向で前記アレイを通り、各行内のメモリセ
   ルの隣接するそれぞれの対は互いにワード線２本の距離
   だけずれており、ある行内の全てのメモリセルの共通ア
   クティブ領域及びその他のアクティブ領域は、ワード線
   の前記アレイに実質的に垂直な単一の共通路に沿って延
   びており、 （ｃ）前記行内の対をなすメモリセルは、すぐ隣りの行
   の対をなすメモリセルに対して互い違いに位置的にずれ
   ており、各行のメモリセルの前記他のアクティブ領域
   は、すぐ隣りの行の他のアクティブ領域に対して重なり
   合っていることを特徴とする半導体チップ。
2. 【請求項２】 請求項１記載の半導体チップにおいて、
   前記行内の他のアクティブ領域は、一般的に矩形状をし
   ており、前記他のアクティブ領域は、すぐ隣りの行内の
   １つのメモリセルの最も近い共通アクティブ領域の延長
   部分に対して位置付けられており、前記一般的に矩形状
   のアクティブ領域は、すぐ隣りの行内の前記最も近い共
   通アクティブ領域の延長部分に最も近い角領域を有し、
   前記角領域は対角線方向に切断され、隣接する行内のメ
   モリセル間の動作的短絡を回避するようになされた半導
   体チップ。
3. 【請求項３】 請求項１記載の半導体チップにおいて、
   ある対をなすメモリセルに関して、前記絶縁誘電体に形
   成された接触開口の一部分のみが、前記共通路から延び
   る共通アクティブ領域の部分と連通し、前記共通アクテ
   ィブ領域の部分の外側の接触開口の部分が前記絶縁誘電
   体内にエッチングされる半導体チップ。
4. 【請求項４】 請求項３記載の半導体チップにおいて、
   ある対をなすメモリセルに関して、接触開口の約半分が
   共通アクティブ領域の前記部分と重なり合い、前記接触
   開口の別の約半分が前記絶縁誘電体上に位置する半導体
   チップ。
5. 【請求項５】 請求項１記載の半導体チップにおいて、
   ある対をなすメモリセルに関して、前記ディジット線が
   前記接触開口の一部のみを充填し、かつ被覆している半
   導体チップ。
6. 【請求項６】 請求項１記載の半導体チップにおいて、
   ある対をなすメモリセルに関して、前記ディジット線が
   前記共通アクティブ領域部分の一部の上に配置されてい
   る半導体チップ。
7. 【請求項７】 請求項１記載の半導体チップにおいて、
   ある対をなすメモリセルに関して、前記接触開口上のデ
   ィジット線領域には、拡張されたディジット線サラウン
   ドがない半導体チップ。
8. 【請求項８】 請求項１記載の半導体チップにおいて、
   ある対をなすメモリセルに関して、前記接触開口が前記
   他のアクティブ領域に対して実質的に対称的に位置する
   ように絶縁誘電体内に形成してなる半導体チップ。
9. 【請求項９】 請求項１記載の半導体チップにおいて、
   ある対をなすメモリセルに関して、 前記絶縁誘電体内に形成された接触開口の一部のみが、
   前記共通路から延びる共通アクティブ領域の前記部分と
   連通し、前記共通アクティブ領域の部分の外側の前記接
   触開口の部分は、前記絶縁誘電体中にエッチングされて
   おり、 前記ディジット線が前記接触開口の一部のみを充填しか
   つ被覆している半導体チップ。
10. 【請求項１０】 請求項１記載の半導体チップにおい
    て、ある対をなすメモリセルに関して、 前記絶縁誘電体内に形成された接触開口の一部のみが、
    前記共通路から延びる共通アクティブ領域の前記部分と
    連通し、前記共通アクティブ領域の部分の外側の前記接
    触開口の部分は、前記絶縁誘電体中にエッチングされて
    おり、 前記ディジット線が前記接触開口の一部のみを充填しか
    つ被覆し、 前記ディジット線は前記共通アクティブ領域部分の一部
    の上に配置されている半導体チップ。
11. 【請求項１１】 請求項１記載の半導体チップにおい
    て、ある対をなすメモリセルに関して、 前記絶縁誘電体内に形成された接触開口の一部のみが、
    前記共通路から延びる共通アクティブ領域の前記部分と
    連通し、前記共通アクティブ領域の部分の外側の前記接
    触開口の部分は、前記絶縁誘電体中にエッチングされて
    おり、 前記接触開口上のディジット線には、拡張されたディジ
    ット線サラウンドがない半導体チップ。
12. 【請求項１２】 請求項１記載の半導体チップにおい
    て、ある対をなすメモリセルに関して、 前記絶縁誘電体内に形成された接触開口の一部のみが、
    前記共通路から延びる共通アクティブ領域の前記部分と
    連通し、前記共通アクティブ領域の部分の外側の前記接
    触開口の部分は、前記絶縁誘電体中にエッチングされて
    おり、 前記ディジット線が前記接触開口の一部のみを充填しか
    つ被覆し、 前記ディジット線は共通アクティブ領域部分の一部の上
    に配置されており、 前記接触開口上のディジット線には、拡張されたディジ
    ット線サラウンドがない半導体チップ。
13. 【請求項１３】 メモリセルのアレイを有する半導体チ
    ップにおいて、 （ａ）対をなすメモリセルの集合体を備え、該対のメモ
    リセルは各々、 （ａ１）各対内に設けられ、離間されたアクティブ領域
    とゲートとを有する電界効果トランジスタとコンデン
    サ、各メモリセルのゲートは１本のワード線によって画
    定され、各対内の前記電界効果トランジスタのワード線
    は互いに平行に離間され、したがって、メモリセルの各
    対は２本の隣接するワード線を組み込むようになされ、 各対内の各電界効果トランジスタのアクティブ領域の１
    つは、その対の他方の電界効果トランジスタのアクティ
    ブ領域と連続的に形成されかつ相互接続されており、前
    記平行な離間された２本のワード線の間に延びる共通ア
    クティブ領域を画定し、該共通アクティブ領域は２本の
    平行なワード線間に、両方のワード線に対して実質的に
    垂直方向に延びており、 各対内の電界効果トランジスタの他方のアクティブ領域
    は、平行なワード線の向い合う外側で、両ワード線に対
    して実質的に垂直な線に沿って互いに対向し、前記共通
    アクティブ領域及び他方のアクティブ領域は、両ワード
    線に対して実質的に垂直な共通路に沿って該平行なワー
    ド線に対して延びており、 各対の平行なワード線の間の前記共通アクティブ領域
    は、平行なワード線に沿って前記共通路から延びる部分
    を含んでいる電界効果トランジスタ及びコンデンサと、 （ａ２）前記アクティブ領域を被覆する絶縁誘電体と、 （ａ３）前記絶縁誘電体に形成され、前記共通路から延
    びている共通アクティブ領域の前記部分と連通する接触
    開口であって、該接触開口の約半分が共通アクティブ領
    域と重なり合い、前記接触開口の約半分が前記チップ上
    の前記絶縁誘電体上に配置されかつ前記絶縁誘電体中に
    エッチングされており、他のアクティブ領域に対して実
    質的に対称的に配置されるように、前記絶縁誘電体内に
    形成されている前記接触開口と、 （ａ４）ウエハ上に形成され、前記接触開口内に延長
    し、それによって前記共通アクティブ領域と電気的に接
    続するディジット線であって、前記接触開口の一部のみ
    を充填しかつ被覆し、前記共通アクティブ領域部分の一
    部の上に配置されており、更に前記接触開口上のディジ
    ット線領域には拡張されたディジット線サラウンドがな
    いディジット線と、 を備えており、 （ｂ）前記対をなすメモリセルは高密度アレイに配置さ
    れており、前記高密度アレイは、メモリセルの各対を複
    数の行に配置し、前記アレイのワード線は前記行に実質
    的に垂直な方向で前記アレイを通り、各行内のメモリセ
    ルの隣接するそれぞれの対は互いにワード線２本の距離
    だけずれており、ある行内の全てのメモリセルの共通ア
    クティブ領域及びその他のアクティブ領域は、ワード線
    の前記アレイに実質的に垂直な単一の共通路に沿って延
    びており、 （ｃ）前記行内の対をなすメモリセルは、すぐ隣りの行
    の対をなすメモリセルに対して互い違いに位置的にずれ
    ており、各行のメモリセルの前記他のアクティブ領域
    は、すぐ隣りの行の他のアクティブ領域に対して重なり
    合っていることを特徴とする半導体チップ。
14. 【請求項１４】 請求項１３記載の半導体チップにおい
    て、前記行内の他のアクティブ領域は、一般的に矩形状
    をしており、前記他のアクティブ領域は、すぐ隣りの行
    内の１つのメモリセルの最も近い共通アクティブ領域の
    延長部分に対して位置付けられており、前記一般的に矩
    形状のアクティブ領域は、すぐ隣りの行内の前記最も近
    い共通アクティブ領域の延長部分に最も近い角領域を有
    し、前記角領域は対角線方向に切断され、隣接する行内
    のメモリセル間の動作的短絡を回避するようになされて
    いる半導体チップ。