JPH08250593A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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Abstract

(57)【要約】 【課題】 導電性接触部及び／又は導体路を有する半導
体デバイスを簡単に形成する方法を提供する。 【解決手段】 半導体デバイスの接触部、導体路又は金
属化部間に生じる静電容量を低減させるために、半導体
材料とパッシベーション層６との間の導体路２が誘電体
により囲まれている領域１内に、パッシベーション層６
に形成した開口７を介して部分的に誘電体により互いに
分離されまた部分的に気体で満たされかつ外部と遮断さ
れている空洞９を形成し、引続き開口７をもう１つのパ
ッシベーション層８により閉鎖する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、導電性接触部及び
／又は導体路を有する半導体デバイスを製造するための
方法に関する。
【０００２】
【従来の技術】導体路の静電容量は半導体チップ上の集
積回路のスイッチング速度に対する制限要因の１つであ
る。横方向の寸法が小さくなるにつれて異なる導体路間
の間隔も狭くなり、従って隣接する導体路間の結合容量
は同程度に高められる。集積密度が高まると異なる金属
化面間の静電容量も重要になる。更に、特に論理回路に
おいて集積密度が増すにつれてゲートにより駆動すべき
導体路の平均的長さが増し、その結果益々強力な駆動段
及び／又は供給電圧の低減が必要になる。通常シリコン
ウェハ上の集積回路では低温ＣＶＤ（化学蒸着）法によ
り施される酸化物が金属間誘電体（ＩＭＯＸ）として使
用される。
【０００３】英国特許第２２４７９８６号、欧州特許出
願公開第６０３１０４号及び同第５０１４０７号及び欧
州特許第３９３６３５号明細書には、導体路又は金属化
部間に空気又は気体を満たし、導体路間に生じる静電容
量を減少させる間隙が設けられている半導体デバイスが
記載されている。これらの間隙はトレンチ、空洞又はハ
ニカム形セルとして形成されている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、金属
化部、接触部又は導体路を有する半導体デバイスを、こ
れらの導体間に生じる静電容量を減らすために空気又は
気体で満たされた間隙を設けることにより簡単に製造す
る方法を提供することにある。
【０００５】
【課題を解決するための手段】この課題は本発明によれ
ば請求項１の特徴を有する方法により解決される。
【０００６】周知のように静電容量は電極間の物質の誘
電率に比例するので、導体路間の間隙を誘電率のできる
だけ低い物質で満たすことにより導体路間の静電容量を
低くすることができる。本発明により製造されるデバイ
スの場合導体路間の一部に金属間誘電体を空気又は浸漬
ガスと置換されている空洞がある。従ってこの空洞の領
域内では静電容量は著しく低減されている。十分な電気
的絶縁が長期負荷の際にも保証される。導体路は空洞を
互いに分離する残りの誘電体（これは金属化層の領域内
に全高にわたり存在している、即ち重なり合っている全
ての金属化部を囲むか又は担持している）により十分な
機械的耐性を保持している。本発明によるデバイスの製
造は、空気又は特殊な浸漬ガスが半導体技術と適合する
ものであることから、容易にかつ通常の製造工程の枠内
で実施し得るものである。
【０００７】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【０００８】図１には誘電体により互いに絶縁されてい
る多数の接触部、金属化部及び導体路２がデバイスの表
面上にある領域１内にハッチングで示されている。この
図示されている実施例では２個のバイポーラトランジス
タが基板の表面上にあり、それらは互いにかつ他のデバ
イスと組み合わされている。従ってここに記載する実施
例では半導体物質の異なる領域上に種々の接触部が設け
られている。それらの接触部上にパターン化されている
第１の金属化面３が施されている。その上にそれぞれ金
属から成る垂直な接続部を有する別の金属化面４、５が
設けられている。金属から成るこのパターン内の導体路
及び導電接続部は金属化部が埋め込まれている誘電体に
より互いに電気的に絶縁されている。誘電体で平坦化さ
れている領域１の表面上に例えばシリコン上のデバイス
の場合好適には窒化ケイ素により形成されているパッシ
ベーション層６が施されている。更に導体路の静電容量
を低減させるために領域１内の誘電体は空間的に制限し
て等方性にエッチングすることにより部分的に除去さ
れ、この導体路間の間隙は空気又は浸漬ガスで満たされ
る。このためでパッシベーション層６内に開口７がエッ
チングされるが、その際これらの開口は、エッチングに
より形成された空洞を再び満すことなくその下にある誘
電体のエッチングを引続き実施し、開口を引続きもう１
つのパッシベーション層で閉鎖することのできるような
数及び大きさに形成される。開口７は金属化部の領域内
に配置されていると有利である。図１の中央の開口のよ
うにそこにデバイスが集積されていない場合にも導体路
間の静電容量を低下させるために特に重要な領域の上方
に開口が配置されると有利である。開口７の下にある空
洞のエッチングは等方性に導体路及びパッシベーション
層６に対して選択的に行われる。このパッシベーション
層６の材料は、誘電体のエッチングの際にパッシベーシ
ョン層の材料をできるだけ腐食されないものが選択され
る。エッチングは、例えば領域１にＳｉＯ2をまたパッ
シベーション層６に窒化物を使用する場合、例えばＨＦ
ガスにより又はＨＮＯ3の添加により行われる。導体路
に対する誘電体の選択的エッチングの可能性を改善する
ために、導体路はタングステンから成ると有利である。
【０００９】導体路及び接触部間にはこのようにして図
１に破線により囲まれている領域内に空洞が形成され
る。エッチング作用を時間的に制限することによりこれ
らの空洞の寸法は大きくなり過ぎることのないように保
証され、その結果空洞間には導体路を機械的に安定化す
るための誘電体を残すのに十分に大きな領域が残る。空
洞をこのようにエッチングした後図２に示されているよ
うにデバイスをもう１つのパッシベーション層８で覆
い、それにより第１のパッシベーション層６内の開口７
は空洞の内部にそれほど析出を生じることなく閉鎖され
る。この析出は拡散を制御しながらまた後の浸漬ガスと
して閉鎖された空洞を満たす担体ガス中で行われると有
利である。更に集積回路の製造プロセスは外部の電気端
子（ボンド線）用の接続面の開口により続けることがで
きる。
【００１０】図２は本発明によるデバイスの典型的な実
施形態を例示するものである。空洞９はここでは半導体
材料にまで達しており、即ち金属化部に用いられる領域
１の厚み全体にわたっている。空洞のエッチングの際半
導体物質が腐食されることもまた損傷されることもない
ように、空洞を半導体材料に達するまでエッチングしな
いようにすると有利である。例えばエッチングに用いら
れる開口７を相応して密に配設することによって十分大
きな空洞が得られる。確実性を付加するために金属化部
を施す前にもう１つのパッシベーション層を直接半導体
材料の上に施してもよい。このパッシベーション層は例
えば誘電体に埋め込まれている金属化部の領域１の表面
上のパッシベーション層６、８と同じ材料から成ってい
てもよい。誘電体の選択的エッチングの際にこのパッシ
ベーション層は腐食されず、従って半導体材料は保護さ
れたままである。空洞の横方向の広がり及び導体路の露
出部分の最長は、導体路が作動中に十分に機械的に安定
化され、層内部の機械的応力が吸収され、フリーエッチ
ングの際に導体路が互いに固着（ｓｔｉｃｋｉｎｇ）し
ないように調節されなければならない。
【００１１】本発明によるデバイスの形態は実現化され
る能動的構成要素の種類及び接触部及び導体路のパター
ンに依存するものではないので、導体路間の静電容量を
低減するための上記の措置は半導体デバイスにおいて広
範囲に使用することができる。このことからデバイスの
機能の重要な改良が極めて僅かな付加的製造コストで達
成される。更に本発明は、金属製導体路及び接触部に限
定されるものではなく、本発明による静電容量の低減は
導電性にドープされた半導体材料、例えばポリシリコン
から成る導体路にも適用可能である。本発明によるデバ
イスでは導体路は唯一つの金属化面内にも或は種々の金
属化面にも設けることができる。１つの空洞内には異な
る金属化面に属する導体路が設けられてもよい。或は１
つの空洞内に同じ金属化面の導体路の一部のみを設ける
ことも可能である。
【図面の簡単な説明】
【図１】本発明による半導体デバイスの一製造工程にお
ける断面図。
【図２】本発明による半導体デバイスの別の製造工程に
おける断面図。
【符号の説明】
２ 導体路 ３、４、５ 金属化面 ６、８ パッシベーション層 ７ 開口 ９ 空洞
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス フオム フエルデ アメリカ合衆国 12590 ニユーヨーク ワツピンガースフオール タウンヴイユー ドライブ 203

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 部分的に誘電体により互いに分離されま
    た、部分的にガスを満たされかつ外部と遮断されている
    空洞（９）によって囲まれている導電性接触部及び／又
    は導体路（２）を有する半導体デバイスの製造方法にお
    いて、 ａ）半導体デバイスを誘電体により電気的に互いに絶縁
    されている接触部及び／又は導体路（２）を施すところ
    まで仕上げ、 ｂ）この接触部及び／又は導体路を備えているデバイス
    の側面を誘電体を選択的に除去できるパッシベーション
    層（６）で覆い、 ｃ）このパッシベーション層（６）内に、次の工程ｄ）
    に対しては十分大きくかつ数多く、またその次の工程
    ｅ）に対しては十分小さいような開口（７）を形成し、 ｄ）空洞（９）を形成するためこれらの開口を通して部
    分的に接触部及び／又は導体路の周囲の誘電体をこれら
    の接触部及び／又は導体路（２）及びパッシベーション
    層（６）に対して選択的にエッチング除去し、 ｅ）開口（７）を空洞（９）を満たすことなくもう１つ
    のパッシベーション層（８）の析出により閉鎖すること
    を特徴とする半導体デバイスの製造方法。
  2. 【請求項２】 工程ｅ）が空洞のための浸漬ガスとして
    用いられる担体ガス中で行われることを特徴とする請求
    項１記載の方法。
  3. 【請求項３】 固着を回避するため、工程ｄ）において
    エッチングされる空洞の大きさを制限して空洞内に露出
    される導体路の最長を十分に短くすることを特徴とする
    請求項１又は２記載の方法。
  4. 【請求項４】 工程ｂ）及びｅ）において窒化物をパッ
    シベーション層の材料として析出することを特徴とする
    請求項１ないし３の１つに記載の方法。
JP32505195A 1994-11-24 1995-11-20 半導体デバイスの製造方法 Expired - Lifetime JP3881393B2 (ja)

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