CN111370474A - 沟槽栅器件的栅极串联电阻 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 88
- 229920005591 polysilicon Polymers 0.000 claims abstract description 85
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000002146 bilateral effect Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Abstract
本发明公开了一种沟槽栅器件的栅极串联电阻，沟槽栅器件的有源区中形成有多个并联的沟槽栅，沟槽栅包括第一沟槽和形成于第一沟槽内的栅氧化层和多晶硅栅；多晶硅栅通过对应的栅极总线连接到栅极焊盘；栅极总线包括多级，所需的栅极串联电阻设置在两级相邻的栅极总线之间并实现两级栅极总线之间的连接，栅极串联电阻包括第二沟槽、形成于第二沟槽内的隔离氧化层和多晶硅电阻；多晶硅栅通过顶部对应的接触孔连接到对应的栅极总线；多晶硅电阻通过顶部对应的接触孔连接到对应的栅极总线。本发明不需要增加额外的光罩来定义栅极串联电阻，从而能降低成本。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种沟槽栅器件的栅极串联电阻。
背景技术
半导体器件中的栅极结构包括平面栅和沟槽栅。平面栅由形成于半导体衬底如硅衬底的表面的栅介质层和多晶硅(Poly)栅组成。沟槽栅则包括形成于半导体衬底中的沟槽以及形成于沟槽中的栅介质层和多晶硅栅。
半导体器件中，栅极结构往往需要和栅极串联电阻相串联，以调节总的栅极电阻。现有栅极串联电阻通常是由形成于半导体衬底表面的多晶硅电阻组成，多晶硅电阻是通过对形成于半导体衬底表面的多晶硅层进行光刻定义加刻蚀形成，多晶硅电阻的掺杂往往根据所需要的电阻来确定。
对于平面栅器件，多晶硅电阻和多晶硅栅都是平面结构，故多晶硅电阻的多晶硅层和多晶硅层的图形化能和多晶硅栅对应的工艺集成在一起实现，也即直接采用多晶硅栅的光罩(Mask)进行光刻定义即可同时定义出多晶硅电阻的形成区域。
但是对于沟槽栅器件，多晶硅栅是形成于沟槽中，多晶硅栅和形成于半导体衬底表面的多晶硅电阻不能采用同一层多晶硅层并采用相同的光罩进行定义来同时形成，故为了形成多晶硅电阻，需要增加一层额外的多晶硅光罩来定义多晶硅电阻的图形结构，这会增加额外的成本。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅器件的栅极串联电阻，不需要增加额外的光罩来定义栅极串联电阻，从而能降低成本。
为解决上述技术问题，本发明提供的沟槽栅器件的栅极串联电阻中，沟槽栅器件的有源区中形成有多个并联的沟槽栅，所述沟槽栅包括形成于半导体衬底中的第一沟槽、形成于所述第一沟槽内侧表面的栅氧化层和填充于所述第一沟槽中的多晶硅栅。
各所述沟槽栅的多晶硅栅通过对应的栅极总线连接到栅极焊盘，所述栅极总线和所述栅极焊盘都由对应的正面金属层组成；
所述栅极总线包括多级，所述栅极串联电阻设置在两级相邻的所述栅极总线之间并实现两级所述栅极总线之间的连接，所述栅极串联电阻包括形成于半导体衬底中的第二沟槽、形成于所述第二沟槽内侧表面的隔离氧化层和填充于所述第二沟槽中的多晶硅电阻。
所述多晶硅栅通过顶部对应的接触孔连接到对应的所述栅极总线。
所述多晶硅电阻通过顶部对应的接触孔连接到对应的所述栅极总线。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，所述第一沟槽和所述第二沟槽对应的光罩为同一层光罩，所述第一沟槽和所述第二沟槽的刻蚀工艺相同且同时形成。
进一步的改进是，所述隔离氧化层和所述栅氧化层具有相同的工艺结构且同时形成。
进一步的改进是，所述多晶硅栅和所述多晶硅电阻的多晶硅为同时形成的同一层多晶硅。
进一步的改进是，所述多晶硅栅具有重掺杂的结构，所述多晶硅电阻的掺杂条件和所述多晶硅栅的掺杂条件相同或不同。
进一步的改进是，各所述第二沟槽包括一个以上，各所述多晶硅电阻之间呈并联结构。所述栅极串联电阻的大小为对应的所述多晶硅电阻的并联值并通过对应的所述第二沟槽的长度以及数目调节。
进一步的改进是，各所述第二沟槽具有相同的尺寸，相同的尺寸包括长度和宽度。
进一步的改进是，各所述第一沟槽的宽度都相同，各所述第二沟槽的宽度等于所述第一沟槽的宽度。
进一步的改进是，所述栅极总线包括两级，第一级栅极总线位于外侧且直接和所述栅极焊盘连接。
第二级栅极总线位于内侧且各所述多晶硅栅通过接触孔直接和所述第二级栅极总线连接。
进一步的改进是，各所述沟槽栅两侧的所述有源区中形成有和所述多晶硅栅自对准的源区，所述源区顶部通过对应的接触孔连接到对应的由正面金属层组成的源极。
进一步的改进是，在版图结构上，各所述第一沟槽都呈条形结构且平行排列，所述源区的掺杂区的长度小于对应的所述第一沟槽的长度，在延伸到对应的所述源区外的所述第一沟槽中的所述多晶硅栅的顶部形成有和所述第二级栅极总线连接的接触孔。
进一步的改进是，所述第二沟槽的数量小于所述第一沟槽的数量。
进一步的改进是，所述第二沟槽为由对应的所述第一沟槽在末端进行截断形成，所述第二沟槽的两条长度表面和对应的所述第一沟槽的长度边对齐。
进一步的改进是，末端形成有所述第二沟槽的所述第一沟槽对应的所述第二沟槽的外侧宽度边和末端未形成所述第二沟槽的各所述第一沟槽对应的宽度边对齐。
进一步的改进是，所述第二级栅极总线包括两根；在版图结构上，各所述第一沟槽的延伸到所述源区外的两端都和对应的所述第二级栅极总线垂直相交，两根所述第二级栅极总线沿各所述第一沟槽的中心连线呈左右对称结构。
进一步的改进是，在版图结构上，所述栅极串联电阻分布在一个以上的栅极串联电阻区域上，各所述栅极串联电阻区域上包括一个以上的所述第二沟槽。
进一步的改进是，在版图上，各所述栅极串联电阻区域呈对称设置。
进一步的改进是，在版图上，所述第一级栅极总线环绕在对应的所述第二级栅极总线、所述多晶硅栅和所述多晶硅电阻的外侧。
进一步的改进是，终端区环绕在所述有源区的外侧。
进一步的改进是，沟槽栅器件包括沟槽栅VDMOS，沟槽栅超级结MOSFET，沟槽栅IGBT。
本发明通过将栅极总线分成多级并在相邻级的栅极总线之间设置沟槽结构的栅极串联电阻，从而能使沟槽栅和栅极串联电阻都为沟槽结构，能实现采用相同的光刻工艺同时形成沟槽栅和栅极串联电阻，所以本发明不需要增加额外的光罩来定义栅极串联电阻，从而能降低成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例沟槽栅器件的版图结构；
图2是图1中虚线框101处的放大图；
图3是图1中虚线框102处的放大图；
图4是图3中第二沟槽处的放大图。
具体实施方式
如图1所示，是本发明实施例沟槽栅器件的版图结构；图2是图1中虚线框101处的放大图；图3是图1中虚线框102处的放大图；图4是图3中第二沟槽2处的放大图。本发明实施例沟槽栅器件的栅极串联电阻中，沟槽栅器件的有源区中形成有多个并联的沟槽栅，所述沟槽栅包括形成于半导体衬底中的第一沟槽1、形成于所述第一沟槽1内侧表面的栅氧化层和填充于所述第一沟槽1中的多晶硅栅。
各所述沟槽栅的多晶硅栅通过对应的栅极总线连接到栅极焊盘3，所述栅极总线和所述栅极焊盘3都由对应的正面金属层组成；
所述栅极总线包括多级，所需的所述栅极串联电阻设置在两级相邻的所述栅极总线之间并实现两级所述栅极总线之间的连接，所述栅极串联电阻包括形成于半导体衬底中的第二沟槽2、形成于所述第二沟槽2内侧表面的隔离氧化层和填充于所述第二沟槽2中的多晶硅电阻。
所述多晶硅栅通过顶部对应的接触孔8连接到对应的所述栅极总线。
所述多晶硅电阻通过顶部对应的接触孔8连接到对应的所述栅极总线。
本发明实施例中，所述半导体衬底包括硅衬底。
所述第一沟槽1和所述第二沟槽2对应的光罩为同一层光罩，所述第一沟槽1和所述第二沟槽2的刻蚀工艺相同且同时形成。
所述隔离氧化层和所述栅氧化层具有相同的工艺结构且同时形成。
所述多晶硅栅和所述多晶硅电阻的多晶硅为同时形成的同一层多晶硅。
所述多晶硅栅具有重掺杂的结构，所述多晶硅电阻的掺杂条件和所述多晶硅栅的掺杂条件相同或不同。各所述多晶硅电阻本身的掺杂条件都是相同的。
各所述第二沟槽2包括一个以上，各所述多晶硅电阻之间呈并联结构。所述栅极串联电阻的大小为对应的所述多晶硅电阻的并联值并通过对应的所述第二沟槽2的长度以及数目调节。所以，本发明实施例能根据需要设置所述栅极串联电阻的大小，仅需调节所述第二沟槽2的长度以及数目即可实现，而各所述多晶硅电阻本身的掺杂浓度是固定的，故各所述多晶硅电阻本身的电阻率不会改变，这样有利于工艺控制。
各所述第二沟槽2具有相同的尺寸，相同的尺寸包括长度和宽度。
各所述第一沟槽1的宽度都相同，各所述第二沟槽2的宽度等于所述第一沟槽1的宽度。
所述栅极总线包括两级，第一级栅极总线4位于外侧且直接和所述栅极焊盘3连接。在其他实施例中，也能采用更多级的所述栅极总线，各两个相邻的所述栅极总线之间都设置有由连接两级所述栅极总线的所述多晶硅电阻并联而成的所述栅极串联电阻，故会出现多级所述栅极串联电阻，且多级所述栅极串联电阻会形成串联关系。
第二级栅极总线5位于内侧且各所述多晶硅栅通过接触孔8直接和所述第二级栅极总线5连接。
各所述沟槽栅两侧的所述有源区中形成有和所述多晶硅栅自对准的源区7，所述源区7顶部通过对应的接触孔8连接到对应的由正面金属层组成的源极6。图1中，所述源极6呈一整体的块状结构。
在版图结构上，各所述第一沟槽1都呈条形结构且平行排列，所述源区7的掺杂区的长度小于所述第一沟槽1的长度，在延伸到对应的所述源区7外的所述第一沟槽1中的所述多晶硅栅的顶部形成有和所述第二级栅极总线5连接的接触孔8。
所述第二沟槽2的数量小于所述第一沟槽1的数量。
较佳为，所述第二沟槽2为由对应的所述第一沟槽1在末端进行截断形成，所述第二沟槽2的两条长度表面和对应的所述第一沟槽1的长度边对齐。
末端形成有所述第二沟槽2的所述第一沟槽1对应的所述第二沟槽2的外侧宽度边和末端未形成所述第二沟槽2的各所述第一沟槽1对应的宽度边对齐。
所述第二级栅极总线5包括两根；在版图结构上，各所述第一沟槽1的延伸到所述源区7外的两端都和对应的所述第二级栅极总线5垂直相交，两根所述第二级栅极总线5沿各所述第一沟槽1的中心连线呈左右对称结构。
在版图结构上，所述栅极串联电阻分布在一个以上的栅极串联电阻区域2a上，各所述栅极串联电阻区域2a上包括一个以上的所述第二沟槽2，由图3所示可知，各所述栅极串联电阻区域2a上包括3个所述第二沟槽2。
在版图上，各所述栅极串联电阻区域2a呈对称设置。
在版图上，所述第一级栅极总线4环绕在对应的所述第二级栅极总线5、所述多晶硅栅和所述多晶硅电阻的外侧。
如图1所示，终端区201环绕在所述有源区的外侧。所述有源区通常有场氧层定义即由场氧层环绕区域内的所述半导体衬底作为所述有源区。在所述终端区201的周侧形成有密封环(sealring)。
本发明实施例中，沟槽栅器件包括沟槽栅VDMOS，沟槽栅超级结MOSFET，沟槽栅IGBT。
本发明实施例通过将栅极总线分成多级并在相邻级的栅极总线之间设置沟槽结构的栅极串联电阻，从而能使沟槽栅和栅极串联电阻都为沟槽结构，能实现采用相同的光刻工艺同时形成沟槽栅和栅极串联电阻，所以本发明实施例不需要增加额外的光罩来定义栅极串联电阻，从而能降低成本。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种沟槽栅器件的栅极串联电阻，其特征在于：沟槽栅器件的有源区中形成有多个并联的沟槽栅，所述沟槽栅包括形成于半导体衬底中的第一沟槽、形成于所述第一沟槽内侧表面的栅氧化层和填充于所述第一沟槽中的多晶硅栅；
各所述沟槽栅的多晶硅栅通过对应的栅极总线连接到栅极焊盘，所述栅极总线和所述栅极焊盘都由对应的正面金属层组成；
所述栅极总线包括多级，所需的所述栅极串联电阻设置在两级相邻的所述栅极总线之间并实现两级所述栅极总线之间的连接，所述栅极串联电阻包括形成于半导体衬底中的第二沟槽、形成于所述第二沟槽内侧表面的隔离氧化层和填充于所述第二沟槽中的多晶硅电阻；
所述多晶硅栅通过顶部对应的接触孔连接到对应的所述栅极总线；
所述多晶硅电阻通过顶部对应的接触孔连接到对应的所述栅极总线。
2.如权利要求1所述的沟槽栅器件的栅极串联电阻，其特征在于：所述半导体衬底包括硅衬底；
所述第一沟槽和所述第二沟槽对应的光罩为同一层光罩，所述第一沟槽和所述第二沟槽的刻蚀工艺相同且同时形成；
所述隔离氧化层和所述栅氧化层具有相同的工艺结构且同时形成；
所述多晶硅栅和所述多晶硅电阻的多晶硅为同时形成的同一层多晶硅；
所述多晶硅栅具有重掺杂的结构；
所述多晶硅电阻的掺杂条件和所述多晶硅栅的掺杂条件相同或不同。
3.如权利要求2所述的沟槽栅器件的栅极串联电阻，其特征在于：各所述第二沟槽包括一个以上，各所述多晶硅电阻之间呈并联结构；所述栅极串联电阻的大小为对应的所述多晶硅电阻的并联值并通过对应的所述第二沟槽的长度以及数目调节。
4.如权利要求3所述的沟槽栅器件的栅极串联电阻，其特征在于：各所述第二沟槽具有相同的尺寸，相同的尺寸包括长度和宽度；
各所述第一沟槽的宽度都相同，各所述第二沟槽的宽度等于所述第一沟槽的宽度。
5.如权利要求4所述的沟槽栅器件的栅极串联电阻，其特征在于：所述栅极总线包括两级，第一级栅极总线位于外侧且直接和所述栅极焊盘连接；
第二级栅极总线位于内侧且各所述多晶硅栅通过接触孔直接和所述第二级栅极总线连接。
6.如权利要求5所述的沟槽栅器件的栅极串联电阻，其特征在于：各所述沟槽栅两侧的所述有源区中形成有和所述多晶硅栅自对准的源区，所述源区顶部通过对应的接触孔连接到对应的由正面金属层组成的源极。
7.如权利要求6所述的沟槽栅器件的栅极串联电阻，其特征在于：在版图结构上，各所述第一沟槽都呈条形结构且平行排列，所述源区的掺杂区的长度小于对应的所述第一沟槽的长度，在延伸到对应的所述源区外的所述第一沟槽中的所述多晶硅栅的顶部形成有和所述第二级栅极总线连接的接触孔。
8.如权利要求7所述的沟槽栅器件的栅极串联电阻，其特征在于：所述第二沟槽的数量小于所述第一沟槽的数量。
9.如权利要求8所述的沟槽栅器件的栅极串联电阻，其特征在于：所述第二沟槽为由对应的所述第一沟槽在末端进行截断形成，所述第二沟槽的两条长度表面和对应的所述第一沟槽的长度边对齐。
10.如权利要求9所述的沟槽栅器件的栅极串联电阻，其特征在于：末端形成有所述第二沟槽的所述第一沟槽对应的所述第二沟槽的外侧宽度边和末端未形成所述第二沟槽的各所述第一沟槽对应的宽度边对齐。
11.如权利要求10所述的沟槽栅器件的栅极串联电阻，其特征在于：所述第二级栅极总线包括两根；在版图结构上，各所述第一沟槽的延伸到所述源区外的两端都和对应的所述第二级栅极总线垂直相交，两根所述第二级栅极总线沿各所述第一沟槽的中心连线呈左右对称结构。
12.如权利要求11所述的沟槽栅器件的栅极串联电阻，其特征在于：在版图结构上，所述栅极串联电阻分布在一个以上的栅极串联电阻区域上，各所述栅极串联电阻区域上包括一个以上的所述第二沟槽。
13.如权利要求12所述的沟槽栅器件的栅极串联电阻，其特征在于：在版图上，各所述栅极串联电阻区域呈对称设置。
14.如权利要求13所述的沟槽栅器件的栅极串联电阻，其特征在于：在版图上，所述第一级栅极总线环绕在对应的所述第二级栅极总线、所述多晶硅栅和所述多晶硅电阻的外侧。
15.如权利要求1所述的沟槽栅器件的栅极串联电阻，其特征在于：终端区环绕在所述有源区的外侧；
沟槽栅器件包括沟槽栅VDMOS，沟槽栅超级结MOSFET，沟槽栅IGBT。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010326494.8A CN111370474B (zh) | 2020-04-23 | 2020-04-23 | 沟槽栅器件的栅极串联电阻 |
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|---|---|
| CN111370474A true CN111370474A (zh) | 2020-07-03 |
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| CN202010326494.8A Active CN111370474B (zh) | 2020-04-23 | 2020-04-23 | 沟槽栅器件的栅极串联电阻 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116646394A (zh) * | 2023-07-27 | 2023-08-25 | 深圳芯能半导体技术有限公司 | 一种具栅极电阻的igbt芯片及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0111307A2 (en) * | 1982-12-13 | 1984-06-20 | Hitachi, Ltd. | Semiconductor integrated circuit having a buried resistor |
| JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| CN102842610A (zh) * | 2011-06-22 | 2012-12-26 | 中国科学院微电子研究所 | Igbt芯片及其制作方法 |
| US20180182750A1 (en) * | 2016-12-27 | 2018-06-28 | Infineon Technologies Americas Corp. | Controlled Resistance Integrated Snubber for Power Switching Device |
| CN110582846A (zh) * | 2017-05-05 | 2019-12-17 | 克里公司 | 具有旁路栅极晶体管的高功率mmic器件 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0111307A2 (en) * | 1982-12-13 | 1984-06-20 | Hitachi, Ltd. | Semiconductor integrated circuit having a buried resistor |
| JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| CN102842610A (zh) * | 2011-06-22 | 2012-12-26 | 中国科学院微电子研究所 | Igbt芯片及其制作方法 |
| US20180182750A1 (en) * | 2016-12-27 | 2018-06-28 | Infineon Technologies Americas Corp. | Controlled Resistance Integrated Snubber for Power Switching Device |
| CN110582846A (zh) * | 2017-05-05 | 2019-12-17 | 克里公司 | 具有旁路栅极晶体管的高功率mmic器件 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116646394A (zh) * | 2023-07-27 | 2023-08-25 | 深圳芯能半导体技术有限公司 | 一种具栅极电阻的igbt芯片及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |