JP2010177243A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置に接続された負荷が短絡した場合であっても、半導体装置が破壊されることを防止する。
【解決手段】セル領域に備えられたＩＧＢＴと、ドリフト層１１上に絶縁膜１９を介して備えられ、ゲート電極１５と電気的に接続される接続配線２１と、接続配線２１を覆うように、ドリフト層１１の表面上に配置された層間絶縁膜２０と、層間絶縁膜２０上に配置され、接続配線２１と電気的に接続されるゲート配線２２と、セル領域を囲む外周領域に備えられ、ドリフト層１１の表層部において、セル領域から外周領域に延設されたベース領域１２と接触する拡散層２３と、を有し、拡散層２３のうちセル領域側の端部をセル領域と外周領域との境界とし、接続配線２１をセル領域と外周領域との境界よりもセル領域側で終端させ、ゲート配線２２をセル領域と外周領域との境界よりも外周領域側まで延設する。
【選択図】図１

Description

本発明は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）が形成されたセル領域と、セル領域を囲み、耐圧を向上させるために備えられた外周領域とを備えた半導体装置に関する。

従来より、半導体素子が形成されたセル領域を囲むように備えられた外周領域において、電界集中を緩和すると共に半導体装置の耐圧を向上させる拡散層およびフィールドプレートを備えた半導体装置が知られている（例えば、特許文献１参照）。

図４は、従来の半導体装置の断面構成を示す図である。図４に示されるように、セル領域にはＩＧＢＴが備えられている。具体的には、ｐ^＋型コレクタ層Ｊ１０上に、ドリフト層Ｊ１１が備えられている。そして、セル領域において、ドリフト層Ｊ１１の表層部にｐ型ベース領域Ｊ１２が形成されており、ｐ型ベース領域Ｊ１２を貫通してドリフト層Ｊ１１まで達するように複数個のトレンチＪ１３が形成されている。そして、これら各トレンチＪ１３内が、トレンチＪ１３の内壁表面を覆うように形成されたゲート絶縁膜Ｊ１４と、このゲート絶縁膜Ｊ１４の表面に形成されたゲート電極Ｊ１５とにより埋め込まれることでトレンチゲート構造が形成されている。また、ｐ型ベース領域Ｊ１２のうち表層部には、トレンチＪ１３の側面に接するように、ｎ^＋型エミッタ領域Ｊ１６が形成されている。

ドリフト層Ｊ１１の表面上には、エミッタ電極Ｊ１７が配置されており、エミッタ電極Ｊ１７はｐ型ベース領域Ｊ１２およびｎ^＋型エミッタ領域Ｊ１６と電気的に接続されている。さらに、ｐ^＋型コレクタ層Ｊ１０の裏面にはコレクタ電極Ｊ１８が備えられており、以上説明したようにＩＧＢＴが構成されている。なお、エミッタ電極Ｊ１７は、ドリフト層Ｊ１１の表面上に配置された絶縁膜Ｊ１９および層間絶縁膜Ｊ２０に形成された各コンタクトホールＪ１９ａ、Ｊ２０ａを通じてｐ型ベース領域Ｊ１２およびｎ^＋型エミッタ領域Ｊ１６と電気的に接続されている。

また、セル領域のうちトレンチゲート構造が備えられている領域から外周領域に向かって、ドリフト層Ｊ１１の表面上に備えられた絶縁膜Ｊ１９上に接続配線Ｊ２１が配置されている。そして、各トレンチＪ１３内に備えられたそれぞれのゲート電極Ｊ１５は、図４とは別断面において、絶縁膜Ｊ１９に形成されたコンタクトホールを通じて接続配線Ｊ２１と電気的に接続されていると共に、接続配線Ｊ２１を介して互いに電気的に接続されている。

層間絶縁膜Ｊ２０は、接続配線Ｊ２１を覆うように、ドリフト層Ｊ１１上に配置されており、層間絶縁膜Ｊ２０上にはゲート配線Ｊ２２が配置されている。そして、ゲート配線Ｊ２２は、層間絶縁膜Ｊ２０に形成されたコンタクトホールＪ２０ｂを通じて接続配線Ｊ２１と電気的に接続されている。

外周領域においては、ドリフト層Ｊ１１の表層部に、セル領域の外周領域を囲むように複数の拡散層Ｊ２３、Ｊ２４が構成されている。そして、最もセル領域側の拡散層Ｊ２３上には、ゲート電極Ｊ１５と電気的に接続されている接続配線Ｊ２１が延設されている。この接続配線Ｊ２１は、ゲート電極Ｊ１５とゲート配線Ｊ２２とを電気的に接続する機能の他に、フィールドプレートとしての機能も備えている。すなわち、層間絶縁膜Ｊ２０には、製造工程や輸送工程中に電荷が蓄積されることになるが、この接続配線Ｊ２１により蓄積された電荷を排出することができる。また、この拡散層Ｊ２３を除く各拡散層Ｊ２４上には、それぞれ独立した外周電極Ｊ２５が絶縁膜Ｊ１９に形成されたコンタクトホールＪ１９ｂを通じて各拡散層Ｊ２４と接触するように配置されている。この外周電極Ｊ２５は主に電界を緩和するためのものである。

また、このような半導体装置は、セル領域のうち、トレンチゲート構造が備えられている領域と外周領域との間に所定の距離を設け、トレンチゲート構造が拡散層に起因する空乏層の影響を受けないようにしてスイッチングサージを低減させている。そして、セル領域のうち、トレンチゲート構造が備えられている領域と外周領域との間を構成する領域の耐圧を確保するために、ドリフト層Ｊ１１の表層部において、セル領域から外周領域のうち最もセル領域側に近い拡散層Ｊ２３にまでｐ型ベース領域Ｊ１２が延設されている。

特開２００４−１５８８４４号公報

しかしながら、このような半導体装置では、半導体装置がオン状態である際に接続された負荷が短絡すると、コレクタ−エミッタ間に電源電圧が印加されることになり、この電圧に依存してゲート電極Ｊ１５の電位が上昇することになる。具体的には、半導体装置は、通常の動作において、ゲート電極Ｊ１５に印加される電圧が、例えば、１５Ｖである場合には、エミッタ−コレクタ間には数Ｖの電圧が印加されている。このとき、負荷短絡が発生すると、エミッタ−コレクタ間に数百Ｖの電源電圧が印加されることになり、ゲート電極Ｊ１５の周辺部ではゲート電極Ｊ１５より高電圧が印加されている領域が形成される。すると、ゲート電極Ｊ１５では、ゲート絶縁膜Ｊ１４を介してゲート電極Ｊ１５より高電圧が印加されている領域の影響を受け、この領域の電位と等電位になろうとして電位が上昇することになる。

そして、ゲート電極Ｊ１５の電位が上昇することにより、ゲート電極Ｊ１５と電気的に接続されている接続配線Ｊ２１の電位も上昇することになるため、ｐ型ベース領域Ｊ１２および最もセル領域側の拡散層Ｊ２３のうち接続配線Ｊ２１の直下領域にチャネル層が形成される場合がある。図４中に、このような半導体装置において負荷短絡が発生し、接続配線Ｊ２１の直下領域においてチャネル層が形成された際の電流経路を矢印にて示す。

半導体装置がオン状態である際には、ｐ型ベース領域Ｊ１２のうちトレンチＪ１３近傍部にチャネル層が形成され、このチャネル層を通じてエミッタ−コレクタ間に電流が流れる。このとき、負荷短絡が発生し、ｐ型ベース領域Ｊ１２および最もセル領域側の拡散層Ｊ２３のうち接続配線Ｊ２１の直下領域においてチャネル層が形成されると、図４に示されるように、エミッタ電極Ｊ１７とドリフト層Ｊ１１との間に新たな電流経路が形成されることになる。すると、電子電流は新たな電流経路を通じてドリフト層Ｊ１１にも流れることになり、この電子電流の流れに伴って、コレクタ電極Ｊ１８のうち外周領域から注入されたホール電流が集中してこの電流経路を流れようとする。このとき、新たな電流経路では電流集中が発生し、例えば、絶縁膜Ｊ１９が静電破壊される等、半導体装置が破壊される可能性があるという問題があった。

また、このような問題はセル領域にトレンチ型ＩＧＢＴを形成した場合のみでなく、例えば、ドリフト層Ｊ１１の表面上にゲート電極Ｊ１５を備えたプレーナ型ＩＧＢＴにおいても同様の問題となる。なお、このようなプレーナ型ＩＧＢＴの場合には、ゲート電極Ｊ１５と接続配線Ｊ２１とを、例えば、ドープトＰｏｌｙ−Ｓｉ等の同じ材料を用いて同時に形成することができ、接続配線Ｊ２１はゲート電極Ｊ１５を延設することにより構成される。

本発明は、上記点に鑑みて、半導体装置に接続された負荷が短絡した場合であっても、半導体装置が破壊されることを防止することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、セル領域に備えられたＩＧＢＴと、ドリフト層（１１）上に絶縁膜（１９）を介して備えられ、ゲート電極（１５）と電気的に接続される接続配線（２１）と、接続配線（２１）を覆うように、ドリフト層（１１）の表面上に配置された層間絶縁膜（２０）と、層間絶縁膜（２０）上に配置され、接続配線（２１）と電気的に接続されるゲート配線（２２）と、セル領域を囲む外周領域に備えられ、ドリフト層（１１）の表層部において、セル領域から外周領域に延設されたベース領域（１２）と接触する拡散層（２３）と、を有し、拡散層（２３）のうちセル領域側の端部をセル領域と外周領域との境界とし、接続配線（２１）は、セル領域と外周領域との境界よりもセル領域側で終端しており、ゲート配線（２２）は、セル領域と外周領域との境界よりも外周領域側まで延設されていることを特徴としている。

このような半導体装置では、ベース領域（１２）がセル領域から外周領域に延設されているのに対し、接続配線（２１）がセル領域と外周領域との境界よりセル領域側で終端している構成とされている。このため、負荷短絡が発生し、接続配線（２１）の直下領域にチャネル層が形成されたとしても、ベース領域（１２）および拡散層（２３）の表層部にエミッタ電極（１７）とドリフト層（１１）との間を結ぶ新たな電流経路が形成されることはない。したがって、コレクタ電極（１８）のうち外周領域から注入されたホールが集中することもなく、半導体装置が破壊されることもない。

また、ゲート配線（２２）をセル領域と外周領域との境界より外周領域側まで延設しているため、ゲート配線（２２）にフィールドプレートとしての機能を備えさせることができる。すなわち、層間絶縁膜（２０）中には製造工程や搬送中等に電荷が蓄積されているが、延設されたゲート配線（２２）により、層間絶縁膜（２０）に蓄積された電荷を排出することができる。つまり、このような半導体装置によれば、従来の半導体装置と同じように層間絶縁膜（２０）に蓄積された電荷を排出することができつつ、半導体装置が破壊されることを防止することができる。

例えば、請求項２に記載の発明のように、ゲート配線（２２）を、拡散層（２３）のうちセル領域と外周領域との境界と反対側の端部上まで延設することができる。

また、請求項３に記載の発明では、セル領域に備えられたＩＧＢＴと、ドリフト層（１１）上に絶縁膜（１９）を介して備えられ、ゲート電極（１５）と電気的に接続される接続配線（２１）と、接続配線（２１）を覆うように、ドリフト層（１１）の表面上に配置された層間絶縁膜（２０）と、層間絶縁膜（２０）上に配置され、接続配線（２１）と電気的に接続されるゲート配線（２２）と、セル領域を囲む外周領域に備えられ、ドリフト層（１１）の表層部において、セル領域から外周領域に延設されたベース領域（１２）と接触する拡散層（２３）と、を有し、拡散層（２３）のうちセル領域側の端部をセル領域と外周領域との境界とし、接続配線（２１）は、セル領域と外周領域との境界よりもセル領域側で終端しており、ＩＧＢＴが備えられる領域に対して接続配線（２１）が備えられる領域よりも外側の領域であって、絶縁膜（１９）と層間絶縁膜（２０）との間には、接続配線（２１）と離間するようにフィールドプレート（２６）が配置されており、フィールドプレート（２６）は、ＩＧＢＴが備えられる領域に対して接続配線（２１）とゲート配線（２２）との接合領域よりも外側の領域にてゲート配線（２２）と電気的に接続されることにより、接続配線（２１）と電気的に接続されていることを特徴としている。

このような半導体装置では、ベース領域（１２）がセル領域から外周領域に延設されているのに対し、接続配線（２１）がセル領域と外周領域との境界よりセル領域側で終端し、接続配線（２１）とフィールドプレート（２６）とは、離間して配置されている。したがって、負荷短絡が発生し、接続配線（２１）およびフィールドプレート（２６）の直下領域においてチャネル層が形成されたとしても、ベース領域（１２）および拡散層（２３）の表層部にエミッタ電極（１７）とドリフト層（１１）との間を結ぶ新たな電流経路が形成されることはない。

また、絶縁膜（１９）と層間絶縁膜（２０）との間にフィールドプレート（２６）が配置されているので、層間絶縁膜（２０）のうちドリフト層（１１）側に蓄積された電荷を排出しやすい。

そして、請求項４に記載の発明のように、フィールドプレート（２６）を、絶縁膜（１９）を介して拡散層（２３）と対向するように配置することができる。

また、請求項５に記載の発明のように、接続配線（２１）とフィールドプレート（２６）とを、同じ材料を有して構成すると共に同じ厚さとすることができる。

さらに、請求項６に記載の発明のように、ＩＧＢＴを、ベース領域（１２）およびエミッタ領域（１６）を貫通してドリフト層（１１）に達するように形成されたトレンチ（１３）を有した構成とし、トレンチ（１３）の表面にゲート絶縁膜（１４）を配置すると共に、トレンチ（１３）内においてゲート絶縁膜（１４）の表面にゲート電極（１５）を備えたトレンチ型ＩＧＢＴとすることもできる。

また、請求項７に記載の発明のように、セル領域のうち、ゲート電極（１５）が備えられる領域と、セル領域と外周領域との境界との間に所定の間隔を設けることもできる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の断面構成を示す図である。 図１に示す半導体装置と別断面の断面構成を示す図である。 本発明の第２実施形態における半導体装置の断面構成を示す図である。 従来の半導体装置において、負荷短絡が発生した際の電流経路を示す図である。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置の断面構成を示す図、図２は図１に示した半導体装置と別断面の断面構成を示す図である。

図１および図２に示されるように、本実施形態の半導体装置は、ＩＧＢＴが形成されたセル領域と、セル領域を囲む外周領域とを有して構成されており、具体的な構成を以下に説明する。

すなわち、ｐ^＋型コレクタ層１０上にはドリフト層１１が備えられており、セル領域において、ドリフト層１１の表層部にｐ型ベース領域１２が形成されている。さらに、ｐ型ベース領域１２を貫通してドリフト層１１まで達するように複数個のトレンチ１３が形成されており、このトレンチ１３によってｐ型ベース領域１２が複数個に分断されている。具体的には、このトレンチ１３は複数所定のピッチ（間隔）で形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ１３が平行に延設されたストライプ構造、もしくは平行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ１３が構成する環状構造を複数本ずつ一組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。

そして、これら各トレンチ１３内が、トレンチ１３の内壁表面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極１５とにより埋め込まれることでトレンチゲート構造が形成されている。

また、ｐ型ベース領域１２のうち表層部には、ドリフト層１１よりも高不純物濃度で構成され、ｐ型ベース領域１２内おいて終端しており、かつトレンチ１３の側面に接するように、ｎ^＋型エミッタ領域１６が形成されている。より詳しくは、トレンチ１３の長手方向に沿って棒状に延設され、トレンチ１３の先端よりも内側で終端した構造とされている。

ドリフト層１１の表面上には、エミッタ電極１７が配置されており、エミッタ電極１７はｐ型ベース領域１２およびｎ^＋型エミッタ領域１６と電気的に接続されている。さらに、ｐ^＋型コレクタ層１０の裏面にはｐ^＋型コレクタ層１０と電気的に接続されるコレクタ電極１８が備えられており、以上説明したようにＩＧＢＴが構成されている。なお、図２に示されるように、エミッタ電極１７は、ドリフト層１１の表面上に配置された酸化膜等の絶縁膜１９およびＢＰＳＧ（Boro-phospho silicate glass）等の層間絶縁膜２０に形成された各コンタクトホール１９ａ、２０ａを通じてｐ型ベース領域１２およびｎ^＋型エミッタ領域１６と電気的に接続されている。また、本実施形態では、ゲート絶縁膜１４は、トレンチ１３の内壁表面を覆うように形成されることにより、ｐ型ベース領域１２のうちドリフト層１１とｎ^＋型エミッタ領域１６との間に位置する部分に接するように配置されている。

また、図１および図２に示されるように、セル領域のうちトレンチゲート構造が備えられている領域から外周領域に向かって、ドリフト層１１の表面上に備えられた絶縁膜１９上には、ドープトＰｏｌｙ−Ｓｉ等により構成される接続配線２１が配置されている。そして、図１に示されるように、各トレンチ１３内に備えられたそれぞれのゲート電極１５は、絶縁膜１９に形成されたコンタクトホール１９ｂを通じて接続配線２１と電気的に接続されていると共に、接続配線２１を介して互いに電気的に接続されている。

また、図１および図２に示されるように、層間絶縁膜２０は、接続配線２１を覆うように、絶縁膜１９上に配置されており、層間絶縁膜２０上にはＡｌ等で構成されるゲート配線２２が配置されている。そして、ゲート配線２２は、層間絶縁膜２０に形成されたコンタクトホール２０ｂを通じて接続配線２１と電気的に接続されている。

外周領域においては、ドリフト層１１の表層部に、セル領域から外周領域に延設されたｐ型ベース領域１２と接触するように本発明の拡散層に相当するｐ型のガードリング層２３が形成されている。そして、本実施形態では、このガードリング層２３のうちセル領域側の端部をセル領域と外周領域との境界とすると、セル領域のうちゲート電極１５が備えられる領域（トレンチゲート構造が備えられる領域）と、この境界との間に所定の間隔を設けることで、ガードリング層２３に起因する空乏層の影響を受けないようにしてスイッチングサージを低減させている。また、ｐ型ベース領域１２をセル領域からガードリング層２３まで延設することにより、トレンチゲート構造が備えられる領域と、セル領域と外周領域との境界との間の領域の耐圧を確保している。

さらに、ドリフト層１１の表層部には、ｐ型ベース領域１２と接触するガードリング層２３を囲むように、複数のｐ型のガードリング層２４が形成されている。そして、ｐ型ベース領域１２と接触するガードリング層２３を囲むように形成された各ガードリング層２４上には、独立した外周電極２５が、絶縁膜１９に形成されたコンタクトホール１９ｃを通じてそれぞれガードリング層２４と電気的に接続されると共に、互いに電気的に分離されるように配置されている。これらガードリング層２４と電気的に接続されるように配置された各外周電極２５は、主に電界を緩和するためのものである。なお、外周電極２５は、例えば、接続配線２１と同じ材料であるドープトＰｏｌｙ−Ｓｉ等を用いて構成することができる。

また、上記説明した接続配線２１は、セル領域と外周領域との境界よりもセル領域側で終端するように備えられている。そして、上記説明したゲート配線２２は、セル領域と外周領域との境界よりも外周領域側まで延設されており、さらに詳しくは、ｐ型ベース領域１２と接触するガードリング層２３のうちセル領域と外周領域との境界と反対側の端部上にまで延設されている。本実施形態では、このゲート配線２２は、接続配線２１と電気的に接続される他に、層間絶縁膜２０に蓄積された電荷を排出するフィールドプレートとしての機能も備えている。

次に、このような半導体装置の作動について説明する。

まず、このような半導体装置では、ゲート電極１５に対してゲート電圧が印加されるとｐ型ベース領域１２のうちトレンチ１３近傍部にチャネル層が形成され、このチャネルを通じてコレクタ−エミッタ間に電流が流れる。このとき、半導体装置に接続された負荷が短絡すると、コレクタ−エミッタ間に電源電圧が印加され、この電圧に依存してゲート電極１５の電位が上昇することになる。そして、ゲート電極１５の電位が上昇することにより、ゲート電極１５と電気的に接続されている接続配線２１の電位も上昇する。このとき、本実施形態では、ｐ型ベース領域１２がセル領域から外周領域まで延設されているのに対し、接続配線２１がセル領域と外周領域との境界よりセル領域側で終端しており、ｐ型ベース領域１２では、接続配線２１の直下領域でチャネル層が形成されたとしても、エミッタ電極１７とドリフト層１１との間を結ぶ新たな電流経路が形成されることはない。したがって、コレクタ電極１８のうち外周領域から注入されたホールが集中してｐ型ベース領域１２の表層部を流れることはない。

以上説明したように、本実施形態の半導体装置では、ｐ型ベース領域１２がセル領域から外周領域に延設されているのに対し、ゲート電極１５に接続されている接続配線２１がセル領域と外周領域との境界よりセル領域側で終端している構成とされている。このため、負荷短絡が発生し、接続配線２１の直下領域にてチャネル層が形成されたとしても、ｐ型ベース領域１２およびｐ型ベース領域１２と接触しているガードリング層２３の表層部にエミッタ電極１７とドリフト層１１との間を結ぶ新たな電流経路が形成されることはない。したがって、コレクタ電極１８のうち外周領域から注入されたホールが集中することもなく、半導体装置が破壊されることもない。

また、本実施形態の半導体装置では、ゲート配線２２をｐ型ベース領域１２と接触するガードリング層２３上まで延設することにより、このゲート配線２２をフィールドプレートとして機能させている。すなわち、層間絶縁膜２０中には製造工程や搬送中等に電荷が蓄積され、電荷がガードリング２３層上に存在するとガードリング層２３の電荷バランスが崩れ、空乏層を伸展させる条件が変化するために耐圧が低下することになる。しかしながら、本実施形態では、ゲート配線２２がｐ型ベース領域１２と接触するガードリング層２３上まで延設されており、このゲート配線２２により層間絶縁膜２０に蓄積された電荷を排出することができる。したがって、このような半導体装置によれば、従来の半導体装置と同じように層間絶縁膜２０に蓄積された電荷を排出することができつつ、半導体装置が破壊されることを防止することができる。

なお、本実施形態では、接続配線２１と電気的に接続されているゲート配線２２がｐ型ベース領域１２と接触するガードリング層２３上にまで延設されており、負荷短絡が発生するとゲート配線２２もゲート電極１５の電位と同様に上昇することになる。しかしながら、ゲート配線２２と、ｐ型ベース領域１２およびｐ型ベース領域１２と接触するガードリング層２３との間には、絶縁膜１９に対して十分に厚い層間絶縁膜２０が配置されており、負荷短絡が発生したとしてもゲート配線２２の直下領域においてチャネル層が形成されることはない。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してｐ型ベース領域１２と接触するガードリング層２３上にフィールドプレートを配置したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図３は、本実施形態の半導体装置の断面構成を示す図である。

図３に示されるように、本実施形態の半導体装置では、ＩＧＢＴが備えられる領域に対して接続配線２１が備えられる領域よりも外側の領域であって、絶縁膜１９と層間絶縁膜２０との間に、接続配線２１および各外周電極２５と離間するようにフィールドプレート２６が配置されている。そして、このフィールドプレート２６は、ＩＧＢＴが備えられる領域に対して接続配線２１とゲート配線２２との接合領域よりも外側の領域にてゲート配線２２と電気的に接続されることにより、接続配線２１と電気的に接続されている。さらに、詳しくは、フィールドプレート２６は、ｐ型ベース領域１２と接触するガードリング層２３上に絶縁膜１９を介して対向するように配置されており、層間絶縁膜２０に形成されたコンタクトホール２０ｃを通じてゲート配線２２と電気的に接続されている。

このような半導体装置では、ベース領域１２がセル領域から外周領域に延設されているのに対し、接続配線２１がセル領域と外周領域との境界よりセル領域側で終端しており、接続配線２１とフィールドプレート２６とは離間して配置されている。したがって、負荷短絡が発生し、接続配線２１およびフィールドプレート２６の直下領域においてチャネル層が形成されたとしても、ｐ型ベース領域１２およびｐ型ベース領域１２と接触するガードリング層２３の表層部にエミッタ電極１７とドリフト層１１との間を結ぶ新たな電流経路が形成されることはない。

また、絶縁膜１９と層間絶縁膜２０との間にフィールドプレート２６が配置されているので、上記第１実施形態よりも、層間絶縁膜２０のうちドリフト層１１側に蓄積された電荷を効率よく排出することができる。

なお、かかる半導体装置は、例えば、接続配線２１、外周電極２５およびフィールドプレート２６を、ドープトＰｏｌｙ−Ｓｉで構成することができると共に、同じ厚さとすることができる。つまり、接続配線２１、外周電極２５およびフィールドプレート２６を同一の工程で形成することができる。

（他の実施形態）
上記各実施形態では、ＩＧＢＴとしてトレンチ型ＩＧＢＴを例に挙げて説明したが、もちろんこれに限定されるものでなく、例えば、ドリフト層１１の表面上にゲート電極１５を備えたプレーナ型ＩＧＢＴとすることもできる。プレーナ型ＩＧＢＴとした場合には、ゲート電極１５と接続配線２１とを、例えば、ドープトＰｏｌｙ−Ｓｉ等の同じ材料を用いることができると共に同じ厚みとすることができ、接続配線２１はゲート電極１５を延設することにより構成される。

また、上記各実施形態では、ｐ型ベース領域１２と接触する拡散層としてガードリング層２３を例に挙げて説明したが、例えば、ｐ型ベース領域１２と接触する拡散層をリサーフ層とすることもできる。

さらに、上記各実施形態では、第１導電型をｐ型、第２導電型をｎ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、例えば、コレクタ層１０をｎ^＋型とし、ドリフト層１１をｐ型とし、ベース領域１２をｎ型とし、エミッタ領域１６をｐ^＋型としたｐチャネルタイプのＩＧＢＴについても本発明を適用することもできる。

また、上記各実施形態では、セル領域のうちゲート電極１５が備えられる部分と、この境界との間に所定の間隔が設けられている半導体装置について説明したが、もちろん、所定の間隔が設けられていない半導体装置についても本発明を適用することができる。

１０ ｐ^＋型コレクタ層
１１ ドリフト層
１２ ｐ型ベース領域
１３ トレンチ
１４ ゲート絶縁膜
１５ ゲート電極
１６ ｎ^＋型エミッタ領域
１７ エミッタ電極
１８ コレクタ電極
１９ 絶縁膜
２０ 層間絶縁膜
２１ 接続配線
２２ ゲート配線
２３ ガードリング層

Claims (7)

1. 第１導電型のコレクタ層（１０）と、
   前記コレクタ層（１０）上に備えられた第２導電型のドリフト層（１１）と、
   セル領域に備えられ、前記ドリフト層（１１）の表層部に形成された第１導電型のベース領域（１２）と、
   前記ベース領域（１２）の表層部に形成された第２導電型のエミッタ領域（１６）と、
   前記ベース領域（１２）のうち前記ドリフト層（１１）と前記エミッタ領域（１６）との間に位置する部分と接するように配置されたゲート絶縁膜（１４）と、
   前記ゲート絶縁膜（１４）の表面に備えられたゲート電極（１５）と、
   前記エミッタ領域（１６）および前記ベース領域（１２）と電気的に接続されるエミッタ電極（１７）と、
   前記コレクタ層（１０）と電気的に接続されるコレクタ電極（１８）と、を備えたＩＧＢＴと、
   前記ドリフト層（１１）上に絶縁膜（１９）を介して備えられ、前記ゲート電極（１５）と電気的に接続される接続配線（２１）と、
   前記接続配線（２１）を覆うように、前記ドリフト層（１１）の表面上に配置された層間絶縁膜（２０）と、
   前記層間絶縁膜（２０）上に配置され、前記接続配線（２１）と電気的に接続されるゲート配線（２２）と、
   前記セル領域を囲む外周領域に備えられ、前記ドリフト層（１１）の表層部において、前記セル領域から前記外周領域に延設された前記ベース領域（１２）と接触する拡散層（２３）と、を有し、
   前記拡散層（２３）のうち前記セル領域側の端部を前記セル領域と前記外周領域との境界とし、
   前記接続配線（２１）は、前記セル領域と前記外周領域との境界よりも前記セル領域側で終端しており、
   前記ゲート配線（２２）は、前記セル領域と前記外周領域との境界よりも前記外周領域側まで延設されていることを特徴とする半導体装置。
2. 前記ゲート配線（２２）は、前記拡散層（２３）のうち前記境界と反対側の端部上まで延設されていることを特徴とする請求項１に記載の半導体装置。
3. 第１導電型のコレクタ層（１０）と、
   前記コレクタ層（１０）上に備えられた第２導電型のドリフト層（１１）と、
   セル領域に備えられ、前記ドリフト層（１１）の表層部に形成された第１導電型のベース領域（１２）と、
   前記ベース領域（１２）の表層部に形成された第２導電型のエミッタ領域（１６）と、
   前記ベース領域（１２）のうち前記ドリフト層（１１）と前記エミッタ領域（１６）との間に位置する部分と接するように配置されたゲート絶縁膜（１４）と、
   前記ゲート絶縁膜（１４）の表面に備えられたゲート電極（１５）と、
   前記エミッタ領域（１６）および前記ベース領域（１２）と電気的に接続されるエミッタ電極（１７）と、
   前記コレクタ層（１０）と電気的に接続されるコレクタ電極（１８）と、を備えたＩＧＢＴと、
   前記ドリフト層（１１）上に絶縁膜（１９）を介して備えられ、前記ゲート電極（１５）と電気的に接続される接続配線（２１）と、
   前記接続配線（２１）を覆うように、前記ドリフト層（１１）の表面上に配置された層間絶縁膜（２０）と、
   前記層間絶縁膜（２０）上に配置され、前記接続配線（２１）と電気的に接続されるゲート配線（２２）と、
   前記セル領域を囲む外周領域に備えられ、前記ドリフト層（１１）の表層部において、前記セル領域から前記外周領域に延設された前記ベース領域（１２）と接触する拡散層（２３）と、を有し、
   前記拡散層（２３）のうち前記セル領域側の端部を前記セル領域と前記外周領域との境界とし、
   前記接続配線（２１）は、前記セル領域と前記外周領域との境界よりも前記セル領域側で終端しており、
   前記ＩＧＢＴが備えられる領域に対して前記接続配線（２１）が備えられる領域よりも外側の領域であって、前記絶縁膜（１９）と前記層間絶縁膜（２０）との間には、前記接続配線（２１）と離間するようにフィールドプレート（２６）が配置されており、前記フィールドプレート（２６）は、前記ＩＧＢＴが備えられる領域に対して前記接続配線（２１）と前記ゲート配線（２２）との接合領域よりも外側の領域にて前記ゲート配線（２２）と電気的に接続されることにより、前記接続配線（２１）と電気的に接続されていることを特徴とする半導体装置。
4. 前記フィールドプレート（２６）は、前記絶縁膜（１９）を介して前記拡散層（２３）と対向するように配置されていることを特徴とする請求項３に記載の半導体装置。
5. 前記接続配線（２１）と前記フィールドプレート（２６）とは、同じ材料を有して構成されていると共に同じ厚さとされていることを特徴とする請求項３または４に記載の半導体装置。
6. 前記ＩＧＢＴは、
   前記ベース領域（１２）および前記エミッタ領域（１６）を貫通して前記ドリフト層（１１）に達するように形成されたトレンチ（１３）を有した構成とされ、
   前記トレンチ（１３）の表面に前記ゲート絶縁膜（１４）が配置されていると共に、前記トレンチ（１３）内において前記ゲート絶縁膜（１４）の表面に前記ゲート電極（１５）が備えられているトレンチ型ＩＧＢＴであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記セル領域のうち、前記ゲート電極（１５）が備えられる領域と、前記境界との間に所定の間隔が設けられていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。

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