KR20120123159A - 전하 균형 전계 효과 트랜지스터 - Google Patents

전하 균형 전계 효과 트랜지스터 Download PDF

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다니엘 칼라펏
스티븐 피. 샙
네이든 크래프트
아쇽 칼라
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Abstract

전계 효과 트랜지스터는, 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하고, 제1 도전성 타입의 반도체 영역 내로 연장되는 복수의 트랜치, 인접한 트랜치들 사이에서 상기 반도체 영역 내에 위치된 제2 도전성 타입의 본체 영역, 상기 게이트 및 비-게이트 트랜치의 각각의 바닥부를 채우는 유전체 물질, 각각의 게이트 트랜치 내의 게이트 전극, 및 상기 비-게이트 트랜치의 측벽을 따라 대응하는 본체 영역들과 접속하는, 각각의 비-게이트 트랜치 내의 제2 도전성 타입의 도전성 물질을 포함한다.

Description

전하 균형 전계 효과 트랜지스터{CHARGE BALANCE FIELD EFFECT TRANSISTOR}
관련 출원의 상호 참조
본 출원은 2005년 6월 10일자 미국 가출원 제60/689,229호를 우선권 주장의 기초로 하고, 상기 가출원은 여하한 목적으로 참조에 의해 그 전체가 본 명세서에 편입된다.
본 출원은 2004년 12월 29일자 미국 특허 출원 제11/026,276호 및 2006년 5월 24일자 미국 특허 출원 제11/441,386호와 관련되고, 상기 양 출원은 여하한 목적으로 참조에 의해 그 전체가 편입된다.
본 발명은 반도체 전력 디바이스 기술에 관한 것이고, 보다 구체적으로, 전하 균형 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
고전류 스위치에 대한 디바이스 구조의 개발은, 평면 게이트 수직 DMOS로부터 실드 전극을 갖는 게이트들을 포함하는 트랜치 게이트 구조물로 진행되어 왔다. 초기의 개발 프로젝트는 특정 온-상태(on-state) 저항 RSP를 감소시키는 것에 초점을 맞추었다. 그 이후, 게이트 전하(디바이스를 온 및 오프시키기 위해 필요한 전하임)와 같은 다른 성능 속성들이 개발 목적에 추가되었다. 보다 최근에는, 이와 같은 장점이 되는 특징들이, 스위치에 대한 특정 응용 제품에 따라 결정되는 특정한 고유 목적이 되었다.
MOSFET의 스위칭 속도에 대한 그 영향 때문에, 특정 온-저항과 게이트-드레인 전하의 곱 RSP×QGD는 많은 전자 시스템에서 널리 사용되는 동기형 버크 컨버터(synchronous buck converter) 내의 최상측 스위치에 대한 FOM(figure-of-merit)이라고 불린다. 유사하게, 그 전력 소모가 전도 손실에 의존하는 하측 MOSFET은 전체 게이트 전하 RSP×QG에 따라 정해지는 FOM을 기초로 평가된다. 실드 게이트(shielded gate) 구조는 이러한 FOM들 양쪽 모두를 상당히 개선할 수 있다. 또한, 실드 전극(shield electrode)의 깊이를 증가시킴으로써 전하 균형이 개선될 수 있는데, 상기 전하 균형은, 주어진 드리프트 영역 농도에 대한 평행 평면 항복 전압을 상승시킴으로써 RSP를 감소시킬 수 있다.
저전압 MOSFET에 대해 그러한 전하 균형 디바이스 구조를 구현하는 것은, 캐리어(carrier) 타입의 비균형을 야기하는 처리 및 물질의 변동성 - 상기 캐리어 타입의 비균형은 항복 전압의 저하를 야기함 - 으로 인해 곤란한 것으로 밝혀졌다. 전하 균형이 드리프트 영역 내에 평탄한 전기장을 야기한다고 가정하면, 도핑 농도 N과 드리프트 영역의 컬럼(column)들의 폭 W의 곱은 반도체 유전율과 임계 전기장의 곱을 전자의 전하 q로 나눈 값보다 작아야 한다:
Figure pat00001
따라서, 보다 낮은 BVDSS의 목표는 보다 높은 도핑 농도를 요구하여, 드리프트 영역 컬럼의 폭이 전하 균형을 유지하기 위해 감소되어야 한다. 예를 들면, 약 2×1016cm-3의 드리프트 영역 농도를 갖는 30V의 디바이스는 최적의 전하 균형을 위해 약 1.4㎛보다 좁은 메사 폭을 요구한다. 그러나, 이러한 조건은 2×1016cm-3의 농도가 전하 균형 없이 30V를 지지할 수 있으므로, RSP를 개선하지는 않는다. 만약 상기 농도가 드리프트 영역 저항을 2배 감소시킨다면, 요구되는 메사 폭은 약 0.7㎛로 절반이 된다. 이러한 세밀한 크기는, 전자 사태(avalanche) 견고성에 필요한 고농도의 본체 접합과 같은, 셀 구조 내에 맞춰져야 하는 모든 형상들을 고려하면서 달성하기는 곤란하다.
대부분의 전하 균형 구조에서, 드리프트 영역은 고농도로 도핑된 n-타입 기판 상의 n-타입 영역이다. 소정의 변형례에서는, 반대의 극성 전하를 제공하기 위해 트랜치 측벽이 붕소로 주입된다. 저전압 디바이스에 대하여, 각각의 이러한 방법들은 전하 비균형과 RSP, QGD 및 BVDSS를 포함하는 성능 특성에서의 상대적으로 큰 편차를 야기하는 처리 변동성으로 인해 어려움을 겪을 수 있다. 상기 처리 변동성은 에피택시층의 농도, p-웰 깊이에 비례하는 게이트 전극 깊이, 메사의 폭 및 실드 유전체 두께를 포함하는 다수의 원인으로부터 발생한다.
따라서, 개선된 전하 균형 MOSFET 셀 구조물과 그 제조 방법에 대한 필요성이 존재한다.
본 발명의 일 실시예에 의하면, 전계 효과 트랜지스터가 다음과 같이 형성된다. 제1 도전성 타입의 반도체 영역이 제공되고, 제2 도전성 타입의 에피택시층이 상기 반도체 영역 위에서 연장된다. 상기 에피택시층을 통해 연장되고 상기 반도체 영역 내에서 종단되는 트랜치가 형성된다. 상기 트랜치의 측벽을 따라 제1 도전성 타입의 영역을 형성하기 위해, 상기 제1 도전성 타입의 도펀트의 두 가지 경로의 경사진 주입이 수행된다. 상기 트랜치의 상측 측벽을 따라 연장되는 상기 제1 도전성 타입의 영역의 일부분의 도전성 타입을 상기 제2 도전성 타입으로 전환하기 위해, 상기 제2 도전성 타입의 도펀트의 문턱 전압 조정 주입이 수행된다. 상기 트랜치의 양측에 위치되는 상기 제1 도전성 타입의 소스 영역이 형성된다.
본 발명의 다른 실시예에 의하면, MOSFET은 반도체 영역 내로 연장되는 트랜치 및 상기 트랜치의 하부 내의 실드 전극을 포함한다. 상기 실드 전극은 실드 유전체에 의해 상기 반도체 영역으로부터 절연된다. 게이트 전극은 상기 트랜치의 상부 내에 상기 실드 전극의 위에 위치하되 상기 실드 전극으로부터 절연된다. 상기 반도체 영역은 제1 도전성 타입의 기판 및 상기 기판 위의 제2 도전성 타입의 제1 실리콘 영역을 포함한다. 상기 제1 실리콘 영역은 상기 게이트 전극의 최상면과 바닥면 사이의 깊이까지 연장되는 제1 부분을 포함한다. 상기 제1 실리콘 영역은 상기 실드 전극의 최상면과 바닥면 사이의 깊이까지 연장되는 제2 부분을 포함한다. 상기 반도체 영역은 상기 트랜치와 상기 제1 실리콘 영역의 상기 제2 부분 사이의 상기 제1 도전성 타입의 제2 실리콘 영역을 더 포함한다. 상기 제2 실리콘 영역은, 측방향으로 점차적으로 변하는 도핑 농도를 갖고, 상기 도핑 농도는 상기 트랜치 측벽으로부터 멀어지는 방향으로 감소한다. 상기 반도체 영역은 또한, 상기 제1 실리콘 영역 내의, 상기 트랜치에 인접하는 상기 제1 도전성 타입의 소스 영역을 포함한다.
본 발명의 다른 실시예에 따르면, FET가 다음과 같이 형성된다. 제1 도전성 타입의 반도체 영역이 제공되고, 제2 도전성의 에피택시층이 상기 반도체 영역 위에서 연장된다. 상기 에피택시층 내로 연장되고 상기 에피택시층 내에서 종단되는 상측 트랜치부를 형성하기 위해 제1 실리콘 식각이 수행된다. 상기 상측 트랜치부의 바닥면을 제외하고, 상기 상측 트랜치부의 측벽을 따라서 그리고 상기 상측 트랜치부에 인접한 메사 영역 위에서 연장되는 보호 물질이 형성된다. 상기 상측 트랜치부의 상기 바닥면으로부터 상기 에피택시층을 통해 연장되고 상기 반도체 영역 내에서 종단되는 하측 트랜치부를 형성하기 위해, 제2 실리콘 식각이 수행된다. 상기 하측 트랜치부는 상기 상측 트랜치부보다 좁다. 상기 하측 트랜치부의 측벽을 따라 제1 도전성 타입의 실리콘 영역을 형성하기 위해, 상기 제1 도전성 타입의 도펀트의 두 가지 경로의 경사진 주입이 수행된다. 상기 보호 물질이 상기 주입 도펀트가 상기 상측 트랜치부의 측벽 및 상기 상측 트랜치부에 인접한 상기 메사 영역으로 진입하는 것을 차단한다.
본 발명의 또 다른 실시예에 따르면, MOSFET은 반도체 영역 내로 연장되는 트랜치를 포함한다. 상기 트랜치는 하부 및 상부를 포함하고, 상기 하부는 상기 상부보다 좁다. 상기 MOSFET은 실드 유전체에 의해 상기 반도체 영역으로부터 절연되는, 상기 트랜치의 상기 하부 내의 실드 전극을 더 포함한다. 게이트 전극은 상기 트랜치의 상기 상부 내에 존재하고, 상기 게이트 전극은 상기 실드 전극의 위에 위치하되 상기 실드 전극으로부터 절연된다. 상기 반도체 영역은, 제1 도전성 타입의 기판 및 상기 기판 위의 제2 도전성 타입의 제1 실리콘 영역을 포함한다. 상기 제1 실리콘 영역은 상기 게이트 전극의 최상면과 바닥면 사이의 깊이까지 연장되는 제1 부분을 포함한다. 상기 제1 실리콘 영역은 상기 실드 전극의 최상면과 바닥면 사이의 깊이까지 연장되는 제2 부분을 포함한다. 상기 반도체 영역은 하측 트랜치부와 상기 제1 실리콘 영역의 상기 제2 부분 사이의 상기 제1 도전성 타입의 제2 실리콘 영역을 더 포함한다. 상기 제2 실리콘 영역은, 측방향으로 점차적으로 변하는 도핑 농도를 갖고, 상기 도핑 농도는 상기 하측 트랜치부의 측벽으로부터 멀어지는 방향으로 감소한다. 상측 트랜치부에 인접하는 상기 제1 도전성 타입의 소스 영역이 상기 제1 실리콘 영역 내에 존재한다.
본 발명의 다른 실시예에 따르면, MOSFET이 다음과 같이 형성된다. 제1 도전성 타입의 기판이 제공되고, 상기 제1 도전성의 에피택시층이 상기 기판 위에서 연장된다. 상기 에피택시층 내로 연장되고 상기 에피택시층 내에서 종단되는 상측 트랜치부를 형성하기 위해 제1 실리콘 식각이 수행된다. 상기 상측 트랜치부의 바닥면을 제외하고, 상기 상측 트랜치부의 측벽을 따라서 그리고 상기 상측 트랜치부에 인접한 메사 영역 위에서 연장되는 보호 물질이 형성된다. 상기 상측 트랜치부의 상기 바닥면으로부터 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되는 하측 트랜치부를 형성하기 위해 제2 실리콘 식각이 수행되며, 상기 하측 트랜치부는 상기 상측 트랜치부보다 좁다. 상기 하측 트랜치부의 측벽을 따라 제1 도전성 타입의 실리콘 영역을 형성하기 위해, 상기 제1 도전성 타입의 도펀트의 두 가지 경로의 경사진 주입이 수행되며, 상기 보호 물질이 상기 주입 도펀트가 상기 상측 트랜치부의 측벽 및 상기 상측 트랜치부에 인접한 상기 메사 영역으로 진입하는 것을 차단한다. 상기 하측 트랜치부의 측벽 및 바닥면을 덮는 실드 유전체가 형성된다. 상기 하측 트랜치부 내에 실드 전극이 형성된다. 상기 상측 트랜치부의 측벽을 따라 게이트 유전체층이 형성된다. 상기 상측 트랜치부 내에 상기 실드 전극 위에 위치하되 상기 실드 전극으로부터 절연되는 게이트 전극이 형성된다.
본 발명의 다른 실시예에 따르면, MOSFET은 반도체 영역 내로 연장되는 트랜치를 포함한다. 상기 트랜치는 하부 및 상부를 포함하고, 상기 하부는 상기 상부보다 좁다. 상기 MOSFET은 실드 유전체에 의해 상기 반도체 영역으로부터 절연되는, 상기 트랜치의 상기 하부 내의 실드 전극을 더 포함한다. 게이트 전극이 상기 트랜치의 상기 상부 내에 존재하고, 상기 실드 전극의 위에 위치하되 상기 실드 전극으로부터 절연된다. 상기 반도체 영역은, 제1 도전성 타입의 기판, 상기 기판 위의 상기 제1 도전성 타입의 에피택시층, 및 상기 에피택시층 내의 제2 도전성 타입의 본체 영역을 포함한다. 상기 제1 도전성 타입의 소스 영역이 상기 본체 영역 내에 존재하고, 상기 본체 영역과 상기 기판의 경계 및 상기 소스 영역이 채널 영역을 정의한다. 상기 제1 도전성 타입의 실리콘 영역이 상기 트랜치의 상기 하부의 측벽을 따라서, 그리고 상기 채널 영역의 하부 내로 연장된다. 상기 실리콘 영역은 측방향으로 점차적으로 변하는 도핑 농도를 갖고, 상기 도핑 농도는 상기 트랜치의 측벽으로부터 멀어지는 방향으로 감소한다.
본 발명의 다른 실시예에 따르면, MOSFET은 다음과 같이 형성된다. 제1 도전성 타입의 기판이 제공되고, 상기 제1 도전성 타입의 에피택시층이 상기 기판 위에서 연장된다. 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되는 게이트 트랜치가 형성된다. 상기 게이트 트랜치의 측벽 및 바닥면을 덮는 실드 유전체가 형성된다. 상기 게이트 트랜치 내에 실드 전극이 형성된다. 상기 게이트 트랜치의 상측 측벽을 따라 게이트 유전체층이 형성된다. 상기 실드 전극 위에 위치하되 상기 실드 전극으로부터 절연되는 게이트 전극이 상기 게이트 트랜치 내에 형성된다. 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되며, 상기 게이트 트랜치로부터 측방향으로 이격되는 깊은 딤플(dimple)이 형성된다. 상기 깊은 딤플이 상기 제2 도전체 타입의 실리콘 물질로 채워진다.
본 발명의 다른 실시예에 따르면, MOSFET은 제1 도전성 타입의 기판 및 상기 기판 위의 상기 제1 도전성 타입의 에피택시층을 포함한다. 게이트 트랜치가 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단된다. 실드 유전체가 상기 게이트 트랜치의 측벽 및 바닥면을 덮는다. 실드 전극이 상기 게이트 트랜치의 하부 내에 존재한다. 게이트 유전체층이 상기 게이트 트랜치의 상측 측벽을 따라 연장된다. 게이트 전극이 상기 게이트 트랜치 내에 존재하고, 상기 실드 전극 위에 위치하되 상기 실드 전극으로부터 절연된다. 깊은 딤플이 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되며, 상기 게이트 트랜치로부터 측방향으로 이격된다. 상기 깊은 딤플이 상기 제2 도전성 타입의 실리콘 물질로 채워진다.
본 발명의 다른 실시예에 따르면, MOSFET가 다음과 같이 형성된다. 제1 도전성 타입의 기판이 제공된다. 상기 제1 도전성 타입의 에피택시층이 상기 기판 위에 형성된다. 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되는 복수의 게이트 트랜치들이 형성된다. 각각의 게이트 트랜치의 측벽 및 바닥면을 덮는 실드 유전체가 형성된다. 실드 전극이 각각의 게이트 트랜치 내에 형성된다. 게이트 유전체층이 각각의 게이트 트랜치의 상측 측벽을 따라 형성된다. 상기 실드 전극 위에 위치하되 상기 실드 전극으로부터 절연되는 게이트 전극이 각각의 게이트 트랜치 내에 형성된다. 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되는 제2 도전성 타입의 복수의 필러들을 형성하기 위해, 인접한 게이트 트랜치들 사이의 메사 영역 내로 상기 제2 도전성 타입의 도펀트의 복수의 이온 주입이 수행되며, 제2 도전성 타입의 각각의 필러는 모든 두 개의 게이트 트랜치들 사이에 위치된다.
본 발명의 다른 실시예에 따르면, FET가 다음과 같이 형성된다. 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하는 복수의 트랜치가 제1 도전성 타입의 반도체 영역 내에 형성된다. 인접한 트랜치들 사이에서 상기 반도체 영역 내에 제2 도전성 타입의 본체 영역이 형성된다. 상기 게이트 및 비-게이트 트랜치의 각각의 바닥부가 유전체 물질로 채워진다. 각각의 게이트 트랜치 내에서 상기 유전체 물질 위에 게이트 전극이 형성된다. 상기 제2 도전성 타입의 도전성 물질이 각각의 비-게이트 트랜치의 측벽을 따라 상기 본체 영역과 접속하도록, 각각의 비-게이트 트랜치 내에서 상기 유전체 물질 위에 상기 도전성 물질이 형성된다.
본 발명의 다른 실시예에 따르면, FET가 다음과 같이 형성된다. 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하는 복수의 트랜치가 제1 도전성 타입의 반도체 영역 내에 형성된다. 각각의 게이트 및 비-게이트 트랜치의 바닥부 내에 실드 전극이 형성된다. 인접한 트랜치들 사이에서 상기 반도체 영역 내에 제2 도전성의 본체 영역이 형성된다. 각각의 비-게이트 트랜치 내에서 상기 실드 전극 위에 유전체층이 형성된다. 상기 제2 도전성 타입의 도전성 물질이 상기 비-게이트 트랜치의 측벽을 따라 본체 영역과 접속하도록, 각각의 비-게이트 트랜치 내에서 상기 유전체 물질 위에 상기 도전성 물질이 형성된다.
본 발명의 다른 실시예에 따르면, FET가 다음과 같이 형성된다. 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하는 복수의 트랜치가 제1 도전성 타입의 반도체 영역 내에 형성된다. 인접한 트랜치들 사이에서 상기 반도체 영역 내에 제2 도전성 타입의 본체 영역이 형성된다. 각각의 게이트 트랜치의 바닥부 내에 실드 전극이 형성된다. 각각의 비-게이트 트랜치 내에 실드 전극이 형성되며, 각각의 비-게이트 트랜치 내의 상기 실드 전극은 상기 본체 영역의 바닥면보다 위에 최상면을 갖는다. 상기 제2 도전성 타입의 도전성 물질이 상기 비-게이트 트랜치의 측벽을 따라 상기 본체 영역과 접속하도록, 각각의 비-게이트 트랜치에 상기 도전성 물질이 형성되며, 상기 도전성 물질은 각각의 비-게이트 트랜치 내의 상기 실드 전극과 접속된다.
본 발명의 다른 실시예에 따르면, FET가 다음과 같이 형성된다. 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하는 복수의 트랜치가 제1 도전성 타입의 반도체 영역 내에 형성된다. 각각의 게이트 및 비-게이트 트랜치의 바닥부 내에 실드 전극이 형성된다. 인접한 트랜치들 사이에서 상기 반도체 영역 내에 제2 도전성 타입의 본체 영역이 형성된다. 각각의 비-게이트 트랜치 내에서 상기 실드 전극 위에 유전체층이 형성된다. 각각의 본체 영역 내에 고농도 본체 영역을 형성하기 위해, 각각의 비-게이트 트랜치의 노출된 상측 측벽 내로 상기 제2 도전성 타입의 도펀트의 두 가지 경로의 경사진 주입이 수행된다.
본 발명의 다른 실시예에 따르면, FET가 다음과 같이 형성된다. 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하는 복수의 트랜치가 제1 도전성 타입의 반도체 영역 내에 형성된다. 인접한 트랜치들 사이에서 상기 반도체 영역 내에 제2 도전성 타입의 본체 영역이 형성된다. 상기 게이트 및 비-게이트 트랜치의 각각의 바닥부가 유전체 물질로 채워진다. 각각의 게이트 트랜치 내에서 상기 유전체 물질 위에 게이트 전극이 형성된다. 각각의 본체 영역 내에 고농도 본체 영역을 형성하기 위해, 각각의 비-게이트 트랜치의 노출된 상측 측벽 내로 상기 제2 도전성 타입의 도펀트의 두 가지 경로의 경사진 주입이 수행된다.
이하의 상세한 설명 및 첨부된 도면은 본 발명의 본질과 이점에 대한 보다 나은 이해를 제공한다.
도 1a 내지 1d는, 본 발명의 일 실시예에 따른, p-타입 에피택시층을 이용하여 n-채널 전하 균형 MOSFET을 형성하는 바람직한 처리 흐름을 도시하는 단순화된 단면도이다.
도 2a 내지 2e는, 본 발명의 다른 실시예에 따른, p-타입 에피택시층을 이용하여 n-채널 전하 균형 MOSFET을 형성하는 바람직한 처리 흐름을 도시하는 단순화된 단면도이다.
도 3a 내지 3e는, 본 발명의 다른 실시예에 따른, n-타입 에피택시층을 이용하여 n-채널 전하 균형 MOSFET을 형성하는 바람직한 처리 흐름을 도시하는 단순화된 단면도이다.
도 4는 본 발명의 일 실시예에 따른, 실리콘으로 채워진 트랜치를 포함하는 전하 균형 실드 게이트 MOSFET을 도시하는 단순화된 바람직한 단면도이다.
도 5a 및 5b는 본 발명의 일 실시예에 따른, 다수의 이온 주입 단계를 이용하여 전하 균형 MOSFET을 형성하는 바람직한 처리 흐름을 도시하는 단순화된 단면도이다.
도 6a 내지 6g는 본 발명의 일 실시예에 따른, 게이트 트랜치(gated trench)들 사이에 편입된 자기 정렬된 비-게이트(non-gated) 트랜치를 포함하는 트랜치 게이트 FET를 형성하는 바람직한 처리 흐름을 도시하는 단순화된 단면도이다.
도 7a 내지 7h는 본 발명의 일 실시예에 따른, 게이트 트랜치들 사이에 편입된 자기 정렬된 비-게이트 트랜치를 포함하는 실드 게이트 FET를 형성하는 바람직한 처리 흐름을 도시하는 단순화된 단면도이다.
도 8a 내지 8h는 본 발명의 다른 실시예에 따른, 게이트 트랜치들 사이에 편입된 자기 정렬된 비-게이트 트랜치를 포함하는 실드 게이트 FET를 형성하는 또 다른 바람직한 처리 흐름을 도시하는 단순화된 단면도이다.
도 9는 고농도의 본체 영역이 비-게이트 트랜치 내부가 아닌 본체 영역 내에 형성되는, 비-게이트 트랜치를 포함하는 실드 게이트 FET의 단순화된 단면도이다.
도 10은 고농도의 본체 영역이 비-게이트 트랜치 내부가 아닌 본체 영역 내에 형성되는, 비-게이트 트랜치를 포함하는 트랜치 게이트 FET의 단순화된 단면도이다.
본 발명의 일 실시예에 따르면, n-채널 실드 게이트 MOSFET이 기존의 n-타입 에피택시층이 아닌 p-타입 에피택시층 내에 형성되는데, 상기 n-채널 실드 게이트 MOSFET은 저전압 응용 제품에 특히 유용하지만 이에 한정되지는 않는다. 이는, p-타입 본체 영역을 형성하는 것과 연관된 처리 단계들을 제거하는 것과 같이, 처리의 단순화에 대한 기회를 제공한다.
도 1a 내지 1d는 본 발명의 일 실시예에 따른 전하 균형 MOSFET을 형성하는 처리 시퀀스를 도시하는 단순화된 단면도이다. 도 1a에서, p-타입 에피택시층 44가 실리콘 기판 42 위에 형성된다(예를 들면, 실리콘의 선택적인 에피택시 성장에 의함). 일 실시예에서, 최초 웨이퍼 물질은 기판 42와 그 위에 놓인 p-타입 에피택시층 44를 포함한다. 기존의 트랜치 식각(etching)이, 에피택시층 44를 통해 연장되고 기판 42 내에서 종단되는 트랜치 46을 형성하기 위해 수행된다. 어닐링 단계가 손상된 실리콘을 보수하고 트랜치 모서리를 둥글게 만들기 위해 선택적으로 행해질 수 있다.
도 1b에서, 두 가지 경로의 경사진 주입(two-pass angled implant) 50이 공지의 기술을 이용하여 트랜치 측벽과 바닥을 따라 n-타입 영역 48을 형성하기 위해 수행된다. 도시되지는 않았지만, 메사(mesa) 영역은 주입 도펀트의 수취로부터 차단된다. 확산(diffusion) 및 드라이빙(driving) 단계가 상기 주입된 이온을 실리콘 내로 더 멀리 드라이빙하기 위해 선택적으로 사용될 수 있다. 도 1c에서, 실드 유전체 53 및 실드 전극 54가 기존의 기술을 이용하여 트랜치 46의 하부 내에 형성된다. 인터-폴리 유전체(inter-poly dielectric; IPD) 56이 실드 전극 54 위에 형성된다. 공지의 방법을 이용하여, 상측 트랜치 측벽을 덮는 게이트 유전체 53이 형성된 후, 리세스 게이트 전극 58이 IPD층 56 위에 형성된다.
도 1d에서, p-타입 도펀트의 문턱(threshold) 전압(Vt) 조정 주입이 p-타입 영역 62를 형성하기 위해 공지의 기술을 이용하여 수행된다. Vt 주입의 도핑 농도는, 상기 주입이 채널 영역을 따라 연장되는 n-타입 영역 48의 일부를 카운터-도핑(counter-doping)하고, 원하는 도핑 농도가 트랜지스터의 상기 채널 영역에서 획득되도록 선택된다. 기존의 소스 주입이 n+ 소스 영역 64를 형성하기 위해 행해진다. 또한, 상기 소스 확산을 위한 열 공급(thermal budget)은 Vt 조정 주입에서의 드라이빙에 도움이 된다. 고농도 본체 영역 66이 기존의 기술을 이용하여 형성된다. 도 1d에서 알 수 있듯이, p-타입 에피택시층 44의 많은 부분은 여전히 p-도핑된 채 유지된다. 디바이스를 완성하기 위해, BPSG(borophosphosilicate glass)와 같은 유전체층 68이 트랜치 46과 소스 영역 64의 일부를 덮기 위해 증착되고 패턴화된다. 소스 상호 접속층 70(예를 들면, 금속을 포함함)이 소스 영역들 64 및 고농도의 본체 영역들 66과 전기적으로 접속하기 위해 상기 구조물 위에 형성된다.
상기 단계들과 연관된 가열 사이클 동안, n-타입 영역 48 및 기판 42 모두의 n-타입 도펀트들이 외부 확산(out-diffusion)된다. 결과적으로, 외부 확산된 n-타입 영역 48의 도핑 농도는 트랜치 부근에서 가장 크고, 트랜치의 측벽으로부터 멀어지는 방향으로 점차 감소한다. 유사하게, 기판 42로부터 에피택시층 44로의 도펀트의 외부 확산은, 점차적으로 변하는 n-타입 영역을 형성하게 하는데, 상기 n-타입 영역은 기판 42와 에피택시층 44 사이의 원래의 경계(도 1c 및 2d에서 점선으로 도시됨)로부터 최상면을 향해 점차 감소하는 도핑 농도를 갖는다. 이는 효율적으로 기판 42와 에피택시층 44 사이의 경계를 위로 이동시킨다.
도 1d에서, 인접한 p-타입 에피택시층 44의 부분들과 함께 트랜지스터 채널 영역 아래로 연장되는 n-타입 영역 48의 부분들은 전하 균형 구조의 컬럼(column)들을 형성한다. 도 1a 내지 1d에 도시된 상기 단계들로부터 알 수 있듯이, 이러한 p-타입 및 n-타입의 전하 밸런스 구조의 컬럼들은 자기 정렬 방식으로 형성된다는 점에서 유리하다. 실드 게이트 구조와 함께 상기 전하 균형 구조는 게이트-드레인 전하 Qgd 및 온-저항 양쪽 모두를 감소시키고 항복 전압을 증가시킨다. 이러한 개선은, 웰 영역(본체 영역이라고도 함)을 형성하는 처리 단계가 제거된 단순한 처리를 이용하여 달성된다. 일 실시예에서, 상기 다양한 영역들의 도전성 타입이 p-채널 MOSFET이 획득되도록 반전될 수 있다. 다른 실시예에서, 기판 42는 동일한 도전성 타입의 실리콘의 다른 도핑 농도를 갖는 다수의 층을 포함한다.
도 1a 내지 1d의 실시예의 일 변형례에서는, 매우 저농도로 도핑된 p-타입 에피택시층이 사용되고, 그 후 p-타입 도펀트의 두 가지 경로의 경사진 주입이 트랜치의 측벽을 따라 p-타입 영역을 형성하기 위해 수행된다. 다음으로, n-타입 도펀트의 두 가지 경로의 경사진 주입이 트랜치의 측벽을 따라 n-타입 영역을 형성하기 위해 수행된다. 도핑 농도, 주입 에너지 및 다른 주입 파라미터들은, p-타입 영역이 n-타입 영역보다 측방향으로 더욱 연장되어 상기 p-타입 및 n-타입 영역들이 전하 균형 구조의 컬럼을 두 개 형성한다는 점을 보증하도록 적절히 선택될 수 있다. 상기 전하 균형 구조의 상기 p-타입 및 n-타입 컬럼들은 주입 단계를 이용하여 도핑될 수 있으므로, 도핑 변동성으로부터 상기 에피택시층 내에 야기되는 소정의 전하 불균형이 제거될 수 있다.
따라서, p-타입 본체 및 n-타입 측벽 주입과 드라이브-인 조건을 신중하게 최적화함으로써, p-타입 본체의 전하 균형 및 게이트 중첩이 기존의 기술에 비해 크게 강화된다. 결과적으로, 보다 낮은 특정 온-상태 저항 및 더욱더 낮은 게이트-드레인 전하가 성취된다. 바람직한 구조의 시뮬레이션은, 기존의 실드 게이트 구조에 비해 적어도 10-20% 더 낮은 RSP와 절반의 게이트-드레인 전하를 나타내고 있다.
다른 방법에서, 얕은 트랜치가 식각되고 산화물층 및 질화물층이 메사 및 트랜치 측벽을 이후의 깊은 트랜치 식각으로부터 보호하기 위해 형성된다. 질화물이 상기 얕은 트랜치의 측벽 상에 잔존하면서, 보다 깊은 트랜치 측벽이 경사진 주입을 위해 노출된다. 이는 주입이 상기 에피택시 영역의 하부에 대해 행해지고, 상기 채널 영역에 대해서는 행해지지 않도록 제한하여, p-타입 에피택시층이 채널로서, 그리고 전하 균형 목적을 위한 깊은 접합부로서 작동할 수 있도록 한다. 그러한 구조를 획득하는 바람직한 처리 흐름이 도 2a 내지 2d에 도시되어 있다.
도 2a에서, p-타입 에피택시층 82가 고농도로 도핑된 n-타입 기판 80 위에 형성된다(예를 들면, 실리콘의 선택적인 에피택시 성장에 의함). 트랜치 84가 에피택시층 82 내의 중간의 깊이까지 식각된다. 제1 유전체층 86(예를 들면, 산화물을 포함함)이 트랜치 84의 측벽과 바닥을 덮고 트랜치 84에 인접한 실리콘 메사의 최상측 상에서 연장되도록 형성된다. 도면으로부터 알 수 있듯이, 상기 실리콘 메사 위에서 연장되는 상기 제1 유전체층 86의 일부가 트랜치 84 내부의 상기 제1 유전체층 86의 일부보다 더 두껍도록, 상기 제1 유전체층 86을 형성하는 것이 바람직하다. 상기 메사 영역 위의 보다 두꺼운 유전체를 획득하는 한가지 방법은, 예를 들면, 2006년 5월 24일자 출원되고 공동 양도된 미국 특허 출원 제11/441,386호의 도 13A 내지 13L에 도시된 것과 유사한 방식으로 ONO의 복합층을 형성하는 것이며, 상기 출원은 참조에 의해 그 전체가 본 명세서에 편입된다. 공지의 기술을 이용하여, 제2 유전체층(예를 들면, 질화물을 포함함)이 제1 유전체층 86 위에 형성되고, 유전체(예를 들면, 질화물) 스페이서 87을 형성하기 위해 식각된다.
도 2b에서, 유전체 스페이서 87이 보호 스페이서로서 기능하면서, 에피택시층 82가 트랜치 바닥을 따라 노출될 때까지 상기 제1 유전체층 86의 노출된 부분들이 식각된다. 상기 제1 유전체층 86이 상기 트랜치 바닥보다 상기 메사 영역 위에서 더 두꺼운 두께를 갖도록 형성된다면, 메사 표면은 상기 식각 후에도 (비록 더 얇지만) 상기 제1 실리콘층에 의해 덮인 상태로 유지된다.
도 2c에서, 실리콘 식각이 더 수행되고, 이로써 트랜치 84의 노출된 바닥면이 에피택시층 82를 완전히 통과해 기판 80 내로 연장되어 보다 깊은 트랜치 85가 형성된다. 따라서, 트랜치 85는 그 상부보다 더 좁은 하부를 포함한다. 상기 제1 유전체층 86 및 유전체 스페이서 87이 메사 표면 및 상측 트랜치 측벽을 보호하면서, 트랜치 85의 노출된 하측 측벽을 따라 n-타입 실리콘 영역 88을 형성하기 위해 n-타입 도펀트의 두 가지 경로의 경사진 주입 83이 수행된다. 도시된 바와 같이, n-타입 층 88은 기판 80과 합체된다. 유전체 스페이서 87은 상기 주입이 상기 채널 영역 내로 진입하는 것을 방지한다.
도 2e에서, 유전체 스페이스 87 및 제1 유전체층 86이 기존의 기술을 이용하여 제거된다. 실드 유전체 89 및 실드 전극 90이 기존의 기술을 이용하여 트랜치 85의 하부 내에 형성된다. 인터-폴리 유전체(inter-poly dielectric; IPD)층 92가 공지의 방법을 이용하여 실드 전극 90 위에 형성된다. 게이트 유전체 96 및 게이트 전극 94가 기존의 기술을 이용하여 IPD층 92 위에 형성된다. 소스 영역 93 및 고농도 본체 영역 95가 공지의 기술을 이용하여 형성된다. BPSG와 같은 유전체층 97이 게이트 94 및 소스 영역 93의 일부를 덮기 위해 상기 구조물의 최상측 위에 증착되고 패턴화되며, 소스 상호 접속층(도시되지 않음)이 소스 영역들 93 및 고농도 본체 영역들 95와 전기적으로 접속하도록 형성된다.
도 2a 내지 2e에 도시된 것과 유사한 처리가 p-타입 에피택시층이 아닌 n-타입 에피택시층 내에 실드 게이트 구조물을 형성하기 위해 수행될 수 있다. n-타입 도펀트의 두 가지 경로의 경사진 주입은 상기 채널 영역의 바닥부로의 본체 확산을 억제하는데, 이는 채널 저항을 감소시킨다는 점에서 유리하다. 이러한 주입은 또한 트랜치 측벽에서 나타나는 높은 전기장의 완화를 돕는다. 그러한 구조를 형성하는 바람직한 처리 흐름이 3a 내지 3e에 도시되어 있다. 도 3a에서, n-타입 에피택시층 402가 n-타입 기판 400 위에, 예를 들면, 선택적인 에피택시 성장을 이용하여 형성된다. 도 3e의 실드 게이트 구조물을 형성하게 하는 이후의 모든 단계들은, 도 3e에서, 소스 영역 413 및 고농도 본체 영역 415를 형성하기 이전에 p-타입 도펀트의 본체 주입이 본체 영역 418을 형성하기 위해 수행된다는 점을 제외하고는 도 2a 내지 2e에서의 대응 단계들과 유사하다. 도 3d 및 3e로부터 알 수 있듯이, 두 가지 경로의 경사진 주입에 의해 형성된 실리콘 영역 408은 채널 영역 내로 확산되고, 이로써 채널 저항을 감소시킨다.
본 발명의 다른 실시예에 따르면, 전하 균형 실드 게이트 MOSFET이 n-타입 에피택시층 및 에피택시적으로 성장된 p-타입 실리콘으로 채워지는 깊은 딤플(dimple)을 이용하여 형성된다. 이러한 실시예가 도 4의 바람직한 단면도를 이용하여 설명될 것이다. 도 4에서, 모든 두 개의 게이트 트랜치들 131 사이에서, 깊은 딤플 133이 본체 영역 136 및 n-타입 에피택시층 132를 통해 연장되고 고농도로 도핑된 n-타입 기판 130 내에서 종단된다. 딤플 133은 p-타입 실리콘 물질 134로 채워진다. n-타입 에피택시층 132 및 딤플 133 내의 실리콘 물질 134의 도핑 농도는 이들 두 영역 사이에서 전하 균형이 획득되도록 선택된다. 그 외의 게이트 트랜치 구조는 이전의 실시예들와 유사하므로, 설명이 생략될 것이다.
도 4의 상기 구조를 형성하는 방법의 예시는 이하와 같다. n-타입 에피택시층 132가 고농도로 도핑된 n-타입 기판 130 위에 형성된다(예를 들면, 선택적인 에피택시 성장에 의함). p-타입 도전성의 본체 영역 136이 에피택시층 132 내로 도펀트를 주입함으로써 형성된다. 본체 영역 136이 채널 영역을 형성할 만큼의 깊이까지 연장된다. 그 후 실리콘 식각이, 본체 영역 136을 통해 연장되고 기판 130 내에서 종단되는 깊은 딤플 133을 형성하기 위해 수행된다. 선택적인 에피택시 성장 처리가 깊은 딤플 133을 p-타입 실리콘 134로 채우기 위해 행해진다. 게이트 트랜치 131과 그 내부의 다양한 물질들은 물론, 소스 영역 140, 고농도 본체 영역 138 및 다른 구조적 형상들이 공지의 기술에 따라 형성된다. 일 실시예에서는 게이트 트랜치 및 게이트와 실드 전극이 상기 깊은 딤플이 형성되기 전에 형성된다. 딤플 133을 기판-에피택시층의 경계 아래로 연장시킴으로써, 필러(pillar)의 바닥에서의 높은 전기장이 완화된다는 점에서 유리하다. 이는 보다 얇은 n-타입 에피택시층을 가능하게 하여 온-상태 저항을 감소시킨다.
도 5a 및 5b는 도 4의 깊은 p-타입 영역 134를 형성하는 다른 방법을 도시한다. 도 5a 및 5b에 도시된 바와 같이, p-타입 필러 164가 얕은 딤플 168을 통해 n-타입 에피택시층 162 내로 p-타입 도펀트의 다수의 고에너지 주입 172를 수행함으로써 형성된다. 도시된 바와 같이, 상기 딤플의 깊이는 다른 소스 영역들 166의 것보다 조금 더 깊다. 주입 172는 딤플 168의 바닥면 내로 행해지므로, 상기 딤플의 깊이는 p-타입 필러의 깊이에 대한 기준점을 설정한다. 상기 주입 172의 분량 및 에너지는 p-타입 필러 164 내의 요구된 도핑 프로파일을 획득하도록 조정될 수 있다. 상기 처리의 종료시 확산이 매우 적게 일어나므로, 최종 p-타입 필러 164 및 n-타입 에피택시층 162 모두의 도핑 프로파일은 상대적으로 편평하다. 이로써 처리 감도가 개선된다.
본 발명의 다른 실시예에 따르면, 전하 균형 MOSFET(특히 저전압 응용 제품에 이용되지만 이에 한정되지는 않음)에 대한 추가적 방법 및 구조들은 게이트 트랜치들 사이에 비-게이트(non-gated) 실드 트랜치를 이용한다. 이러한 실시예들이 이하에 기재되어 있다.
기존의 트랜치 게이트 FET보다 높은 항복 전압을 획득하기 위하여 드레인-소스 간 높은 역 바이어스(reverse bias) 하에서의 고갈(depletion)을 제어하기 위해, 전하 균형 트랜치 게이트 FET는 메사의 폭과 드리프트 영역(전형적으로, 에피택시층임)의 도핑 농도에 의존한다. 메사의 폭은, 인접한 게이트 트랜치들 사이의 메사의 중앙에 연속된 고농도 본체 접촉 영역을 정의하기 위한 포토리소그라피의 성능에 의해 제한된다. 그러나, 본 발명의 일 실시예에 따르면, 게이트 트랜치들 사이에 산재된 추가적인 비-게이트 실드 트랜치의 사용에 의해 동일한 항복 전압에 대한 드리프트 영역 저항성을 감소시키고, 효율적으로 디바이스의 온-상태를 약화시키며, 개선된 전하 균형 특성을 달성할 수 있다.
도 6a 내지 6g는 본 발명의 일 실시예에 따른, 게이트 트랜치들 사이에 편입된 자기 정렬된 비-게이트 트랜치를 포함하는 트랜치 게이트 FET를 형성하는 바람직한 처리 흐름을 도시하는 단순화된 단면도이다. 도 6a에서, 기존의 기술을 이용하여, 트랜치 202 및 204가 실리콘 영역 200 내로 식각된다. 일 실시예에서, 실리콘 영역 200은 고농도로 도핑된 n-타입 기판 및 상기 기판 위의 n-타입 에피택시층을 포함한다.
트랜치 202는 비-게이트 트랜치라고 할 것이고, 트랜치 204는 게이트 트랜치라고 할 것이다. 메사 표면 208 위에서 연장되고 트랜치 202 및 204의 측벽과 바닥면을 덮는 유전체층 206(예를 들면, 성장된 산화물임)이 공지의 기술을 이용하여 형성된다. 도 6b에서, 상기 트랜치들을 채우고 상기 메사 영역 위에서 연장되는 유전체 물질 210(예를 들면, SACVD와 같은 증착된 박막임)이 기존의 방법을 이용하여 증착된다. 도 6c에서, 상기 트랜치들 내에 잔존하는 상기 유전체 물질 210의 최상면이 메사 표면 208과 실질적으로 동일 평면상에 존재하도록, 평탄화 처리가 공지의 기술을 이용하여 수행된다.
도 6d에서, 기존의 방법을 이용하여, 마스크층(예를 들면, 포토레지스트)이 비-게이트 트랜치 202를 덮는 마스크 영역 214를 형성하기 위해 증착되고 패턴화되며, 게이트 유전체 204의 바닥을 따라 두꺼운 바닥측 유전체(thick bottom dielectric; TBD) 212를 형성하기 위해, 게이트 트랜치 204 내의 유전체층 206 및 유전체 물질 210이 우묵하게 된다(recessed). 도 6e에서, 마스크 영역 214가 제거되고, 게이트 트랜치 204의 측벽을 덮고 메사 표면과 비-게이트 트랜치 202 위에서 연장되는 게이트 유전체층 220(예를 들면, 산화물을 포함함)이 기존의 기술을 이용하여 형성된다. 게이트 트랜치 204 내에 리세스(recessed) 게이트 전극 222를 형성하기 위해, 폴리실리콘층이 증착되고 게이트 트랜치 204 내로 우묵하게 된다. 순차적으로, 실리콘 영역 200 내에 p-타입 본체 영역 226을 형성하고 본체 영역 226 내에 고농도로 도핑된 n-타입 소스 영역을 형성하기 위해, 기존의 블랭킷 본체 및 소스 주입이 디바이스의 활성 영역에서 수행된다.
도 6f에서, 공지의 기술을 이용하여, 게이트 트랜치 204 위에서만 연장되는 유전체 캡(cap) 230을 형성하기 위해, 유전체층(예를 들면, BPSG를 포함함)이 상기 구조물 위에 형성되고, 패턴화 및 식각된다. 비-게이트 트랜치 202 내의 유전체 물질 206 및 210을 본체 영역 226의 측벽을 부분적으로 노출시킬 만큼 우묵하게 하기 위해, 동일한 유전체 식각이 사용될 수 있다. 따라서, 유전체 영역 252가 비-게이트 트랜치 202의 바닥을 따라 잔존한다.
도 6g에서, 비-게이트 트랜치 202가 고농도 본체 영역 234를 형성하기 위해 도전성 물질(예를 들면, 고농도로 도핑된 p-타입 폴리실리콘)로 채워진다. 소스 상호 접속층 236(예를 들면, 금속을 포함함)이 소스 영역들 224 및 고농도 본체 영역들 234와 접속하도록 상기 구조물 위에 형성된다. 일 실시예에서는 고농도 본체 영역 234를 형성함에 있어서, 소스 영역 224의 측벽을 부분적으로 노출시키기 위하여, 증착된 상기 도전성 물질이 비-게이트 트랜치 202 내로 우묵하게 된다. 이는 소스 상호 접속층 230이 소스 영역 224의 측벽과 직접 접속할 수 있도록 하여, 소스 접속 저항을 감소시킨다.
도면으로부터 알 수 있듯이, 소스 영역 224는 상기 트랜치들에 자기 정렬된다. 스트라이프(stripe) 형태의 셀 구조가 사용되는 일 실시예에서는, 도 6a 내지 6g에서 도시된 상기 처리 시퀀스가, 역시 자기 정렬되는 연속된 고농도 본체 영역 234를 형성하도록 한다. 최종 구조물의 이들 및 다른 자기 정렬된 형상들은 매우 조밀한 셀 피치를 달성하게 한다. 또한, 상기 소스 및 고농도 본체 영역의 각각을 형성함에 있어서 전형적으로 요구되는 마스크 단계가 제거되고, 이로써 비용이 감소되고 처리 복잡도가 최소화된다.
일 실시예에서, 하나의 비-게이트 트랜치가 모든 두 개의 게이트 트랜치들 사이에 형성된다. 다른 실시예에서, 게이트-드레인 용량을 감소시키기 위해 게이트 트랜치에 대한 비-게이트 트랜치의 보다 큰 비율이 사용된다(예를 들면, 두 개 또는 그 이상의 비-게이트 트랜치가 모든 두 개의 게이트 트랜치들 사이에 형성됨). 또 다른 실시예에서는, 비-게이트 및 게이트 트랜치를 동시에 형성하는 대신, 비-게이트 트랜치가 게이트 트랜치와 다른 처리 단계에서 형성된다. 이는 추가적인 처리 단계를 야기하는 한편, 이러한 실시예는 처리 및 구조의 다양한 특징을 최적화함에 있어서 유연성을 제공한다.
도 7a 내지 7h는 본 발명의 일 실시예에 따른, 게이트 트랜치들 사이에 편입된 자기 정렬된 비-게이트 트랜치를 포함하는 실드 게이트 FET를 형성하는 다른 바람직한 처리 흐름을 도시하는 단순화된 단면도이다. 도 7a에서, 게이트 트랜치 304 및 비-게이트 트랜치 302가 n-타입 실리콘 영역 300 내로 식각된다. 일 실시예에서, 실리콘 영역 300은 고농도로 도핑된 n-타입 기판 및 상기 기판 위의 n-타입 에피택시층을 포함한다. 이러한 실시예의 일 변형례에서는 트랜치 302 및 304가 상기 에피택시층 내에서 종단되고, 다른 변형례에서는 트랜치 320 및 304가 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단된다.
도 7a에서, 메사 표면 308 위에서 연장되고 트랜치 302 및 304의 측벽 및 바닥면을 덮는 실드 유전체층 306(예를 들면, 산화물을 포함함)이 공지의 기술을 이용하여 형성된다. 트랜치 302 및 304 내에 실드 전극 310을 형성하기 위해, 폴리실리콘층이 기존의 기술을 이용하여 증착되고 트랜치 302 및 304 내로 깊이 우묵하게 된다. 도 7b에서, 상기 트랜치들을 채우고 상기 메사 영역 위에서 연장되는 유전체 물질 312(예를 들면, SACVD를 이용하는 증착된 박막)가 기존의 방법을 이용하여 증착된다. 도 7c에서, 상기 트랜치 내에 잔존하는 유전체 물질 312의 최상면이 메사 표면 308과 실질적으로 동일 평면상에 존재하도록, 공지의 기술을 이용하여 평탄화 처리가 수행된다.
도 7d에서, 기존의 방법을 이용하여, 비-게이트 트랜치 302를 덮는 마스크 영역 314를 형성하기 위해 마스크층(예를 들면, 포토레지스트)이 증착되고 패턴화되며, 실드 전극 310 위에 전극 간 유전체 316(inter-electrode dielectric; IED)을 형성하기 위해, 게이트 트랜치 304 내의 유전체층 306 및 유전체 물질 312가 미리 정해진 깊이까지 우묵하게 된다. 도 7e에서, 마스크 영역 314가 제거되고, 게이트 트랜치 304의 상측 측벽을 덮고 메사 표면 및 비-게이트 트랜치 302 위에서 연장되는 게이트 유전체층 322(예를 들면, 산화물을 포함함)가 기존의 기술을 이용하여 형성된다. 게이트 트랜치 304 내에 리세스 게이트 전극 324를 형성하기 위해, 폴리실리콘층이 증착되고 게이트 트랜치 304 내로 우묵하게 된다. 도 7f에서, 실리콘 영역 300 내에 p-타입 본체 영역 328을 형성하고, 본체 영역 328 내에 고농도로 도핑된 n-타입 소스 영역 326을 형성하기 위해, 기존의 블랭킷 본체 및 소스 주입이 본 디바이스의 활성 영역에서 순차적으로 수행된다.
도 7g에서, 게이트 트랜치 304 위에 유전체 캡 330을 형성하기 위해, 공지의 기술을 이용하여 유전체층(예를 들면, BPSG를 포함함)이 상기 구조물 위에 형성되고 패턴화 및 식각된다. 비-게이트 트랜치 302 내의 유전체 물질 306 및 310을 본체 영역 328의 측벽을 부분적으로 노출시킬 만큼 우묵하게 하기 위해, 동일한 유전체 식각이 사용될 수 있다. 따라서, 유전체 물질 325가 비-게이트 트랜치 302 내에 실드 전극 310 위에 잔존한다. 비-게이트 트랜치 302가 고농도 본체 영역 332를 형성하기 위해 도전성 물질(예를 들면, 고농도로 도핑된 p-타입 폴리실리콘)로 채워진다. 소스 상호 접속층 334(예를 들면, 금속을 포함함)가 소스 영역들 326 및 고농도 본체 영역들 332와 접속하도록, 상기 구조물 위에 형성된다. 일 실시예에서는 고농도 본체 영역 332를 형성함에 있어서, 소스 영역 326의 측벽을 부분적으로 노출시키기 위하여, 증착된 상기 도전성 물질이 비-게이트 트랜치 302 내로 우묵하게 된다. 이는 소스 상호 접속층 334가 소스 영역 326의 측벽과 직접 접속할 수 있도록 하여, 소스 접속 저항을 감소시킨다.
이전의 실시예에서와 같이, 소스 영역 326은 상기 트랜치들에 자기 정렬되고, 스트라이프 형태의 셀 구조가 사용되는 일 실시예에서는, 도 7a 내지 7h에서 도시된 상기 처리 시퀀스가, 역시 자기 정렬되는 연속된 고농도 본체 영역 332를 형성하게 한다. 최종 구조물의 이들 및 다른 자기 정렬된 형상들은 매우 조밀한 셀 피치를 달성하게 한다. 또한, 상기 비-게이트 트랜치 내의 실드 전극은 동일한 항복 전압에 대해 드리프트 영역 저항이 감소될 수 있도록 한다. 또한, 상기 소스 및 고농도 본체 영역의 각각을 형성함에 있어서 전형적으로 요구되는 마스크 단계가 제거되고, 이로써 비용이 감소되고 처리 복잡도가 최소화된다.
상기 게이트 및 비-게이트 트랜치 내의 실드 전극들은 제3차원에서 상기 소스 상호 접속층에 전기적으로 접속될 수 있고, 또는 부유(floating)하게 될 수도 있다. 일 실시예에서, 하나의 비-게이트 트랜치가 모든 두 개의 게이트 트랜치들 사이에 형성된다. 다른 실시예에서, 게이트-드레인 용량을 감소시키기 위해 게이트 실드 트랜치에 대한 비-게이트 트랜치의 보다 큰 비율이 사용된다(예를 들면, 두 개 또는 그 이상의 비-게이트 트랜치가 모든 두 개의 게이트 트랜치들 사이에 형성됨). 또 다른 실시예에서는, 비-게이트 및 게이트 트랜치를 동시에 형성하는 대신, 비-게이트 트랜치가 게이트 트랜치와 다른 처리 단계에서 형성된다. 이는 추가적인 처리 단계를 야기하는 한편, 이러한 실시예는 처리 및 구조의 다양한 특징을 최적화함에 있어서 유연성을 제공한다.
도 8a 내지 8h는 본 발명의 다른 실시예에 따른, 게이트 트랜치들 사이에 편입된 자기 정렬된 비-게이트 트랜치를 포함하는 실드 게이트 FET를 형성하는 또 다른 바람직한 처리 흐름을 도시하는 단순화된 단면도이다. 도 8a에서, 게이트 트랜치 404 및 비-게이트 트랜치 402가 n-타입 실리콘 영역 400 내로 식각된다. 일 실시예에서, 실리콘 영역 400은 고농도로 도핑된 n-타입 기판 및 상기 기판 위의 n-타입 에피택시층을 포함한다. 이러한 실시예의 일 변형례에서는 트랜치 402 및 404가 상기 에피택시층 내에서 종단되고, 다른 변형례에서는 트랜치 402 및 404가 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단된다.
도 8a에서, 메사 표면 414 위에서 연장되고 트랜치 402 및 404의 측벽 및 바닥면을 덮는 실드 유전체층 406(예를 들면, 산화물을 포함함)이 공지의 기술을 이용하여 형성된다. 도시된 바와 같이, 폴리실리콘층이 증착되고 실드 유전체층 406의 최상면의 조금 아래로 에치-백(etch-back)된다. 도 8b에서, 기존의 방법을 이용하여, 비-게이트 트랜치 402를 덮는 마스크 영역 412를 형성하기 위해 마스크층(예를 들면, 포토레지스트)이 증착되고 패턴화된다. 도 8c에서, 게이트 트랜치 404에 실드 전극 410을 형성하기 위해 게이트 트랜치 404 내의 폴리실리콘 410이 상기 트랜치 내로 깊이 우묵하게 된다. 도시된 바와 같이, 마스크 영역 412가 제거되고 실드 유전체층 406이 에치-백 된다.
도 8d에서, 게이트 트랜치 404의 상측 측벽을 덮고 실드 전극 410, 메사 표면 및 비-게이트 트랜치 402 위에서 연장되는 게이트 유전체층 420(예를 들면, 산화물을 포함함)이 기존의 기술을 이용하여 성장된다. 게이트 트랜치 404 내에 리세스 게이트 전극 418을 형성하기 위해, 폴리실리콘층이 증착되고 게이트 트랜치 404 내로 우묵하게 된다. 도 8e에서, 실리콘 영역 400 내에 p-타입 본체 영역 424를 형성하고, 본체 영역 424 내에 고농도로 도핑된 n-타입 소스 영역 422를 형성하기 위해, 기존의 블랭킷 본체 및 소스 주입이 본 디바이스의 활성 영역에서 수행된다.
도 8f에서, 게이트 트랜치 404 위에 유전체 캡 426을 형성하기 위해, 공지의 기술을 이용하여 유전체층(예를 들면, BPSG를 포함함)이 상기 구조물 위에 형성되고 패턴화 및 식각된다. 비-게이트 트랜치 402 내의 실드 유전체 406을 본체 영역 424의 측벽을 부분적으로 노출시킬 만큼 우묵하게 하기 위해, 동일한 유전체 식각이 사용될 수 있다. 도 8g에서, 도전성 물질(예를 들면, 고농도로 도핑된 p-타입 폴리실리콘)이 비-게이트 트랜치 402를 채우기 위해 증착되고 에치-백되어, 비-게이트 트랜치 402 내에 고농도 본체 영역 430을 형성한다. 도 8h에서, 소스 상호 접속층 432(예를 들면, 금속을 포함함)가 소스 영역들 422 및 고농도 본체 영역들 430과 접속하도록, 상기 구조물 위에 형성된다.
도면으로부터 알 수 있듯이, 소스 영역 422는 상기 트랜치들에 자기 정렬된다. 스트라이프 형태의 셀 구조가 사용되는 실시예에서는, 도 8a 내지 8h에 도시된 상기 처리 시퀀스가, 역시 자기 정렬되는 연속된 고농도 본체 영역 430을 형성하게 한다. 최종 구조물의 이들 및 다른 자기 정렬된 형상들은 매우 조밀한 셀 피치를 달성하게 한다. 또한, 상기 비-게이트 트랜치 내의 실드 전극은 항복 전압을 저하시키지 않으면서 드리프트 영역 저항성이 감소될 수 있도록 한다. 또한, 상기 소스 및 고농도 본체 영역의 각각을 형성함에 있어서 전형적으로 요구되는 마스크 단계가 제거되고, 이로써 비용이 감소되고 처리 복잡도가 최소화된다.
도면으로부터 알 수 있듯이, 비-게이트 트랜치 402 내의 실드 전극 408은 고농도 본체 영역 430을 거쳐 소스 상호 접속부 432에 전기적으로 접속된다. 일 실시예에서, 하나의 비-게이트 트랜치가 모든 두 개의 게이트 트랜치들 사이에 형성된다. 다른 실시예에서, 게이트-드레인 용량을 감소시키기 위해 게이트 실드 트랜치에 대한 비-게이트 트랜치의 보다 큰 비율이 사용된다(예를 들면, 두 개 또는 그 이상의 비-게이트 트랜치가 모든 두 개의 게이트 트랜치들 사이에 형성됨). 또 다른 실시예에서는, 비-게이트 및 게이트 트랜치를 동시에 형성하는 대신, 비-게이트 트랜치가 게이트 트랜치와 다른 처리 단계에서 형성된다. 이는 추가적인 처리 단계를 야기하는 한편, 이러한 실시예는 처리 및 구조의 다양한 특징을 최적화함에 있어서 유연성을 제공한다.
도 9는 고농도 본체 영역이 비-게이트 트랜치 내부가 아닌 본체 영역 내에 형성되는, 비-게이트 트랜치를 포함하는 실드 게이트 FET의 단순화된 단면도이다. 고농도 본체 영역 520이 본체 영역 516 내에 형성되고, 소스 상호 접속층 518이 비-게이트 트랜치 502의 상부 내로 연장되고 상기 비-게이트 트랜치 502의 상부를 채운다는 점을 제외하고는, 도 9의 실드 게이트 FET 구조는 도 7h의 것과 유사하다. 도시된 바와 같이, 소스 상호 접속층은 소스 영역 514와 메사 표면 및 상기 소스 영역의 측벽을 따라 전기적으로 접속하고, 고농도 본체 영역 520과 그 측벽을 따라 접속한다. 도 9의 상기 FET의 나머지 구조적 특징은 도 7h의 것들과 유사하므로, 설명되지 않을 것이다.
도 9의 FET 구조물을 형성하는 처리 흐름은 이하의 변경 사항들을 제외하고는 도 7a 내지 7h에 도시된 것들과 유사하다. 도 7g에서, 비-게이트 트랜치 302 내의 유전체 물질 306 및 310을 우묵하게 하여 본체 영역 328의 측벽이 부분적으로 노출된 후, 비-게이트 트랜치 302의 노출된 측벽들로의 p-타입 도펀트의 두 가지 경로의 경사진 주입이, 본체 영역 내에 고농도 본체 영역 520(도 9)을 형성하기 위해 수행된다. 일 실시예에서, 상기 두 가지 경로의 경사진 주입을 수행함에 있어서 마스크가 사용되지 않고, 상기 비-게이트 트랜치 부근에서의 상기 소스 영역들의 유효한 도핑 농도가 상기 고농도 본체 주입에 의해 어떠한 유의미한 영향도 받지 않도록, 상기 고농도 본체 주입 분량이 소스 영역들보다 낮게 선택된다.
도 7h에서, 상기 구조물 위에 소스 상호 접속층을 증착할 때 상기 소스 상호 접속층은 비-게이트 트랜치를 채우므로, 도 9에 도시된 바와 같이, 상기 고농도 본체 영역들 및 상기 소스 영역들과, 그들의 측벽을 따라 전기적으로 접속한다. 도 9의 실시예는 상기한 도 7h에서 도시된 실시예들과 동일한 특징 및 이점을 갖는다. 또한, 상기한 도 7a 내지 7h의 실시예들에 대한 대체적 변형례 및 실시예들이 도 9의 FET 구조에도 적용된다.
도 10은 상기 고농도 본체 영역이 상기 비-게이트 트랜치 내부가 아닌 본체 영역 내에 형성되는, 비-게이트 트랜치를 포함하는 트랜치 게이트 FET의 단순화된 단면도이다. 고농도 본체 영역 620이 본체 영역 618 내에 형성되고 소스 상호 접속층 622가 비-게이트 트랜치 602의 상부 내로 연장되고 상기 비-게이트 트랜치 602의 상부를 채운다는 점을 제외하고는, 도 10의 트랜치 게이트 FET 구조는 도 6g의 것과 유사하다. 도시된 바와 같이, 소스 상호 접속층은 소스 영역 514와 메사 표면 및 상기 소스 영역의 측벽을 따라 전기적으로 접속하고, 고농도 본체 영역 520과 그 측벽을 따라 접속한다. 도 10의 상기 FET의 나머지 구조적 특징은 도 6g의 것들과 유사하므로, 설명되지 않을 것이다.
도 10의 FET 구조를 형성하는 처리 흐름은 이하의 변경 사항들을 제외하고는 도 6a 내지 6g에서 도시된 것들과 유사하다. 도 6f에서, 비-게이트 트랜치 202 내의 유전체 물질 206 및 210을 우묵하게 하여 본체 영역 226의 측벽이 부분적으로 노출된 후, 비-게이트 트랜치 202의 노출된 측벽들로의 p-타입 도펀트의 두 가지 경로의 경사진 주입이 상기 본체 영역 내에 고농도 본체 영역 620(도 10)을 형성하기 위해 수행된다. 일 실시예에서, 상기 두 가지 경로의 경사진 주입을 수행함에 있어서 마스크가 사용되지 않고, 상기 비-게이트 트랜치 부근에서의 상기 소스 영역들의 유효한 도핑 농도가 상기 고농도 본체 주입에 의해 어떠한 유의미한 영향도 받지 않도록, 상기 고농도 본체 주입 분량이 소스 영역들보다 낮게 선택된다.
도 6g에서, 상기 구조물 위에 소스 상호 접속층을 증착할 때 상기 소스 상호 접속층은 비-게이트 트랜치를 채우므로, 도 10에 도시된 바와 같이, 상기 고농도 본체 영역들 및 상기 소스 영역들과, 그들의 측벽을 따라 전기적으로 접속한다. 도 10의 실시예는 상기한 도 6g에서 도시된 실시예들과 동일한 특징 및 이점을 갖는다. 또한, 상기한 도 6a 내지 6g의 실시예들에 대한 대체적 변형례 및 실시예들이 도 10의 FET 구조에도 적용된다.
본 발명의 다양한 구조 및 방법이, 다른 이점들 및 특징들 가운데 더욱더 낮은 온-저항, 보다 높은 차단(blocking) 성능 및 보다 높은 효율을 달성하기 위해, 2004년 12월 29일자로 출원되고 참조를 통해 그 전체가 본 명세서에 편입된 공동 양도된 미국 출원 제11/026,276호에서 개시된, 다수의 전하 균형 및 실드 게이트 기술들(예를 들면, 도 2A 및 2B, 3A 및 3B, 4A 내지 4E, 5B 및 5C, 6 내지 8, 9A 내지 9C, 10 내지 24의 것들)은 물론, 다른 디바이스 구조물 및 제조 처리들 중 하나 또는 그 이상의 것과 결합될 수 있다. 또한, 최적화된 성능 및 구조적 특성을 갖는 전하 균형 실드 게이트 디바이스를 획득하기 위해, 상기 참조된, 공동 양도된 2006년 5월 24일자 미국 특허 출원 제11/441,386호에 개시된 다양한 실드 게이트 구조들(예를 들면, 도 4 내지 7의 것들) 및 그 형성 방법들 중 하나 또는 그 이상이 본 명세서에 개시된 전하 균형 기술들(예를 들면, 도 3a 내지 3e, 4, 5a 및 5b, 7a 내지 7h, 8a 내지 8h, 9 및 10) 중 하나 또는 그 이상과 결합될 수 있다는 점에서 유리하다.
본 명세서에 기재된 서로 다른 실시예들의 단면도들은 같은 비율로 축적되어 있지 않을 수 있고, 그 자체가 가능한 변형례들을 대응하는 구조들의 구성 설계 내로 제한하도록 의도된 것이 아니다.
다수의 특정 실시예들이 도시되고 상기 기재되었지만, 본 발명의 실시예들은 그에 한정되지 않는다. 예를 들면, 상기한 다양한 실시예들이 기존의 실리콘에 구현되어 있지만, 이러한 실시예들 및 이들의 자명한 변형례들은 또한 실리콘 카바이드(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 질화물(gallium nitride) 또는 다른 반도체 물질에 구현될 수 있다. 다른 실시예에서는, 상기 실시예들이 n-채널 트랜지스터의 맥락에서 기재된 한편, p-채널의 대응 트랜지스터가 단순히 다양한 영역들의 도전성 타입을 역전시킴으로써 형성될 수 있다. 또한, 본 명세서에 기재된 다양한 트랜지스터는, 6방 정계형, 타원형 또는 사각형 모양의 셀을 포함하는 개방형 또는 폐쇄형 셀 구조로 형성될 수 있다. 나아가, 본 발명의 실시예들은 MOSFET에 한정되지 않는다. 예를 들면, 상기한 MOSFET의 IGBT 대응물을 형성하기 위해 필요한 변경은 본 개시의 관점에서 본 발명이 속하는 기술 분야에서 통상의 지식을 자긴 자에게 자명할 것이다. 또한, 본 명세서에 기재된 소정의 실시예들은 저전압 응용 제품에 특히 유용한 한편, 고전력 응용 제품에 보다 적합하며 본 발명과 동일한 이점들 및 특징들 중 많은 것들을 갖는 트랜지스터를 형성하기 위해, 본 명세서에 기재된 처리 흐름 및 구조가 본 개시의 관점에서 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 수정될 수 있다. 나아가, 본 발명의 하나 또는 그 이상의 실시예들의 특징은 본 발명의 범위로부터 벗어나지 아니한 채 본 발명의 다른 실시예들의 하나 또는 그 이상의 특징들과 결합될 수 있다.
따라서, 본 발명의 범위는 상기 기재의 참조에 의해서가 아닌, 첨부된 청구항들 및 상기 청구항들의 모든 범위의 균등물들의 참조에 의하여 결정되어야 한다.

Claims (48)

  1. 전계 효과 트랜지스터(FET)에 있어서,
    복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하고, 제1 도전성 타입의 반도체 영역 내로 연장되는 복수의 트랜치 - 인접하는 두 개의 트랜치들 사이의 상기 반도체 영역 내에는 제2 도전성 타입의 본체 영역이 위치함 - ;
    상기 게이트 및 비-게이트 트랜치의 각각의 바닥부를 채우는 유전체 물질;
    각각의 게이트 트랜치 내의 게이트 전극; 및
    상기 비-게이트 트랜치의 측벽을 따라 대응하는 본체 영역들과 접속하는, 각각의 비-게이트 트랜치 내의 제2 도전성 타입의 도전성 물질
    을 포함하는 FET.
  2. 제1항에 있어서,
    각각의 본체 영역 내의 제1 도전성 타입의 소스 영역 - 각각의 비-게이트 트랜치 내의 상기 도전성 물질은 상기 비-게이트 트랜치의 측벽을 따라 대응하는 소스 영역들과 접속함 -; 및
    각각의 소스 영역 및 각각의 도전성 물질과 접속하는 소스 상호 접속층을 더 포함하는 FET.
  3. 제1항에 있어서,
    각각의 비-게이트 트랜치 내의 상기 유전체 물질은 상기 본체 영역의 바닥면보다 위에 최상면을 갖는 FET.
  4. 제2항에 있어서,
    각각의 소스 영역은, 측방향을 따라 두 개의 인접한 트랜치들에 의해 경계가 지어진 메사 영역의 전체 폭을 가로질러 연장되는 FET.
  5. 제1항에 있어서,
    상기 반도체 영역은 고농도로 도핑된 기판 및 그 위에 놓인 에피택시층을 포함하고, 상기 본체 영역은 상기 에피택시층의 상부 내에 형성되는 FET.
  6. 제1항에 있어서,
    상기 도전성 물질은 제2 도전성 타입의 폴리실리콘을 포함하는 FET.
  7. 제1항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 하나의 비-게이트 트랜치가 위치되는 FET.
  8. 제1항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 두 개 또는 그 이상의 비-게이트 트랜치들이 형성되는 FET.
  9. 전계 효과 트랜지스터(FET)에 있어서,
    제1 도전성 타입의 반도체 영역 내의 복수의 트랜치 - 상기 복수의 트랜치는 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하고, 인접하는 트랜치들 사이의 상기 반도체 영역 내에는 제2 도전성 타입의 본체 영역이 위치함 - ;
    각각의 게이트 및 비-게이트 트랜치의 바닥부 내의 실드 전극;
    각각의 비-게이트 트랜치 내에서 상기 실드 전극 위에 위치된 유전체층; 및
    상기 비-게이트 트랜치의 측벽을 따라 본체 영역과 접속하고, 각각의 비-게이트 트랜치 내에서 상기 유전체층 위에 위치되는 제2 도전성 타입의 도전성 물질
    을 포함하는 FET.
  10. 제9항에 있어서,
    각각의 본체 영역 내의 제1 도전성 타입의 소스 영역 - 각각의 비-게이트 트랜치 내의 상기 도전성 물질은 상기 비-게이트 트랜치의 측벽을 따라 대응하는 소스 영역들과 접속함 -; 및
    각각의 소스 영역 및 각각의 도전성 물질과 접속하는 소스 상호 접속층을 더 포함하는 FET.
  11. 제10항에 있어서,
    각각의 소스 영역은, 측방향을 따라 두 개의 인접한 트랜치들에 의해 경계가 지어진 메사 영역의 전체 폭을 가로질러 연장되는 FET.
  12. 제10항에 있어서,
    각각의 게이트 및 비-게이트 트랜치 내의 상기 실드 전극은 상기 소스 상호 접속층에 전기적으로 접속되는 FET.
  13. 제9항에 있어서,
    각각의 게이트 및 비-게이트 트랜치의 하측 측벽 및 바닥면을 덮는 실드 유전체층;
    각각의 게이트 트랜치 내에서 상기 실드 전극 위에 위치된 전극 간 유전체층; 및
    각각의 게이트 트랜치 내에서 상기 전극 간 유전체층 위에 위치된 게이트 전극을 포함하는 FET.
  14. 제9항에 있어서,
    각각의 비-게이트 트랜치 내의 상기 도전성 물질은 상기 본체 영역의 깊이 보다 얕은 깊이까지 연장되는 FET.
  15. 제9항에 있어서,
    상기 반도체 영역은 고농도로 도핑된 기판 및 그 위에 놓인 에피택시층을 포함하고, 상기 본체 영역은 상기 에피택시층의 상부 내에 형성되며, 상기 게이트 및 비-게이트 트랜치들은 상기 기판 내에서 종단되는 FET.
  16. 제9항에 있어서,
    상기 반도체 영역은 고농도로 도핑된 기판 및 그 위에 놓인 에피택시층을 포함하고, 상기 본체 영역은 상기 에피택시층의 상부 내에 형성되며, 상기 게이트 및 비-게이트 트랜치들은 상기 에피택시층 내에서 종단되는 FET.
  17. 제9항에 있어서,
    상기 도전성 물질은 제2 도전성 타입의 폴리실리콘층을 포함하는 FET.
  18. 제9항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 하나의 비-게이트 트랜치가 형성되는 FET.
  19. 제9항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 두 개 또는 그 이상의 비-게이트 트랜치들이 형성되는 FET.
  20. 전계 효과 트랜지스터(FET)에 있어서,
    제1 도전성 타입의 반도체 영역 내에 위치하고, 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하는 복수의 트랜치 - 인접하는 트랜치들 사이의 상기 반도체 영역 내에는 제2 도전성 타입의 본체 영역이 위치함 - ;
    각각의 게이트 트랜치의 바닥부 내의 실드 전극;
    각각의 비-게이트 트랜치 내의, 상기 본체 영역의 바닥면보다 위에 최상면을 갖는 실드 전극; 및
    상기 비-게이트 트랜치의 측벽을 따라 본체 영역과 접속하고, 각각의 비-게이트 트랜치 내에 위치하는 제2 도전성 타입의 도전성 물질을 포함하되,
    상기 도전성 물질은 각각의 비-게이트 트랜치 내의 상기 실드 전극과 접속되는 FET.
  21. 제20항에 있어서,
    각각의 본체 영역 내의 제1 도전성 타입의 소스 영역 - 각각의 비-게이트 트랜치 내의 상기 도전성 물질은 상기 비-게이트 트랜치의 측벽을 따라 대응하는 소스 영역들과 접속함 -; 및
    각각의 소스 영역 및 각각의 도전성 물질과 접속하는 소스 상호 접속층을 더 포함하는 FET.
  22. 제21항에 있어서,
    각각의 소스 영역은, 측방향을 따라 두 개의 인접한 트랜치들에 의해 경계가 지어진 메사 영역의 전체 폭을 가로질러 연장되는 FET.
  23. 제22항에 있어서,
    각각의 게이트 및 비-게이트 트랜치 내의 상기 실드 전극은 상기 소스 상호 접속층에 전기적으로 접속되는 FET.
  24. 제20항에 있어서,
    각각의 게이트 트랜치의 하측 측벽 및 바닥면을 덮는 실드 유전체층;
    각각의 게이트 트랜치의 상측 측벽을 덮고 각각의 게이트 트랜치 내의 상기 실드 전극 위에서 연장되는 게이트 유전체층; 및
    각각의 게이트 트랜치 내에서 상기 게이트 유전체층 위에 위치된 게이트 전극을 포함하는 FET.
  25. 제20항에 있어서,
    각각의 비-게이트 트랜치 내의 상기 도전성 물질은 상기 본체 영역의 깊이 보다 얕은 깊이까지 연장되는 FET.
  26. 제20항에 있어서,
    상기 반도체 영역은 고농도로 도핑된 기판 및 그 위에 놓인 에피택시층을 포함하고, 상기 본체 영역은 상기 에피택시층의 상부 내에 형성되며, 상기 게이트 및 비-게이트 트랜치들은 상기 기판 내에서 종단되는 FET.
  27. 제20항에 있어서,
    상기 반도체 영역은 고농도로 도핑된 기판 및 그 위에 놓인 에피택시층을 포함하고, 상기 본체 영역은 상기 에피택시층의 상부 내에 형성되며, 상기 게이트 및 비-게이트 트랜치들은 상기 에피택시층 내에서 종단되는 FET.
  28. 제20항에 있어서,
    상기 도전성 물질은 제2 도전성 타입의 폴리실리콘층을 포함하는 FET.
  29. 제20항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 하나의 비-게이트 트랜치가 형성되는 FET.
  30. 제20항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 두 개 또는 그 이상의 비-게이트 트랜치들이 형성되는 FET.
  31. 전계 효과 트랜지스터(FET)에 있어서,
    제1 도전성 타입의 반도체 영역 내의 복수의 트랜치 - 상기 복수의 트랜치는 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하고, 인접하는 트랜치들 사이의 상기 반도체 영역 내에는 제2 도전성 타입의 본체 영역이 위치함 - ;
    각각의 게이트 및 비-게이트 트랜치의 바닥부 내의 실드 전극;
    각각의 비-게이트 트랜치 내에서 상기 실드 전극 위에 위치된 유전체층; 및
    각각의 본체 영역 내에 위치하는 고농도 본체 영역
    을 포함하고,
    각각의 고농도 본체 영역은 각각의 비-게이트 트랜치의 측벽에 인접하는 FET.
  32. 제31항에 있어서,
    각각의 본체 영역 내의 제1 도전성 타입의 소스 영역; 및
    각각의 소스 영역의 상면과 접속하는 소스 상호 접속층을 더 포함하되,
    상기 소스 상호 접속층이 각각의 비-게이트 트랜치의 상부를 채우고, 이에 따라 각각의 비-게이트 트랜치의 상측 측벽을 따라 각각의 소스 영역 및 각각의 고농도 본체 영역과 접속하는 FET.
  33. 제32항에 있어서,
    각각의 소스 영역은, 측방향을 따라 두 개의 인접한 트랜치들에 의해 경계가 지어진 메사 영역의 전체 폭을 가로질러 연장되는 FET.
  34. 제32항에 있어서,
    각각의 게이트 및 비-게이트 트랜치 내의 상기 실드 전극은 상기 소스 상호 접속층에 전기적으로 접속되는 FET.
  35. 제32항에 있어서,
    상기 소스 상호 접속층은 각각의 비-게이트 트랜치 내로 상기 본체 영역의 깊이보다 얕은 깊이까지 연장되는 FET.
  36. 제31항에 있어서,
    각각의 게이트 트랜치 및 비-게이트 트랜치의 하측 측벽 및 바닥면을 덮는 실드 유전체층;
    각각의 게이트 트랜치 내에서 상기 실드 전극 위에 위치된 전극 간 유전체층; 및
    각각의 게이트 트랜치 내에서 상기 전극 간 유전체층 위에 위치된 게이트 전극을 포함하는 FET.
  37. 제31항에 있어서,
    상기 반도체 영역은 고농도로 도핑된 기판 및 그 위에 놓인 에피택시층을 포함하고, 상기 본체 영역은 상기 에피택시층의 상부 내에 형성되며, 상기 게이트 및 비-게이트 트랜치들은 상기 기판 내에서 종단되는 FET.
  38. 제31항에 있어서,
    상기 반도체 영역은 고농도로 도핑된 기판 및 그 위에 놓인 에피택시층을 포함하고, 상기 본체 영역은 상기 에피택시층의 상부 내에 형성되며, 상기 게이트 및 비-게이트 트랜치들은 상기 에피택시층 내에서 종단되는 FET.
  39. 제31항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 하나의 비-게이트 트랜치가 형성되는 FET.
  40. 제31항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 두 개 또는 그 이상의 비-게이트 트랜치들이 형성되는 FET.
  41. 전계 효과 트랜지스터(FET)에 있어서,
    제1 도전성 타입의 반도체 영역 내의 복수의 트랜치 - 상기 복수의 트랜치는 복수의 게이트 트랜치 및 복수의 비-게이트 트랜치를 포함하고, 인접하는 트랜치들 사이의 상기 반도체 영역 내에는 제2 도전성 타입의 본체 영역이 위치함 - ;
    상기 게이트 및 비-게이트 트랜치의 각각의 바닥부를 채우는 유전체 물질;
    각각의 게이트 트랜치 내에서 상기 유전체 물질 위에 위치된 게이트 전극; 및
    각각의 본체 영역 내의 고농도 본체 영역
    을 포함하고,
    각각의 고농도 본체 영역은 각각의 비-게이트 트랜치의 측벽에 인접하는 FET.
  42. 제41항에 있어서,
    각각의 본체 영역 내의 제1 도전성 타입의 소스 영역; 및
    각각의 소스 영역의 상면과 접속하는 소스 상호 접속층을 더 포함하되,
    상기 소스 상호 접속층이 각각의 비-게이트 트랜치의 상부를 채우고, 이에 따라 각각의 비-게이트 트랜치의 상측 측벽을 따라 각각의 소스 영역 및 각각의 고농도 본체 영역과 접속하는 FET.
  43. 제42항에 있어서,
    각각의 소스 영역은, 측방향을 따라 두 개의 인접한 트랜치들에 의해 경계가 지어진 메사 영역의 전체 폭을 가로질러 연장되는 FET.
  44. 제42항에 있어서,
    상기 소스 상호 접속층은 각각의 비-게이트 트랜치 내로 상기 본체 영역의 깊이보다 얕은 깊이까지 연장되는 FET.
  45. 제41항에 있어서,
    각각의 비-게이트 트랜치 내의 상기 유전체 물질은 상기 본체 영역의 바닥면보다 위에 최상면을 갖는 FET.
  46. 제41항에 있어서,
    상기 반도체 영역은 고농도로 도핑된 기판 및 그 위에 놓인 에피택시층을 포함하고, 상기 본체 영역은 상기 에피택시층의 상부 내에 형성되는 FET.
  47. 제41항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 하나의 비-게이트 트랜치가 위치되는 FET.
  48. 제41항에 있어서,
    모든 두 개의 인접한 게이트 트랜치들 사이에 두 개 또는 그 이상의 비-게이트 트랜치들이 형성되는 FET.
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