KR20230133567A - 파워 모스펫 - Google Patents
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- 210000000746 body region Anatomy 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 41
- 239000013256 coordination polymer Substances 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 18
- 230000000149 penetrating effect Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 abstract description 18
- 230000002457 bidirectional effect Effects 0.000 abstract description 17
- 239000010410 layer Substances 0.000 description 396
- 108091006146 Channels Proteins 0.000 description 119
- 230000005684 electric field Effects 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
본 발명의 파워 모스펫은 고농도의 제1형 도핑층이 형성된 제1소스 영역(61)과 제1소스 영역(61) 하부에 제1소스 영역(61) 보다 상대적으로 낮은 농도를 갖는 저농도의 제1형 도핑층인 에피층(20) 또는 소스 도핑층(65)에 의해 형성된 제2소스 영역(63)을 구비하여, 제1소스 영역(61)에 연결된 소스 전극층(70)과 제2형 도핑층으로 형성된 바디 영역(41)에 연결된 바이어스 전극층(80)을 이격되어 배치시켜 형성되는 양방향 다이오드에 의해 양방향 다이오드의 전류 흐름을 제어할 수 있고, 제2소스 영역(63)쪽으로의 공핍층을 최대한 넓히기 위해 채널층(40)의 농도에 비해서 낮은 농도를 갖는 제2소스 영역(63)을 형성하여 채널 길이를 증가시키지 않고 제2소스 영역(63)과 채널층(40)에 의해 형성되는 다이오드 내압을 높일 수 있다.
Description
본 발명은 파워 모스펫에 관한 것으로, 특히 고농도의 제1형 도핑층이 형성된 제1소스 영역과 제1소스 영역 하부에 제1소스 영역 보다 상대적으로 낮은 농도를 갖는 저농도의 제1형 도핑층이 형성된 제2소스 영역을 형성하고, 제1소스 영역에 연결된 소스 전극과 제2형 도핑층으로 형성된 바디 영역에 연결된 바이어스 전극을 이격되어 배치시켜 형성되는 양방향 다이오드에 의해 양방향 다이오드의 전류 흐름을 제어할 수 있고, 제2소스 영역쪽으로의 공핍층을 최대한 넓히기 위해 채널층의 농도에 비해서 낮은 농도를 갖는 제2소스 영역을 형성하여 채널 길이를 증가시키지 않고 제2소스 영역과 채널층에 의해 형성되는 다이오드 내압을 높일 수 있는 파워 모스펫에 관한 것이다.
파워 모스펫은 고농도의 N+형 반도체 기판 상에 저농도의 N-형 에피텍셜층으로 형성된 드레인 영역이 제공되고, 드레인 영역 상부에는 저농도의 P형 채널층인 바디 영역이 형성되고, 반도체 기판 표면에서 드레인 영역으로 수직으로 트렌치가 형성되고, 트렌치 각각의 내벽에는 게이트 산화막으로 덮이고, 게이트 전극은 트렌치에 매립된다.
트렌치에 인접한 채널층의 표면에는 고농도의 N+형 소스영역이 형성되고, 트렌치는 층간절연막으로 덮이고, 층간절연막 상부에는 소스영역과 바디 영역이 공통으로 접속되는 소스 전극이 형성되고, 반도체 기판의 하부는 드레인 전극이 되고, 드레인 전극은 웨이퍼 내에서 공통으로 연결된다.
상기와 같이 구성되는 파워 모스펫은 휴대단말기의 전지로 주로 사용되는 2차 전지의 충방전을 관리하는 배티리 보호 회로에 사용된다.
상기 종래의 파워 모스펫은 바디 영역과 소스 영역이 소스 전극에 공통으로 접속되어 있어 소스 영역과 드레인 영역에 단방향 다이오드만이 형성되어, 배터리 보호 회로의 양방향 스위칭 소자로 사용하기 위해 2개의 파워 모스펫을 직렬 연결하여 각각의 소스 전극의 전위에 의해 양방향으로 전류 경로를 형성시켜야 하므로 온 저항이 높고, 회로의 면적이 증가하게 되는 문제점을 가지고 있다.
상기의 문제점을 해결하기 위해 미국특허 US 7,528,441호 "절연 게이트 반도체 소자"(등록일자 : 2009.05.05)는 N+형의 제1형 도핑층으로 형성된 소스 영역과 연결되는 소스 전극인 제1전극층과 백게이트 영역과 연결되는 연결되는 제2전극층을 개별적으로 형성하여 N+형의 제1형 도핑층으로 형성된 소스 영역과 P-형의 제2형 도핑층으로 형성된 채널층에 의해 형성된 다이오드와 N-형의 제1형 도핑층으로 형성된 반도체층인 제1형 에피층과 채널층에 의해 형성된 다이오드에 의해 양방향 다이오드가 형성되므로 하나의 모스펫을 이용하여 소스 전극과 제2전극층에 각각 소정의 전위를 인가하여 양방향 다이오드의 전류 흐름을 제어할 수 있다.
그러나, 상기 미국특허 US 7,528,441호는 소스 영역인 제1형 도핑층의 농도가 채널층인 제2형 도핑층의 농도에 비해 상대적으로 높게 형성되어 제1형 도핑층과 제2형 도핑층에 의해 형성되는 다이오드의 내압이 제2형 도핑층과 제1형 에피층에 의해 형성되는 다이오드의 내압에 비해 상대적으로 낮아지는 문제점을 가지고 있다.
상기 종래의 파워 모스펫은 제1형 도핑층과 제2형 도핑층에 의해 형성되는 다이오드의 내압을 증가시키기 위해 제2형 도핑층의 깊이를 깊게 형성할 수 있으나, 제2형 도핑층의 깊이를 깊게 형성하는 경우 파워 모스펫 소자의 채널 길이가 길어지게 되어 통전시 파워 모스펫 소자의 온 저항값이 커지게 되어 소자의 특성을 저하시키는 문제점을 가지고 있다.
본 발명의 목적은 고농도의 제1형 도핑층이 형성된 제1소스 영역과 제1소스 영역 하부에 제1소스 영역 보다 상대적으로 낮은 농도를 갖는 저농도의 제1형 도핑층이 형성된 제2소스 영역을 형성하고, 제1소스 영역에 연결된 소스 전극과 제2형 도핑층으로 형성된 바디 영역에 연결된 바이어스 전극을 이격되어 배치시켜 형성되는 양방향 다이오드에 의해 양방향 다이오드의 전류 흐름을 제어할 수 있고, 제2소스 영역쪽으로의 공핍층을 최대한 넓히기 위해 채널층의 농도에 비해서 낮은 농도를 갖는 제2소스 영역을 형성하여 채널 길이를 증가시키지 않고 제2소스 영역과 채널층에 의해 형성되는 다이오드 내압을 높일 수 있는 파워 모스펫을 제공하는 데 있다.
상기의 목적을 달성하기 위하여 본 발명의 파워 모스펫은 제1형 도핑층으로 형성된 반도체 기판;
상기 반도체 기판 상에 배치되고, 상기 반도체 기판의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도 제1형 도핑층으로 형성된 에피층;
상기 반도체 기판과 평행한 방향으로 연장되어 상기 에피층의 상부를 관통하여 형성되는 다수의 트렌치들;
상기 에피층 상부 내부에 상기 다수의 트렌치들의 외측면을 에워싸는 제2형 도핑층에 의해 형성되는 채널층;
상기 트렌치 내에 배치된 게이트 전극;
상기 채널층 상부의 에피층 내에 제1형 도핑층에 의해 형성되는 제1소스 영역과, 상기 제1소스 영역 하부와 상기 채널층 상부에 상기 제1소스 영역의 제1형 도핑층의 농도에 비해 상대적으로 낮은 농도인 저농도 제1형 도핑층에 의해 형성되는 제2소스 영역;
상기 제1소스 영역 상에 배치되고, 상기 제1소스 영역과 접하는 소스 전극층;
상기 소스 전극층과 이격되어 배치되며, 상기 채널층에 바이어스 전원을 공급하는 바이어스 전극층; 및
상기 게이트 전극과 소스 전극층 사이에 형성되어 상기 게이트 전극과 소스 전극층을 절연시키는 절연층을 구비한 것을 특징으로 한다.
또한, 본 발명의 파워 모스펫은 제1형 도핑층으로 형성된 반도체 기판;
상기 반도체 기판 상에 배치되고, 상기 반도체 기판의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도 제1형 도핑층으로 형성된 에피층;
상기 반도체 기판과 평행한 방향으로 연장되어 상기 에피층의 상부를 관통하여 형성되는 다수의 트렌치들;
상기 에피층 표면에서부터 상기 에피층 내측으로 상기 다수의 트렌치들의 외측면을 에워싸는 제2형 도핑층이 형성되며, 상기 제2형 도핑층의 양 가장자리에 바디 영역을 갖는 채널층;
상기 트렌치 내에 배치된 게이트 전극;
상기 채널층 내에 제1형 도핑층에 의해 형성되는 제1소스 영역과, 상기 제1소스 영역 하부에 상기 제1소스 영역의 제1형 도핑층의 농도에 비해 상대적으로 낮은 농도인 저농도 제1형 도핑층에 의해 형성되는 제2소스 영역;
상기 제1소스 영역 상에 배치되고, 상기 제1소스 영역과 접하는 소스 전극층;
상기 바디 영역 상에 배치되고, 상기 소스 전극층과 전기적으로 분리되며 상기 바디 영역과 접하는 바이어스 전극층; 및
상기 게이트 전극과 소스 전극층 사이에 형성되어 상기 게이트 전극과 소스 전극층을 절연시키는 절연층을 구비한 것을 특징으로 한다.
본 발명의 파워 모스펫은 고농도의 제1형 도핑층이 형성된 제1소스 영역과 제1소스 영역 하부에 제1소스 영역 보다 상대적으로 낮은 농도를 갖는 저농도의 제1형 도핑층이 형성된 제2소스 영역을 형성하고, 제1소스 영역에 연결된 소스 전극과 제2형 도핑층으로 형성된 바디 영역에 연결된 바이어스 전극을 분리시켜 형성되는 양방향 다이오드에 의해 양방향 다이오드의 전류 흐름을 제어할 수 있고, 제2소스 영역쪽으로의 공핍층을 최대한 넓히기 위해 채널층의 농도에 비해서 낮은 농도를 갖는 제2소스 영역을 형성하여 채널 길이를 증가시키지 않고 제2소스 영역과 채널층에 의해 형성되는 다이오드 내압을 높일 수 있다.
도 1은 본 발명의 파워 모스펫의 단면도.
도 2는 도 1의 a-a'선에 따른 깊이에 대한 농도프로파일을 도시한 도면.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 공정 단면도.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 공정 단면도.
도 5a 내지 도 5c는 본 발명의 제3실시예에 따른 공정 단면도.
도 6a 내지 도 6e는 본 발명의 제4실시예에 따른 공정 단면도.
도 7a 및 도 7b는 제2소스 영역과 채널층에 의한 공핍층에 따른 다이오드 내압 특성을 설명하기 위한 도면.
도 8a 내지 도 8c는 제2소스 영역과 채널층의 농도값에 따른 다이오드 내압을 향상시키기 위한 동작을 설명하기 위한 농도프로파일을 도시한 도면이다.
도 2는 도 1의 a-a'선에 따른 깊이에 대한 농도프로파일을 도시한 도면.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 공정 단면도.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 공정 단면도.
도 5a 내지 도 5c는 본 발명의 제3실시예에 따른 공정 단면도.
도 6a 내지 도 6e는 본 발명의 제4실시예에 따른 공정 단면도.
도 7a 및 도 7b는 제2소스 영역과 채널층에 의한 공핍층에 따른 다이오드 내압 특성을 설명하기 위한 도면.
도 8a 내지 도 8c는 제2소스 영역과 채널층의 농도값에 따른 다이오드 내압을 향상시키기 위한 동작을 설명하기 위한 농도프로파일을 도시한 도면이다.
첨부된 도면을 참조하여 본 발명의 파워 모스펫을 상세히 설명하고자 한다.
도 1, 도 3a 내지 도 3f 및 도 4a 내지 도4c에 도시된 바와 같이, 본 발명의 일실시예인 파워 모스펫은, 제1형 도핑층으로 형성된 반도체 기판(10)과, 반도체 기판(10) 상에 배치되고, 반도체 기판(10)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도 제1형 도핑층으로 형성된 에피층(20)과, 반도체 기판(10)과 평행한 방향으로 연장되어 에피층(20)의 상부를 관통하여 형성되는 다수의 트렌치(30)들과, 상기 에피층(20) 상부 내부에 다수의 트렌치(30)들의 외측면을 에워싸는 제2형 도핑층에 의해 형성된 채널층(40)과, 트렌치(30) 내에 배치된 게이트 전극(50)과, 채널층(40) 상부의 에피층(20) 내에 제1형 도핑층에 의해 형성되는 제1소스 영역(61)과, 제1소스 영역(61) 하부와 채널층(40) 상부에 제1소스 영역(61)의 제1형 도핑층의 농도에 비해 상대적으로 낮은 농도인 저농도 제1형 도핑층에 의해 형성되는 제2소스 영역(63)과, 제1소스 영역(61) 상에 배치되고, 제1소스 영역(61)과 접하는 소스 전극층(70)과, 소스 전극층(70)과 이격되어 배치되며, 채널층(40)에 바이어스 전원을 공급하는 바이어스 전극층(80)과, 게이트 전극(50)과 소스 전극층(70) 사이에 형성되어 게이트 전극(50)과 소스 전극층(70)을 절연시키는 절연층(90)으로 구성된다.
또한, 본 발명의 파워 모스펫은, 제1소스 영역(61)과 트렌치(30)를 제외한 채널층(40)의 상부 에피층(20) 내에 채널층(40)과 접하는 제2형 도핑층에 의해 형성되는 바디 영역(41)을 더 구비하여, 바이어스 전극층(80)은 바디 영역(41) 상에 배치되고, 바디 영역(41)과 접하도록 구성된다.
또한, 제2소스 영역(63)은 에피층(20)으로 형성되며, 에피층(20)은 제1소스 영역(61)의 제1형 도핑층의 농도에 비해 상대적으로 낮은 농도로 형성된다.
또한, 도 1, 도 5a 내지 도 5c 및 도 6a 내지 도 6e에 도시된 바와 같이, 본 발명의 다른 실시예인 파워 모스펫은, 제1형 도핑층으로 형성된 반도체 기판(10)과, 반도체 기판(10) 상에 배치되고, 반도체 기판(10)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도 제1형 도핑층으로 형성된 에피층(20)과, 반도체 기판(10)과 평행한 방향으로 연장되어 에피층(20)의 상부를 관통하여 형성되는 다수의 트렌치(30)들과, 에피층(20) 표면에서부터 에피층(20) 내측으로 다수의 트렌치(30)들의 외측면을 에워싸는 제2형 도핑층이 형성되며, 제2형 도핑층의 양 가장자리에 바디 영역(41)을 갖는 채널층(40)과, 트렌치(30) 내에 배치된 게이트 전극(50)과, 채널층(40) 내에 제1형 도핑층에 의해 형성되는 제1소스 영역(61)과, 제1소스 영역(61) 하부에 제1소스 영역(61)의 제1형 도핑층의 농도에 비해 상대적으로 낮은 농도인 저농도 제1형 도핑층에 의해 형성되는 제2소스 영역(63)과, 제1소스 영역(61) 상에 배치되고, 제1소스 영역(61)과 접하는 소스 전극층(70)과, 바디 영역(41) 상에 배치되고, 소스 전극층(70)과 전기적으로 분리되며 바디 영역(41)과 접하는 바이어스 전극층(80)과, 게이트 전극(50)과 소스 전극층(70) 사이에 형성되어 게이트 전극(50)과 소스 전극층(70)을 절연시키는 절연층(90)으로 구성된다.
또한, 트렌치(30)들 사이 마다 채널층(40) 내에 제1형 불순물을 이온주입하여 제1형 도핑층인 소스 도핑층(65)을 형성하고, 소스 도핑층(65) 내에 제1형 불순물보다 상대적으로 높은 농도를 갖는 제1형 불순물을 이온주입하여 소스 도핑층(65) 상부에는 고농도 제1형 불순물의 이온주입에 의해 고농도 제1형 도핑층을 갖는 제1소스 영역(61)이 형성되고, 제1소스 영역(61) 하부에는 소스 도핑층(65)에 의해 형성되는 제1소스 영역(61)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도 제1형 도핑층을 갖는 제2소스 영역(63)이 형성된다.
또한, 트렌치(30)들은 채널층(40)을 관통하여 형성된다.
또한, 저농도 제1형 도핑층에 의해 형성되는 제2소스 영역(63)과 제2형 도핑층에 의해 형성되는 채널층(40)에 의해 다이오드가 형성되고, 채널층(40)과 채널층(40) 하부의 에피층(20)에 의해 다이오드가 형성된다.
또한, 제2소스 영역(63)의 제1형 도핑층의 최고치 농도값은 채널층(40)의 제2형 도핑층의 최고치 농도값(CP) 보다 낮게 형성한다.
또한, 제2소스 영역(63)의 제1형 도핑층의 농도값 들 중 최고치 농도값이 채널층(40)의 제2형 도핑층의 최고치 농도값인 채널층 최고농도값(CP)과 동일하거나 높으면, 제1형 도핑층을 갖는 제2소스 영역(63)과 제2형 도핑층을 갖는 채널층(40)의 접합경계부(JNP)를 기준으로 접합경계부(JNP)로부터 채널층(40) 내에 채널층 최고 농도값(CP)을 갖는 채널 거리(LP)와 접합 경계부(JNP)로부터 제2소스 영역(63) 내에서 채널층 최고 농도값(CP)과 동일한 농도값을 갖는 소스 거리(LN)를 산출하여, 소스 거리(LN)가 채널 거리(LP)와 동일하거나 더 긴거리를 갖도록 형성한다.
상기의 구성에 따른 본 발명의 파워 모스펫의 동작은 다음과 같다.
도 1 및 도 3a 내지 도 3f에 도시된 제1실시예의 본 발명의 파워 모스펫 동작은 다음과 같다.
도 3a에 도시된 바와 같이, 고농도의 제1형 도핑층인 N+형 반도체 기판(10) 상에 반도체 기판(10)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도의 제1형 도핑층인 N-형 에피층(20)을 성장시킨다. 반도체 기판(10) 하부에는 드레인 전극이 연결되고, 드레인 전극은 웨이퍼 내에서 공통으로 연결된다.
에피층(20)의 상부 일부분을 식각하여 반도체 기판(10)과 평행한 방향으로 연장되어 에피층(20) 상부를 관통하는 다수의 트렌치(30)들을 형성한다.
도 3b에 도시된 바와 같이, 에피층(20) 상부 표면과 트렌치(30) 내측벽면에 균일한 두께를 갖는 산화막(31)을 성장시킨 후, 폴리실리콘을 증착하고, 트렌치(30) 내에만 폴리실리콘이 매립되도록 폴리실리콘을 식각하여 트렌치(30) 내부에 게이트 전극(50)을 형성한다.
트렌치(30) 내측벽면에는 산화막(31)에 의해 게이트 절연막(31a)이 형성한다.
도 3c에 도시된 바와 같이, 제2형 불순물인 보론(Boron)을 이온주입한 후, 열처리하여 에피층(20)의 상부 표면으로 부터 사용자에 의해 정해지는 깊이, 예를들어 0.5㎛ 깊이로 이격된 제2형 도핑층을 갖는 P-형 채널층(40)을 형성한다.
즉, 채널층(40)은 에피층(20) 상부 내부에 형성되어 트렌치(30) 외측면 일부를 에워싸도록 형성되는 저농도의 제2형 도핑층이다.
도 3d에 도시된 바와 같이, 양 끝단에 형성된 트렌치(30) 외측에 배치된 에피층(20) 상부, 즉 소자의 양 외곽 영역에 형성된 에피층(20) 상부 표면에는 보론을 이온주입하여 제2형 도핑층으로 형성된 채널층(40)과 접하는 바디 영역(41)을 형성한다.
따라서 제2형 도핑층으로 형성된 바디 영역(41)과 채널층(40)은 일체화 되어, 바디 영역(41)과 접하는 바이어스 전극층(80)에 의해 바디 영역(41)과 채널층(40)은 전기적으로 연결된다.
도 3e에 도시된 바와 같이, 에피층(20) 상부 표면에 에피층(20)의 제1형 도핑층의 농도에 비해 상대적으로 높은 농도를 갖는 고농도 N+형인 제1형 불순물을 이온 주입하고 열처리하여 트렌치(30)들 사이에 형성된 채널층(40) 상부에 배치되는 에피층(20) 상부 표면에서 일정 깊이로 고농도 제1형 도핑층에 의한 제1소스 영역(61)을 형성한다.
제1소스 영역(61)과 채널층(40) 사이에 형성된 에피층(20)에 의해 제2소스 영역(63)이 형성된다.
즉, 제2소스 영역(63)은 제1소스 영역(61) 하부에 저농도의 N-형인 제1 도핑층인 에피층(20)이다.
도 3f에 도시된 바와 같이, 게이트 전극(50)과 소스 전극층(70) 사이에 게이트 전극(50)과 소스 전극층(70)을 절연시키고, 제1소스 영역(61)과 소스 전극층(70)이 전기적으로 접촉되고, 바디 영역(41)이 바이어스 전극층(80)과 전기적으로 연결되도록 필요한 영역을 식각하여 절연층(90)을 형성하고, 소자 표면에 금속층(100)을 증착한다.
도 1에 도시된 바와 같이, 금속층(100)을 부분적으로 식각하여 제1소스 영역(61) 상에 배치되고, 제1소스 영역(61)과 접하는 소스 전극층(70)을 형성하고, 소스 전극층(70)과 이격되어 바디 영역(41) 상에 배치되고, 바디 영역(41)과 접하는 바이어스 전극층(80)을 형성한다.
상기와 같이 구성되는 본 발명의 파워 모스펫은 저농도 제1형 도핑층에 의해 형성되는 제2소스 영역(63)과 제2형 도핑층인 채널층(40)에 의해 하나의 다이오드가 형성되고, 채널층(40)과 채널층(40) 하부의 에피층(20)에 의해 또 다른 다이오드가 형성되는 양방향 다이오드가 형성되고, 채널층(40)에 연결되는 바이어스 전극층(80)은 소스 전극층(70)과 이격되어 배치되어 있어 양방향 다이오드의 전류 흐름을 제어할 수 있다.
또한, 도 2에 도시된 바와 같이, 제1소스 영역(61)은 고농도 N+형인 제1형 도핑층으로 형성되고, 제2소스 영역(63)은 제1소스 영역(61) 보다 상대적으로 낮은 저농도 N-형의 제1형 도핑층인 에피층(20)으로 형성되고, 채널층(40)은 저농도 P-형의 제2형 도핑층으로 형성된다.
제2소스 영역(63)의 농도가 제1소스 영역(61)의 농도보다 상대적으로 낮은 농도를 가지며, 다이오드 내압은 도핑층의 농도가 낮을 수록 높기 때문에, 본 발명의 파워 모스펫의 양방향 다이오드들 중 제2소스 영역(63)과 제2형 도핑층인 채널층(60)에 의해 형성되는 다이오드는 종래의 파워 모스펫에 비해 채널 길이를 증가시키지 않고 다이오드 내압을 높일 수 있다.
도 7a는 제2소스 영역(63)과 채널층(40)에 역전압을 인가하기 시작할 때 초기 전계프로파일에 의한 초기 공핍층을 도시한 도면이고, 도 7b는 제2소스 영역(63)과 채널층(40)에 역전압을 증가시켰을 때 전계프로파일에 의한 확장된 공핍층을 도시한 도면이다.
도 7a 및 도 7b에 도시된 바와 같이, 채널층(40)과 제2 소스영역(63)이 접합을 이루면, 접합경계부(JNP)를 기준으로 하여 제2소스 영역(62)에는 양전하가 존재하고, 채널(40)층에는 음전하만 존재하고, 캐리어는 존재하지 않는 공핍층이 형성된다. 양전하 및 음전하의 공간적 배치에 따라서 전계가 형성되며, 전계는 접합경계부(JNP)에서 가장 높은 값을 가지게 된다. 제2소스 영역(63) 및 채널층(40)의 양단에 역바이어스 즉, 채널층(40)을 기준으로하여 제2소스 영역(63)에 양전위를 가하게 되면, 공핍층은 양방향으로 넓어지며 접합경계부(JNP)의 전계값도 동시에 상승하게 된다. 양전위의 전위의 증가와 함께 공핍층내의 최대 전계치가 증가하고 최대 전계치가 임계치에 닿았을 때, 급격한 이온화 충돌 현상의 증가와 함께 캐리어가 발생하여 전류가 흐르게 되며, 이 때의 양전위 값이 다이오드 소자의 항복전압 즉, 내압이 된다.
상기와 같이, 다이오드 소자의 내압을 높이기 위해서는 동일한 전압에서 접합경계부의 최대 전계치를 낮추는 것이 바람직하며, 이는 동일한 전압에서 공핍층을 넓히는 것을 의미한다. 또한 동일한 전압에서 공핍층을 넓히기 위해서는 각 도핑층의 농도가 낮을 수록 유리하다.
본 발명의 파워 모스펫은 소자의 온저항값을 결정짓는 채널층의 채널길이가 넓어지는 것을 방지하면서, 제2소스 영역(63)과 제2형 도핑층인 채널층(60)에 의해 형성되는 다이오드 내압을 높이기 위해서 제2소스 영역(63)쪽으로의 공핍층을 최대한 넓히기 위해 채널층(40)의 농도에 비해서 낮은 농도를 갖는 제2소스 영역(63)을 형성한다.
상기와 같이 다이오드의 공핍층을 더 넓게 형성하기 위해 도 8a에 도시된 바와 같이, 제2소스 영역(63)의 제1형 도핑층의 최고치 농도값을 채널층(40)의 제2형 도핑층의 최고치 농도값(CP) 보다 낮게 형성할 수 있으며, 이 경우 다이오드 내압이 가장 크다.
또한, 도 8b 및 도 8c에 도시된 바와 같이, 제2소스 영역(63)의 제1형 도핑층의 농도값 들 중 최고치 농도값이 채널층(40)의 제2형 도핑층의 최고치 농도값인 채널층 최고농도값(CP)과 동일하거나 높을 경우에는 제1형 도핑층을 갖는 제2소스 영역(63)과 제2형 도핑층을 갖는 채널층(40)의 접합경계부(JNP)를 기준으로 접합경계부(JNP)로부터 채널층(40) 내에 채널층 최고 농도값(CP)을 갖는 채널 거리(LP)와 접합 경계부로부터 제2소스 영역(63) 내에서 채널층 최고 농도값(CP)과 동일한 농도값을 갖는 소스 거리(LN)를 산출하고, 산출된 소스 거리(LN)가 채널 거리(LP)와 동일하거나 더 긴거리를 갖도록 형성하여, 공핍층을 제2소스 영역(63) 쪽으로 치우치도록 하여 채널층(40)의 길이를 증가시키지 않고 다이오드 내압을 높일 수 있다.
도 1 및 도 4a 내지 도 4c에 도시된 제2실시예의 본 발명의 파워 모스펫 동작은 다음과 같다.
도 4a에 도시된 바와 같이, 고농도의 제1형 도핑층인 N+형 반도체 기판(10) 상에 반도체 기판(10)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도의 제1형 도핑층인 N-형 에피층(20)을 성장시킨다.
제2형 불순물인 보론(Boron)을 이온주입한 후, 열처리하여 에피층(20)의 상부 표면으로 부터 사용자에 의해 정해지는 깊이만큼 이격된 제2형 도핑층을 갖는 P-형 채널층(40)을 형성하여 저농도의 제2형 도핑층인 채널층(40)은 에피층(20) 상부 내부에 형성된다.
도 4b에 도시된 바와 같이, 소자의 양 외곽 영역에 형성된 에피층(20) 상부 표면에 보론을 이온주입하여 제2형 도핑층으로 형성된 채널층(40)과 접하는 바디 영역(41)을 형성한다.
도 4c에 도시된 바와 같이, 에피층(20) 상부와 채널층(40)과 에피층(20) 하부의 일부분을 식각하여 반도체 기판(10)과 평행한 방향으로 연장되어 채널층(40)을 관통하는 다수의 트렌치(30)들을 형성한다.
다수의 트렌치(30)들을 형성한 후, 제1실시예의 도 3b에 도시된 바와 같이, 산화막(30)과 트렌치(30) 내부에 게이트 전극(50)을 형성하고, 제1실시예의 도 3e 및 도 3f에 도시된 바와 같이, 제1소스 영역(61)과, 제2소스 영역(63)과, 절연층(80)과, 소스 전극층(70) 및 바이어스 전극층(80)을 형성하여 도 1에 도시된 본 발명의 파워 모스펫을 형성한다.
상기와 같이, 제2실시예의 본 발명의 파워 모스펫은 반도체 기판(10) 상에 에피층(20)을 형성한 후, 에핑층(20) 내부에 채널층(40)을 형성하고, 양 가장자리의 채널층(40) 상부에 바디 영역(41)을 형성한 후, 채널층(40)을 관통하는 트렌치(30)를 형성한다는 점에서 제1실시예의 파워 모스펫과 차이가 있을 뿐, 그 이외는 동일한 방법으로 제조된다.
즉, 제1실시예의 파워 모스펫은 트렌치(30)를 먼저 형성하고 채널층(40)을 형성하는 것인데 반해, 제2실시예의 파워 모스펫은 채널층(40)를 먼저 형성하고 트렌치(30)를 형성한다.
도 1 및 도 5a 내지 도 5c에 도시된 제3실시예의 본 발명의 파워 모스펫 동작은 다음과 같다.
제3실시예의 본 발명의 파워 모스펫은 제1실시예인 도 3a 및 도 3b에 도시된 바와 같이, 반도체 기판(10) 상에 에피층(20)을 형성하고, 에피층(20) 상부를 관통하는 다수의 트렌치(30)들, 산화막(31) 및 각 트렌치(30)들 내부에 게이트 전극(50)을 형성한 후, 도 5a에 도시된 바와 같이, 제2형 불순물인 보론(Boron)을 이온주입한 후, 열처리하여 에피층(20)의 상부 표면에서부터 에피층(20) 상부 내측까지, 사용자에 의해 정해지는 깊이만큼 제2형 도핑층을 갖는 P-형 채널층(40)을 형성한다. 채널층(40)의 양 가장자리는 바이어스 전극층(80)과 접하는 바디 영역(41)이 동시에 형성된다.
도 5b에 도시된 바와 같이, 트렌치(30)들 사이 마다 채널층(40) 내에 제1형 불순물을 이온주입하여 N-형의 제1형 도핑층인 소스 도핑층(65)을 형성하여, 채널층(40) 상부의 각 트렌치(30)들 사이에는 제1형 도핑층인 소스 도핑층(65)이 형성된다.
도 5c에 도시된 바와 같이, 소스 도핑층(65) 상부에 소스 도핑층(65)을 형성하기 위한 제1형 불순물보다 상대적으로 높은 농도를 갖는 제1형 불순물을 이온주입하여 고농도 제1형 도핑층인 N+형의 제1소스 영역(61)을 형성한다.
따라서, 각 트렌치(30)들 사이의 채널층(30) 상부에는 저농도 제1도핑층인 제2소스 영역(63)이 형성되고, 제2소스 영역(63) 상부에는 고농도 제1도핑층인 제1소스 영역(61)이 형성된다.
제1소스 영역(61)과 제2소스 영역(63)을 형성한 후, 제1실시예의 도 3f에 도시된 바와 같이 절연층(90)을 형성하고, 금속층(100)을 표면에 증착한 후, 금속층(100)을 부분적으로 식각하여 도 1에 도시된 바와 같이, 소스 전극층(70)과 소스 전극층(70)과 이격된 바디 영역(41)과 접하는 바이어스 전극층(80)을 형성한다.
제1 및 제2실시예의 파워 모스펫의 경우 제2소스 영역(63)은 저농도 N-형의 에피층(20)에 의해 형성되나, 제3실시예의 파워 모스펫의 경우 제2소스 영역(63)은저농도의 제1형 불순물을 이온주입하여 형성된 N-형의 제1형 도핑층인 소스 도핑층(65)이다.
따라서, 제3실시예의 파워 모스펫은 도 2에 도시된 바와 같이, 제1소스 영역(61)은 고농도 N+형인 제1형 도핑층으로 형성되고, 제2소스 영역(63)은 제1소스 영역(61) 보다 상대적으로 낮은 저농도 N-형의 제1형 도핑층인 소스 도핑층(65)으로 형성되고, 채널층(40)은 저농도 P-형의 제2형 도핑층으로 형성되고, 양방향 다이오드들 중 제2소스 영역(63)과 제2형 도핑층인 채널층(60)에 의해 형성되는 다이오드는 채널 길이를 증가시키지 않고 다이오드 내압을 높일 수 있다.
도 1 및 도 6a 내지 도 6e에 도시된 제4실시예의 본 발명의 파워 모스펫 동작은 다음과 같다.
도 6a에 도시된 바와 같이, 고농도의 제1형 도핑층인 N+형 반도체 기판(10) 상에 반도체 기판(10)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도의 제1형 도핑층인 N-형 에피층(20)을 성장시킨다.
제2형 불순물인 보론(Boron)을 이온주입한 후, 열처리하여 에피층(20)의 상부 표면에서 부터 에피층(20) 상부 내측까지, 사용자에 의해 정해지는 깊이만큼 제2형 도핑층을 갖는 P-형 채널층(40)을 형성하고, 이때 채널층(40)의 양 가장자리의 바디 영역(41)은 동시에 형성된다.
도 6b에 도시된 바와 같이, 바디 영역(41)을 제외한 채널층(40) 내에 제1형 불순물을 이온주입하여 N-형의 제1형 도핑층인 소스 도핑층(65)을 형성하여, 채널층(40) 상부에 제1형 도핑층인 소스 도핑층(65)이 형성된다.
도 6c에 도시된 바와 같이, 소스 도핑층(65)과 채널층(40)과 에피층(20) 하부의 일부분을 식각하여 반도체 기판(10)과 평행한 방향으로 연장되어 채널층(40)을 관통하는 다수의 트렌치(30)들을 형성한다.
6d에 도시된 바와 같이, 다수의 트렌치(30)들을 형성한 후, 제3실시예와 동일한 방법으로 산화막(31) 및 각 트렌치(30)들 내부에 게이트 전극(50)을 형성한다.
도 6e에 도시된 바와 같이, 소스 도핑층(65) 상부에 소스 도핑층(65)을 형성하기 위한 제1형 불순물보다 상대적으로 높은 농도를 갖는 제1형 불순물을 이온주입하여 고농도 제1형 도핑층인 N+형의 제1소스 영역(61)을 형성한다.
따라서, 각 트렌치(30)들 사이의 채널층(30) 상부에는 저농도 제1도핑층인 제2소스 영역(63)이 형성되고, 제2소스 영역(63) 상부에는 고농도 제1도핑층인 제1소스 영역(61)이 형성된다.
제1소스 영역(61)과 제2소스 영역(63)을 형성한 후, 제1실시예의 도 3f에 도시된 바와 같이 절연층(90)을 형성하고, 금속층(100)을 표면에 증착한 후, 금속층(100)을 부분적으로 식각하여 도 1에 도시된 바와 같이, 소스 전극층(70)과 소스 전극층(70)과 이격된 바디 영역(41)과 접하는 바이어스 전극층(80)을 형성한다.
제3실시예의 파워 모스펫은 트렌치(30)를 먼저 형성하고, 채널층(40)과 소스 도핑층(65)을 형성하고, 제1소스영역(61)을 형성하는 것인데 반해, 제4실시예의 파워 모스펫은 채널층(40)과 소스 도핑층(65)을 먼저 형성한후 트렌치(30)를 형성하고, 제1소스 영역(61)을 형성한다.
상기와 같이 본 발명의 파워 모스펫은 고농도의 제1형 도핑층이 형성된 제1소스 영역(61)과 제1소스 영역(61) 하부에 제1소스 영역(61) 보다 상대적으로 낮은 농도를 갖는 저농도의 제1형 도핑층인 에피층(20) 또는 소스 도핑층(65)에 의해 형성된 제2소스 영역(63)을 구비하고, 제1소스 영역(61)에 연결된 소스 전극층(70)과 제2형 도핑층으로 형성된 바디 영역(41)에 연결된 바이어스 전극층(80)을 이격되어 배치시켜 형성되는 양방향 다이오드에 의해 양방향 다이오드의 전류 흐름을 제어할 수 있고, 제2소스 영역(63)의 제1형 도핑층의 최고치 농도값은 채널층(40)의 제2형 도핑층의 최고치 농도값(CP) 보다 낮게 형성하거나, 제2소스 영역(63)의 제1형 도핑층의 농도값 들 중 최고치 농도값이 채널층(40)의 제2형 도핑층의 최고치 농도값인 채널층 최고농도값(CP)과 동일하거나 높으면, 제1형 도핑층을 갖는 제2소스 영역(63)과 제2형 도핑층을 갖는 채널층(40)의 접합경계부(JNP)를 기준으로 접합경계부(JNP)로부터 채널층(40) 내에 채널층 최고 농도값(CP)을 갖는 채널 거리(LP)와 접합 경계부(JNP)로부터 제2소스 영역(63) 내에서 채널층 최고 농도값(CP)과 동일한 농도값을 갖는 소스 거리(LN)를 산출하여, 소스 거리(LN)가 채널 거리(LP)와 동일하거나 더 긴거리를 갖도록 형성하여 채널 길이를 증가시키지 않고 제2소스 영역(63)과 채널층(40)에 의해 형성되는 다이오드 내압을 높일 수 있다.
10 : 반도체 기판 20 : 에피층
30 : 트렌치 31 : 산화막
31a : 게이트 절연막 40 : 채널층
41 : 바디 영역 50 : 게이트 전극
61 : 제1소스 영역 63 : 제2소스 영역
65 : 소스 도핑층 70 : 소스 전극층
80 : 바이어스 전극층 90 : 절연층
30 : 트렌치 31 : 산화막
31a : 게이트 절연막 40 : 채널층
41 : 바디 영역 50 : 게이트 전극
61 : 제1소스 영역 63 : 제2소스 영역
65 : 소스 도핑층 70 : 소스 전극층
80 : 바이어스 전극층 90 : 절연층
Claims (12)
- 제1형 도핑층으로 형성된 반도체 기판(10);
상기 반도체 기판(10) 상에 배치되고, 상기 반도체 기판(10)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도 제1형 도핑층으로 형성된 에피층(20);
상기 반도체 기판(10)과 평행한 방향으로 연장되어 상기 에피층(20)의 상부를 관통하여 형성되는 다수의 트렌치(30)들;
상기 에피층(20) 상부 내부에 상기 다수의 트렌치(30)들의 외측면을 에워싸도는 제2형 도핑층에 의해 형성되는 채널층(40);
상기 트렌치(30) 내에 배치된 게이트 전극(50);
상기 채널층(40) 상부의 에피층(20) 내에 제1형 도핑층에 의해 형성되는 제1소스 영역(61)과, 상기 제1소스 영역(61) 하부와 상기 채널층(40) 상부에 상기 제1소스 영역(61)의 제1형 도핑층의 농도에 비해 상대적으로 낮은 농도인 저농도 제1형 도핑층에 의해 형성되는 제2소스 영역(63);
상기 제1소스 영역(61) 상에 배치되고, 상기 제1소스 영역(61)과 접하는 소스 전극층(70);
상기 소스 전극층(70)과 이격되어 배치되며, 상기 채널층(40)에 바이어스 전원을 공급하는 바이어스 전극층(80); 및
상기 게이트 전극(50)과 소스 전극층(70) 사이에 형성되어 상기 게이트 전극(50)과 소스 전극층(70)을 절연시키는 절연층(90)을 구비한 것을 특징으로 하는 파워 모스펫.
- 제 1 항에 있어서, 상기 파워 모스펫은,
상기 제1소스 영역(61)과 트렌치(30)를 제외한 상기 채널층(40)의 상부 에피층(20) 내에 상기 채널층(40)과 접하는 제2형 도핑층에 의해 형성되는 바디 영역(41)을 더 구비하여,
상기 바이어스 전극층(80)은 상기 바디 영역(41) 상에 배치되고, 상기 바디 영역(41)과 접하는 것을 특징으로 하는 파워 모스펫.
- 제 1 항에 있어서, 상기 제2소스 영역(63)은 싱기 에피층(20)인 것을 특징으로 하는 파워 모스펫.
- 제 1 항 또는 제 3 항에 있어서, 상기 에피층(20)은 상기 제1소스 영역(61)의 제1형 도핑층의 농도에 비해 상대적으로 낮은 농도인 것을 특징으로 하는 파워 모스펫.
- 제 1 항에 있어서, 상기 트렌치(30)들은 상기 채널층(40)을 관통하여 형성되는 것을 특징으로 하는 파워 모스펫.
- 제 1 항에 있어서, 상기 제2소스 영역(63)의 제1형 도핑층의 최고치 농도값은 상기 채널층(40)의 제2형 도핑층의 최고치 농도값(CP) 보다 낮게 형성하는 것을 특징으로 하는 파워 모스펫.
- 제 1 항에 있어서, 상기 제2소스 영역(63)의 제1형 도핑층의 농도값 들 중 최고치 농도값이 상기 채널층(40)의 제2형 도핑층의 최고치 농도값인 채널층 최고농도값(CP)과 동일하거나 높으면, 상기 제1형 도핑층을 갖는 제2소스 영역(63)과 상기 제2형 도핑층을 갖는 채널층(40)의 접합경계부(JNP)를 기준으로 상기 접합경계부(JNP)로부터 상기 채널층(40) 내에 채널층 최고 농도값(CP)을 갖는 채널 거리(LP)와 상기 접합 경계부(JNP)로부터 상기 제2소스 영역(63) 내에서 상기 채널층 최고 농도값(CP)과 동일한 농도값을 갖는 소스 거리(LN)를 산출하여, 상기 소스 거리(LN)가 상기 채널 거리(LP)와 동일하거나 더 긴거리를 갖는 것을 특징으로 하는 파워모스펫.
- 제1형 도핑층으로 형성된 반도체 기판(10);
상기 반도체 기판(10) 상에 배치되고, 상기 반도체 기판(10)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도 제1형 도핑층으로 형성된 에피층(20);
상기 반도체 기판(10)과 평행한 방향으로 연장되어 상기 에피층(20)의 상부를 관통하여 형성되는 다수의 트렌치(30)들;
상기 에피층(20) 표면에서부터 상기 에피층(20) 내측으로 상기 다수의 트렌치(30)들의 외측면을 에워싸는 제2형 도핑층이 형성되며, 상기 제2형 도핑층의 양 가장자리에 바디 영역(41)을 갖는 채널층(40);
상기 트렌치(30) 내에 배치된 게이트 전극(50);
상기 채널층(40) 내에 제1형 도핑층에 의해 형성되는 제1소스 영역(61)과, 상기 제1소스 영역(61) 하부에 상기 제1소스 영역(61)의 제1형 도핑층의 농도에 비해 상대적으로 낮은 농도인 저농도 제1형 도핑층에 의해 형성되는 제2소스 영역(63);
상기 제1소스 영역(61) 상에 배치되고, 상기 제1소스 영역(61)과 접하는 소스 전극층(70);
상기 바디 영역(41) 상에 배치되고, 상기 소스 전극층(70)과 이격되어 배치되며 상기 바디 영역(41)과 접하는 바이어스 전극층(80); 및
상기 게이트 전극(50)과 소스 전극층(70) 사이에 형성되어 상기 게이트 전극(50)과 소스 전극층(70)을 절연시키는 절연층(90)을 구비한 것을 특징으로 하는 파워 모스펫.
- 제 8 항에 있어서, 상기 채널층(40) 내에 제1형 불순물을 이온주입하여 제1형 도핑층인 소스 도핑층(65)을 형성하고, 상기 소스 도핑층(65) 내에 제1형 불순물보다 상대적으로 높은 농도를 갖는 제1형 불순물을 이온주입하여 소스 도핑층(65) 상부에는 고농도 제1형 불순물의 이온주입에 의해 고농도 제1형 도핑층을 갖는 제1소스 영역(61)이 형성되고, 상기 제1소스 영역(61) 하부에는 상기 소스 도핑층(65)에 의해 형성되는 상기 제1소스 영역(61)의 제1형 도핑층 보다 상대적으로 낮은 농도를 갖는 저농도 제1형 도핑층을 갖는 제2소스 영역(63)이 형성되는 것을 특징으로 하는 파워 모스펫.
- 제 8 항에 있어서, 상기 트렌치(30)들은 상기 채널층(40)을 관통하여 형성되는 것을 특징으로 하는 파워 모스펫.
- 제 8 항에 있어서, 상기 제2소스 영역(63)의 제1형 도핑층의 최고치 농도값은 상기 채널층(40)의 제2형 도핑층의 최고치 농도값(CP) 보다 낮게 형성하는 것을 특징으로 하는 파워 모스펫.
- 제 8 항에 있어서, 상기 제2소스 영역(63)의 제1형 도핑층의 농도값 들 중 최고치 농도값이 상기 채널층(40)의 제2형 도핑층의 최고치 농도값인 채널층 최고농도값(CP)과 동일하거나 높으면, 상기 제1형 도핑층을 갖는 제2소스 영역(63)과 상기 제2형 도핑층을 갖는 채널층(40)의 접합경계부(JNP)를 기준으로 상기 접합경계부(JNP)로부터 상기 채널층(40) 내에 채널층 최고 농도값(CP)을 갖는 채널 거리(LP)와 상기 접합 경계부로부터 상기 제2소스 영역(63) 내에서 상기 채널층 최고 농도값(CP)과 동일한 농도값을 갖는 소스 거리(LN)를 산출하여, 상기 소스 거리(LN)가 상기 채널 거리(LP)와 동일하거나 더 긴거리를 갖는 것을 특징으로 하는 파워모스펫.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220030720A KR102593101B1 (ko) | 2022-03-11 | 2022-03-11 | 파워 모스펫 |
| KR1020230068940A KR20230133813A (ko) | 2022-03-11 | 2023-05-30 | 파워 모스펫 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020220030720A KR102593101B1 (ko) | 2022-03-11 | 2022-03-11 | 파워 모스펫 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230068940A Division KR20230133813A (ko) | 2022-03-11 | 2023-05-30 | 파워 모스펫 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230133567A true KR20230133567A (ko) | 2023-09-19 |
| KR102593101B1 KR102593101B1 (ko) | 2023-10-24 |
Family
ID=88196489
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220030720A KR102593101B1 (ko) | 2022-03-11 | 2022-03-11 | 파워 모스펫 |
| KR1020230068940A KR20230133813A (ko) | 2022-03-11 | 2023-05-30 | 파워 모스펫 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230068940A KR20230133813A (ko) | 2022-03-11 | 2023-05-30 | 파워 모스펫 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR102593101B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060134808A (ko) * | 2005-06-22 | 2006-12-28 | 산요덴키가부시키가이샤 | 절연 게이트형 반도체 장치 및 그 제조 방법과 2차 전지용보호 회로 |
| US7528441B2 (en) | 2006-08-23 | 2009-05-05 | Sanyo Electric Co., Ltd | Insulated gate semiconductor device |
| KR20170051712A (ko) * | 2015-10-30 | 2017-05-12 | 매그나칩 반도체 유한회사 | 파워 모스펫 및 이의 제조 방법 |
| JP2020141130A (ja) * | 2019-02-27 | 2020-09-03 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
-
2022
- 2022-03-11 KR KR1020220030720A patent/KR102593101B1/ko active IP Right Grant
-
2023
- 2023-05-30 KR KR1020230068940A patent/KR20230133813A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060134808A (ko) * | 2005-06-22 | 2006-12-28 | 산요덴키가부시키가이샤 | 절연 게이트형 반도체 장치 및 그 제조 방법과 2차 전지용보호 회로 |
| US7528441B2 (en) | 2006-08-23 | 2009-05-05 | Sanyo Electric Co., Ltd | Insulated gate semiconductor device |
| KR20170051712A (ko) * | 2015-10-30 | 2017-05-12 | 매그나칩 반도체 유한회사 | 파워 모스펫 및 이의 제조 방법 |
| JP2020141130A (ja) * | 2019-02-27 | 2020-09-03 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102593101B1 (ko) | 2023-10-24 |
| KR20230133813A (ko) | 2023-09-19 |
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