JP6827776B2 - 半導体デバイス - Google Patents

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Description

本発明は、半導体デバイスに関する。
半導体デバイスは、トランジスタと、トランジスタが配置されるダイパッドと、リードフレームと、トランジスタの各電極をリードフレームに接続するボンディングワイヤと、トランジスタとボンディングワイヤとを封止する封止樹脂とを備える（例えば、特許文献１参照）。
特開２０１２−１７８４１６号公報
トランジスタの各電極とリードフレームとを接続するボンディングワイヤに起因してインダクタンスが増加する場合がある。
本発明の目的は、インダクタンスの増加を抑制することにある。
〔１〕上記課題を解決する半導体デバイスは、リードフレームと、一方の面に複数のドレイン電極パッド、複数のソース電極パッド、及びゲート電極パッドを有し、前記各電極パッドが前記リードフレームの表面と対向して配置されると共に前記リードフレームに接続されたトランジスタと、矩形板状に形成され、裏面において前記リードフレームの一部を露出するように前記トランジスタと前記リードフレームとを封止する封止樹脂と、を有し、前記リードフレームは、前記ドレイン電極パッドと電気的に接続されるドレインフレームと、前記ソース電極パッドと電気的に接続されるソースフレームと、前記ゲート電極パッドと電気的に接続されるゲートフレームを有するリードフレームと、を有し、前記ドレインフレームは、第１の方向において間隔を空けて配列され、平面視において前記第１の方向と直交する第２の方向に沿って延び、前記ドレイン電極パッドと接続される複数のドレインフレームフィンガーを有し、前記ソースフレームは、前記第１の方向において間隔を空けて配列され、前記第２の方向に沿って延び、前記ソース電極パッドと接続される複数のソースフレームフィンガーを有し、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーは、前記第１の方向において交互に配置され、かつ前記第１の方向から見て互いに重なる部分を有し、前記第１の方向から見て前記ドレインフレームフィンガー及び前記ソースフレームフィンガーが互いに重なる領域において、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーの少なくとも一方は前記封止樹脂の裏面から露出しない。
この構成によれば、ドレインフレームフィンガーがドレイン電極パッドに対向し、ソースフレームフィンガーがソース電極パッドに対向しているため、ドレインフレームとドレイン電極パッドとの電気的な接続、及びソースフレームとソース電極パッドとの電気的な接続において、ボンディングワイヤが不要となる。これにより、ボンディングワイヤに起因するインダクタンスをなくすことができる。
また、第１の方向から見て、ドレインフレームフィンガー及びソースフレームフィンガーが重なる部分の一方が封止樹脂の裏面から露出しないことにより、封止樹脂の裏面に露出しているドレインフレームフィンガーとソースフレームとの間の距離が長くなる。これにより、半導体デバイスが回路基板に例えば半田ペーストにより実装されるとき、半田ペーストによってドレインフレームとソースフレームとが繋がってしまうことを抑制できる。したがって、トランジスタのドレイン及びソースの短絡を抑制できる。
〔２〕上記半導体デバイスにおいて、前記第１の方向から見て前記ドレインフレームフィンガー及び前記ソースフレームフィンガーが互いに重なる領域において、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーの一方が前記封止樹脂の裏面から露出し、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーの他方が前記封止樹脂の裏面から露出しないことが好ましい。
この構成によれば、ドレインフレームフィンガー及びソースフレームフィンガーのうち封止樹脂の裏面から露出したフレームフィンガーを介してトランジスタの熱が半導体デバイスの外部に放熱される。したがって、半導体デバイスの放熱性能を向上させることができる。
〔３〕上記半導体デバイスにおいて、前記第１の方向から見て前記ドレインフレームフィンガー及び前記ソースフレームフィンガーが互いに重なる領域において、前記ドレインフレームフィンガーが前記封止樹脂の裏面から露出し、前記ソースフレームフィンガーが前記封止樹脂の裏面から露出しないことが好ましい。
〔４〕上記半導体デバイスにおいて、前記ドレインフレームは、前記第２の方向において前記封止樹脂の一方側に複数形成され、前記第１の方向において間隔を空けて配列されたドレイン端子を有し、前記ソースフレームは、前記第２の方向において前記封止樹脂の他方側に複数形成され、前記第１の方向において間隔を空けて配列されたソース端子を有し、前記トランジスタは、前記第２の方向において前記ソース端子寄りに配置されていることが好ましい。
〔５〕上記半導体デバイスにおいて、前記第２の方向において前記ソースフレームフィンガーの長さは、前記ドレインフレームフィンガーの長さよりも短いことが好ましい。
この構成によれば、ソースフレームフィンガーの長さを短くすることができるため、ソースフレームフィンガーの剛性を高めることができる。これにより、トランジスタがソースフレームフィンガーに実装されたときにソースフレームフィンガーが変形し、ソースフレームフィンガーが封止樹脂の裏面から露出することを抑制できる。
〔６〕上記半導体デバイスにおいて、前記ドレインフレームフィンガーは、前記ドレイン端子側の第１の部分と、前記第１の部分から前記ソース端子に向けて連続して延びる第２の部分とを有し、前記第１の部分は、前記ソースフレームフィンガーの先端よりも前記ドレイン端子側に位置し、前記第１の部分の幅は、前記第２の部分の幅よりも大きいことが好ましい。
この構成によれば、第２の部分の幅が大きくなることにより、ドレインフレームフィンガーの剛性が高められる。したがって、ドレインフレームフィンガーが湾曲することを抑制できる。
〔７〕上記半導体デバイスにおいて、前記第１の部分は、前記第２の部分と連続する基部と、前記第１の方向において前記基部の両側から突出するフランジ部とを有し、
前記フランジ部の厚さは、前記基部の厚さよりも薄いことが好ましい。
〔８〕上記半導体デバイスにおいて、前記ソースフレームフィンガーにおいて前記第１の方向から見て前記ドレインフレームフィンガーと重なる部分の厚さは、前記ドレインフレームフィンガーの最大厚さよりも薄く形成されていることが好ましい。
この構成によれば、ドレインフレームフィンガーに比べて長さの短いソースフレームフィンガーの厚さを薄くすることにより、トランジスタがリードフレームに実装されるときのソースフレームフィンガーの変形量は、ドレインフレームフィンガーの厚さを薄くする場合のドレインフレームフィンガーの変形量よりも少なくなる。したがって、トランジスタがフレームに実装されるときに、第１の方向から見てドレインフレームフィンガーとソースフレームフィンガーとが重なる部分においてソースフレームフィンガーが変形して、ソースフレームフィンガーが封止樹脂の裏面から露出することを抑制できる。
〔９〕上記半導体デバイスにおいて、前記ソースフレームは、複数の前記ソースフレームフィンガーを連結するソース連結部を有し、前記ソースフレームフィンガーは、前記ソース連結部から前記第２の方向に沿って延び、前記封止樹脂の裏面から露出しないことが好ましい。
この構成によれば、ソース連結部によりソースフレームフィンガーの剛性を高めることができる。加えて、ソース連結部が封止樹脂の裏面に露出しないことにより、封止樹脂の裏面から露出するドレインフレームフィンガーとソースフレームとの間の距離を長くすることができる。したがって、半導体デバイスが例えば半田ペーストにより回路基板に実装されるとき、ドレインフレームとソースフレームとの短絡を抑制できる。
〔１０〕上記半導体デバイスにおいて、前記ソース連結部の厚さは、前記ドレインフレームフィンガーの厚さよりも薄いことが好ましい。
〔１１〕上記半導体デバイスにおいて、前記第２の方向において、前記ドレインフレームフィンガーにおける前記ソース端子側の先端部は、前記封止樹脂の裏面から露出しないことが好ましい。
この構成によれば、封止樹脂の裏面から露出するドレインフレームフィンガーとソースフレームとの間の距離を長くすることができる。したがって、半導体デバイスが例えば半田ペーストにより回路基板に実装されるときに半田ペーストによるドレインフレームとソースフレームとの短絡を抑制できる。
〔１２〕上記半導体デバイスにおいて、前記第２の方向において、前記ドレインフレームフィンガーにおける前記ソース端子側の先端部の厚さは、前記ドレインフレームフィンガーの最大厚さよりも薄いことが好ましい。
〔１３〕上記半導体デバイスにおいて、前記ドレイン電極パッドは、前記ドレインフレームフィンガーにおいて前記先端部を含む前記ソース端子側の部分に支持され、前記ドレインフレームフィンガーにおいて、前記ドレイン電極パッドを支持する部分のうち前記ドレイン端子側の部分は、前記封止樹脂の裏面から露出している部分を有することが好ましい。
この構成によれば、トランジスタの熱がドレイン電極パッド、及びドレインフレームフィンガーにおいてドレイン電極パッドを支持する部分を経て半導体デバイスの外部に放熱される。したがって、トランジスタの熱が半導体デバイスの外部に放熱される経路が短いため、トランジスタの熱が半導体デバイスの外部に放熱され易くなる。
〔１４〕上記半導体デバイスにおいて、前記ドレインフレームフィンガーにおいて、前記ドレイン電極パッドを支持する部分のうち前記ドレイン端子側の部分の厚さは、前記先端部の厚さよりも厚いことが好ましい。
〔１５〕上記半導体デバイスにおいて、前記ドレインフレームは、前記第１の方向において複数の前記ドレインフレームフィンガーを連結するドレイン連結部を有し、前記第２の方向における前記ドレイン連結部の幅は、前記第１の方向における前記ドレインフレームフィンガーの幅よりも大きいことが好ましい。
この構成によれば、封止樹脂の裏面から露出するドレインフレームの面積が大きくなる。したがって、ドレインフレームを通じてトランジスタの熱を半導体デバイスの外部に放熱し易くなる。
〔１６〕上記半導体デバイスにおいて、前記ドレイン連結部における前記ソース端子側の端部の厚さは、前記ドレイン連結部における前記ドレイン端子側の部分の厚さよりも薄いことが好ましい。
〔１７〕上記半導体デバイスにおいて、前記ドレインフレームのタイバー部及び前記ソースフレームのタイバー部の少なくとも一方は、前記封止樹脂の裏面から露出しないことが好ましい。
〔１８〕上記半導体デバイスにおいて、前記ドレインフレームのタイバー部及び前記ソースフレームのタイバー部の少なくとも一方の厚さは、前記ドレインフレームフィンガーの厚さよりも薄いことが好ましい。
〔１９〕上記半導体デバイスにおいて、前記ドレインフレームは、前記第１の方向において複数の前記ドレインフレームフィンガーを連結するドレイン連結部を有し、前記ドレインフレームは、前記ドレイン連結部に設けられた第１タイバー部と、前記ドレインフレームフィンガーに設けられた第２タイバー部とを有することが好ましい。
この構成によれば、ドレインフレームが第１タイバー部及び第２タイバー部により支持されるため、封止樹脂を形成するモールド樹脂がドレインフレームに流し込まれたときにドレインフレームフィンガーが湾曲したり、ドレインフレームが傾いたりすることを抑制できる。
〔２０〕上記半導体デバイスにおいて、前記ゲートフレームは、前記第２の方向において前記封止樹脂の他方側、かつ前記第１の方向において前記封止樹脂の端に配置されていることが好ましい。
〔２１〕上記半導体デバイスにおいて、前記ゲートフレームは、前記第１の方向において前記ソースフレームフィンガーと隣り合うゲートフレームフィンガーを有し、前記第１の方向から見て、前記ゲートフレームフィンガーは、前記ドレインフレームフィンガーと重なる部分を有し、前記第１の方向から見て前記ゲートフレームフィンガーにおいて前記ドレインフレームフィンガーと重なる部分は、前記封止樹脂の裏面から露出しないことが好ましい。
この構成によれば、封止樹脂の裏面から露出するゲートフレームとドレインフレームとの間の距離が長くなる。したがって、半導体デバイスが回路基板に例えば半田ペーストにより実装されるとき、半田ペーストによってドレインフレームとゲートフレームとが電気的に接続することを抑制できる。
〔２２〕上記半導体デバイスにおいて、前記第１の方向から見て、前記ゲートフレームフィンガーにおいて前記ドレインフレームフィンガーと重なる部分の厚さは、前記ドレインフレームフィンガーの厚さよりも薄いことが好ましい。
〔２３〕上記半導体デバイスにおいて、前記第２の方向において前記ゲートフレームフィンガーの長さは、前記ソースフレームフィンガーの長さよりも短いことが好ましい。
この構成によれば、ゲートフレームフィンガーの長さがソースフレームフィンガーの長さよりも長い場合に比べ、ゲートフレームフィンガーの剛性が高くなるため、トランジスタがゲートフレームフィンガーに実装されたときにゲートフレームフィンガーが変形して、ゲートフレームフィンガーが封止樹脂の裏面から露出することを抑制できる。
〔２４〕上記半導体デバイスにおいて、複数の前記ドレインフレームフィンガーのうち前記第１の方向において端に配置された前記ドレインフレームフィンガーは、前記第２の方向において前記ゲートフレームフィンガーと対向し、かつ、前記第２の方向において他の前記ドレインフレームフィンガーの長さよりも短いことが好ましい。
この構成によれば、第１の方向の端のドレインフレームフィンガーとゲートフレームフィンガーとが第２の方向において対向しない場合に比べ、半導体デバイスの第２の方向のサイズを小さくすることができる。
〔２５〕上記半導体デバイスにおいて、前記ソースフレームフィンガーの先端部は、前記ソース電極パッドのうち前記ドレイン端子側の端部よりも前記ソース端子側に位置していることが好ましい。
この構成によれば、ソースフレームフィンガーとソース電極パッドとの電気的な接続を維持しつつ、第２の方向におけるソースフレームフィンガーの長さを短くすることができる。したがって、ソースフレームフィンガーの剛性を高めることができるため、トランジスタがソースフレームフィンガーに実装されたときにソースフレームフィンガーが変形して、ソースフレームフィンガーが封止樹脂の裏面から露出することを抑制できる。
〔２６〕上記半導体デバイスにおいては、前記第１の方向において、前記ドレイン電極パッド及び前記ソース電極パッドは交互に配置されていることが好ましい。
この構成によれば、隣り合うドレイン電極パッドとソース電極パッドとの間の距離が短くなるため、すなわちドレイン電極パッドとソース電極パッドとの間の電子走行距離が短くなるため、トランジスタのスイッチング速度を高めることができる。
〔２７〕上記半導体デバイスにおいて、前記第１の方向において隣り合う前記ドレイン電極パッドの間の距離と、前記第１の方向において隣り合う前記ソース電極パッドの間の距離とは等しいことが好ましい。
この構成によれば、第１の方向においてドレイン電極パッドとソース電極パッドとの距離にばらつきがある場合に第１の方向においてドレイン電極パッドとソース電極パッドとの距離が小さいソース電極パッドに電流が集中することを抑制できる。
〔２８〕上記半導体デバイスにおいては、前記第１の方向において、前記トランジスタの端には、前記ドレイン電極パッド及び前記ゲート電極パッドが配置され、前記トランジスタの端に配置された前記ドレイン電極パッド及び前記ゲート電極パッドは、前記第２の方向において並べられ、前記第２の方向において、前記トランジスタの端に配置された前記ドレイン電極パッド及び前記ゲート電極パッドの長さは、他の電極パッドの長さよりも短いことが好ましい。
この構成によれば、トランジスタの端に配置されたドレイン電極パッドとゲート電極パッドとが第１の方向において異なる位置に配置される場合に比べ、トランジスタの第１の方向におけるサイズを小さくすることができる。またトランジスタの端に配置されたドレイン電極パッド及びゲート電極パッドのそれぞれの第２の方向における長さが他のドレイン電極パッドの第２の方向における長さ以上の場合に比べ、トランジスタの第２の方向におけるサイズを小さくすることができる。
〔２９〕上記半導体デバイスにおいて、前記トランジスタの前記一方の面と対向する他方の面に配置される放熱板をさらに有し、前記放熱板は、前記ソースフレームに取り付けられ、前記封止樹脂の表面に露出していることが好ましい。
この構成によれば、放熱板を介してトランジスタの熱を半導体デバイスの外部に放熱することができる。したがって、トランジスタの熱を半導体デバイスの外部に一層放熱し易くなる。
〔３０〕上記半導体デバイスにおいて、前記放熱板は、前記トランジスタの前記他方の面の全体を覆っていることが好ましい。
この構成によれば、放熱板を介してトランジスタの熱を半導体デバイスの外部に放熱する効果を高めることができる。
〔３１〕上記半導体デバイスにおいて、前記トランジスタは、基板上にバッファ層、電子走行層、及び電子供給層が積層されてなる窒化物半導体層と、前記電子供給層上に形成されたドレイン電極、ソース電極、及びゲート電極とを有することが好ましい。
〔３２〕上記半導体デバイスにおいて、前記ソース電極は、前記窒化物半導体層の表面に沿った第３の方向に延びるソース電極フィンガーを含み、前記ドレイン電極は、前記窒化物半導体層の表面に沿った平面方向における前記第３の方向と直交する第４の方向において前記ソース電極フィンガーと間隔を空けて配置され、前記第３の方向に延びるドレイン電極フィンガーを含み、前記ゲート電極は、前記第４の方向において前記ソース電極フィンガーと前記ドレイン電極フィンガーとの間に配置され、前記第３の方向に延びるゲート電極フィンガーを含み、前記ゲート電極フィンガーは、前記ドレイン電極フィンガーよりも前記ソース電極フィンガー寄りに配置されていることが好ましい。
この構成によれば、第３の方向におけるゲート電極フィンガーとドレイン電極フィンガーとの間の距離が第３の方向におけるゲート電極フィンガーとソース電極フィンガーとの間の距離よりも長い非対称構造となる。これにより、ゲート電極フィンガーとドレイン電極フィンガーとの間で生じる電界が過度に高まることを抑制できるので、トランジスタの耐圧を向上させることができる。
〔３３〕上記半導体デバイスにおいて、前記トランジスタは、前記ソース電極パッドと電気的に接続する複数のソース配線と、前記ドレイン電極パッドと電気的に接続する複数のドレイン配線とをさらに含み、前記ソース配線及び前記ドレイン配線のそれぞれは、前記第４の方向において前記ソース電極フィンガー及び前記ドレイン電極フィンガーを跨るように延び、かつ、前記第３の方向において交互に配置されていることが好ましい。
〔３４〕上記半導体デバイスにおいて、前記トランジスタは、前記ゲート電極パッドと電気的に接続する複数のゲート配線をさらに含み、前記ゲート配線は、前記第３の方向において、複数の前記ソース配線及び複数の前記ドレイン配線よりも外側に配置されていることが好ましい。
〔３５〕上記半導体デバイスにおいて、複数の前記ソース配線のうち前記第３の方向において最も外側に位置する前記ソース配線は、前記ゲート配線と隣り合い、かつ、前記第３の方向における前記ソース電極フィンガーの端部及びその端部よりも外側を覆うことが好ましい。
〔３６〕上記半導体デバイスにおいて、複数の前記ソース配線のうち前記第３の方向において最も外側に位置する前記ソース配線の前記第３の方向の幅は、他の前記ソース配線の幅よりも小さいことが好ましい。
〔３７〕上記半導体デバイスにおいて、前記窒化物半導体層に達するゲート開口部を有する前記窒化物半導体層上の絶縁層と、前記ゲート開口部の底部及び側部を覆うゲート絶縁膜と、をさらに含み、前記ゲート電極は、前記ゲート開口部内で前記ゲート絶縁膜上に形成され、前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ゲート絶縁膜によって前記ゲート電極から絶縁され、かつ前記ソース電極と電気的に接続される導電層をさらに含むことが好ましい。
この構成によれば、ゲート電極から一体的にゲート絶縁膜上を横方向に延びるゲートフィールドプレートを設けなくてもよくなるため、ゲート−ドレイン間容量を低減することができる。その結果、トランジスタの寄生容量を低減することができるため、高速スイッチング動作、高周波動作等を良好に実現することができる。
〔３８〕上記半導体デバイスにおいて、前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含むことが好ましい。
この構成によれば、ゲート電極と導電膜との間の距離を、主にサイドウォールの厚さによって制御することができる。このため、ゲート絶縁膜の厚さを、主に、意図したゲートしきい値電圧に合わせて設計することができる。
〔３９〕上記半導体デバイスにおいて、前記トランジスタの使用周波数は、１ＭＨｚ以上かつ３０ＭＨｚ以下の範囲であることが好ましい。
上記半導体デバイスによれば、インダクタンスの増加を抑制できる。
半導体デバイスの第１実施形態の斜視図。 図１の半導体デバイスにおけるトランジスタの平面図。 図１の半導体デバイスにおけるリードフレームの平面図。 図３のリードフレームの斜視図。 図３の５−５線の断面図。 図３の６−６線の断面図。 図３の側面図。 リードフレームにトランジスタが実装された状態の平面図。 図１の半導体デバイスの底面図。 半導体デバイスの製造方法を示すフローチャート。 既存の半導体デバイスの底面図。 回路基板のランドパターンに半導体デバイスを実装する様子を示す斜視図。 トランジスタの一部分の平面図。 図１３の一部分を拡大した平面図。 図１３の一部分を拡大した平面図。 図１４Ａの１５−１５線の断面図。 半導体デバイスを用いたＤＣ／ＤＣコンバータの回路図。 半導体デバイスの第２実施形態について、リードフレームの平面図。 図１７のリードフレームにトランジスタが実装された状態の平面図。 半導体デバイスの第３実施形態の斜視図。 図１９の半導体デバイスの分解斜視図。 図１９の２１−２１線の断面図。 半導体デバイスの第４実施形態について、リードフレームの平面図。 図２２のリードフレームを備える半導体デバイスの底面図。 変形例の半導体デバイスについて、リードフレームの平面図。 図２４のリードフレームを備える半導体デバイスの底面図。 変形例の半導体デバイスについて、リードフレームの平面図。 図２６のリードフレームを備える半導体デバイスの底面図。 変形例の半導体デバイスについて、リードフレームの平面図。 図２８のリードフレームを備える半導体デバイスの底面図。 変形例の半導体デバイスについて、リードフレームの一部分の平面図。 変形例の半導体デバイスについて、リードフレームの平面図。 変形例の半導体デバイスについて、トランジスタの平面図。 変形例の半導体デバイスについて、トランジスタのドレイン電極、ソース電極、及びゲート電極の関係を示す模式平面図。
以下、半導体デバイスの実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の実施形態は、特許請求の範囲内において、種々の変更を加えることができる。
（第１実施形態）
〔半導体デバイス〕
図１に示すように、半導体デバイス１は、回路基板３００（図１では図示略、図１１参照）に電気的に接続するためのリードフレーム１０と、リードフレーム１０に載せられるトランジスタ２０と、トランジスタ２０を封止する封止樹脂３０とを備える。トランジスタ２０は、窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor）である。半導体デバイス１は、半導体デバイス１の横方向となる第１の方向Ｘの寸法が略５ｍｍ、半導体デバイス１の縦方向となる第２の方向Ｙの寸法が略６ｍｍ、半導体デバイス１の高さ方向Ｚが略０．６ｍｍのパッケージ（封止樹脂３０）からなる。半導体デバイス１は、表面実装形であり、リードフレームが封止樹脂３０の２方向から取り出される、所謂ＳＯＰ（Small Outline Package）である。
半導体デバイス１の使用周波数範囲は、１ＭＨｚ以上かつ１００ＭＨｚ以下であり、好ましくは１ＭＨｚ以上かつ３０ＭＨｚ以下である。本実施形態の半導体デバイス１は、３０ＭＨｚで用いられる。また半導体デバイス１は、ドレイン電流の範囲が１Ａ以上かつ２００Ａ以下の範囲の回路に適用可能であり、ドレイン電流の範囲が１０Ａ以上かつ１００Ａ以下の範囲の回路に適用することが好ましい。
封止樹脂３０は、例えばエポキシ樹脂により矩形板状に形成されている。封止樹脂３０は、上面となる表面３１と、高さ方向Ｚにおいて表面３１と対向する底面となる裏面３２を有する。裏面３２は、回路基板３００に実装される面となる。また封止樹脂３０は、第１の方向Ｘにおいて一方側の側面となる第１の横側面３３と、第１の方向Ｘにおいて他方側の側面となる第２の横側面３４と、第２の方向Ｙにおいて一方側の側面となる第１の縦側面３５と、第２の方向Ｙにおいて他方側の側面となる第２の縦側面３６とを有する。
トランジスタ２０は、矩形板状に形成されている。平面視におけるトランジスタ２０の形状は、長方形である。トランジスタ２０は、第１の方向Ｘが長手方向となるようにリードフレーム１０に載せられている。図２に示すように、トランジスタ２０の外形サイズの一例は、平面視において長手方向の一辺の長さＬ１が略４２００μｍであり、他の一辺の長さＬ２が略２１００μｍであるような縦横比が２：１の長方形である。なお、以降のトランジスタ２０の説明において、方向を示す場合は、トランジスタ２０がリードフレーム１０に載せられた状態におけるトランジスタ２０の方向のことをいう。
トランジスタ２０は、リードフレーム１０（図１参照）側となる一方の面である表面２０ａ及び表面２０ａと対向する他方の面である裏面２０ｂ（図１参照）を有する。表面２０ａには、リードフレーム１０と電気的に接続するための５個のドレイン電極パッド２１、４個のソース電極パッド２２、及び１個のゲート電極パッド２３が設けられている。ドレイン電極パッド２１は、長手方向の長さＬＤが長い４個のドレイン電極パッド２１Ｐと、長手方向の長さＬＤＥが短い１個のドレイン電極パッド２１Ｑとからなる。なお、ドレイン電極パッド２１、ソース電極パッド２２、及びゲート電極パッド２３の個数は任意の設定事項である。このため、例えばドレイン電極パッド２１の個数とソース電極パッド２２の個数とが異なってもよい。またトランジスタ２０は、複数のゲート電極パッド２３を有してもよい。また以降の説明において、５個のドレイン電極パッド全体を示すときはドレイン電極パッド２１と称する。
図２に示すように、ドレイン電極パッド２１及びソース電極パッド２２は、平面視においてトランジスタ２０の長手方向（第１の方向Ｘ）において交互に配置されている。ドレイン電極パッド２１及びソース電極パッド２２のそれぞれは、トランジスタ２０の長手方向と直交する方向（第２の方向Ｙ）が長手方向となる略矩形状に形成されている。ドレイン電極パッド２１及びソース電極パッド２２は、互いに平行している。第１の方向Ｘにおいてトランジスタ２０の両端には、それぞれドレイン電極パッド２１が配置されている。
ゲート電極パッド２３は、第１の方向Ｘにおいてトランジスタ２０の一端に配置されている。ゲート電極パッド２３は、第１の方向Ｘにおいてトランジスタ２０の一端に配置されたドレイン電極パッド２１Ｑと第２の方向Ｙにおいて隙間を空けて対向している。ゲート電極パッド２３はトランジスタ２０の第２の方向Ｙの一端寄りに配置され、ドレイン電極パッド２１Ｑはトランジスタ２０の第２の方向Ｙの他端寄りに配置されている。
４個のドレイン電極パッド２１Ｐの長さＬＤと、４個のソース電極パッド２２の長さＬＳとは互いに等しい。ドレイン電極パッド２１Ｑの長さＬＤＥは、長さＬＤの半分以下である。ゲート電極パッド２３の長さＬＧは、長さＬＤＥと等しい。ドレイン電極パッド２１の幅ＷＤ、ソース電極パッド２２の幅ＷＳ、及びゲート電極パッド２３の幅ＷＧは、それぞれ等しい。第２の方向Ｙにおいてドレイン電極パッド２１、ソース電極パッド２２、及びゲート電極パッド２３の両端部は、第２の方向Ｙに向けて凸となる円弧状に形成されている。
ドレイン電極パッド２１は第１の方向Ｘにおいて等間隔に配置され、ソース電極パッド２２は第１の方向Ｘにおいて等間隔に配置されている。４個のドレイン電極パッド２１Ｐ及び４個のソース電極パッド２２は、第２の方向Ｙにおいて同じ位置に配置されている。ドレイン電極パッド２１とこのドレイン電極パッド２１と第１の方向Ｘにおいて隣り合うソース電極パッド２２との間の距離Ｄｄｓは、それぞれ等しい。ゲート電極パッド２３と、第１の方向Ｘにおいてゲート電極パッド２３と隣り合うソース電極パッド２２との間の距離Ｄｓｇは、距離Ｄｄｓと等しい。
図２のトランジスタ２０の寸法関係は以下のとおりである。
４個のドレイン電極パッド２１Ｐの長さＬＤ及び４個のソース電極パッド２２の長さＬＳは、略１７６０μｍであり、ドレイン電極パッド２１Ｑの長さＬＤＥは、略７５５μｍである。ゲート電極パッド２３の長さＬＧは、略７５５μｍである。ドレイン電極パッド２１の幅ＷＤ、ソース電極パッド２２の幅ＷＳ、及びゲート電極パッド２３の幅ＷＧのそれぞれは、略２４０μｍである。
第２の方向Ｙにおけるゲート電極パッド２３とドレイン電極パッド２１Ｑとの間の距離Ｄｄｇは、略２５０μｍである。ドレイン電極パッド２１と、このドレイン電極パッド２１と第１の方向Ｘにおいて隣り合うソース電極パッド２２との間の距離Ｄｄｓのそれぞれは略２００μｍである。第１の方向Ｘにおいてゲート電極パッド２３と隣り合うソース電極パッド２２との間の距離Ｄｓｇは略２００μｍである。
図３に示すように、リードフレーム１０は、ドレイン電極パッド２１（図２参照）と電気的に接続されるドレインフレーム１１、ソース電極パッド２２（図２参照）と電気的に接続されるソースフレーム１２、及びゲート電極パッド２３（図２参照）と電気的に接続されるゲートフレーム１３を備える。ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３のそれぞれは、例えば銅板をエッチング加工することにより形成されている。ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３は、互いに隙間を空けて配置されることにより、互いに電気的に絶縁している。
ドレインフレーム１１は、平面視において封止樹脂３０（図３の二点鎖線の枠）の第１の縦側面３５寄りに配置されている。ドレインフレーム１１は、４個のドレイン端子１１ａと、これらドレイン端子１１ａを連結するドレイン連結部１１ｂと、ドレイン連結部１１ｂから第２の方向Ｙにおける第２の縦側面３６側に向けて延びる５本のドレインフレームフィンガー１１ｃとを備える。ドレインフレームフィンガー１１ｃは、第２の方向Ｙに沿って延びている。このように、ドレインフレーム１１は、櫛歯状に形成されている。４個のドレイン端子１１ａ、ドレイン連結部１１ｂ、及び５本のドレインフレームフィンガー１１ｃは、例えば単一部材により形成されている。なお、ドレイン端子１１ａの個数及びドレインフレームフィンガー１１ｃの本数は任意の設定事項である。例えばドレイン端子１１ａの個数とドレインフレームフィンガー１１ｃの本数とが同じであっても異なってもよい。またドレインフレームフィンガー１１ｃの本数は、図２のトランジスタ２０のドレイン電極パッド２１の個数に応じて設定することが好ましい。
ドレイン端子１１ａは、平面視において第２の方向Ｙが長手方向となる長方形に形成されている。ドレイン端子１１ａは、第１の方向Ｘにおいて等間隔に配置されている。ドレイン端子１１ａは、封止樹脂３０の第１の縦側面３５と隣り合う位置に配置されている。第２の方向Ｙにおいてドレイン端子１１ａの一方の端部は、第１の縦側面３５から封止樹脂３０の外部に向けて突出している。第２の方向Ｙにおいてドレイン端子１１ａの他方の端部は、ドレイン連結部１１ｂに連結されている。
ドレイン連結部１１ｂは、４個のドレイン端子１１ａと５本のドレインフレームフィンガー１１ｃとを連結している。ドレイン連結部１１ｂは、第１の方向Ｘに沿って延びている。ドレイン連結部１１ｂの幅ＷＣＤ（ドレイン連結部１１ｂの第２の方向Ｙの寸法）は、ドレイン端子１１ａの幅ＷＴＤ（ドレイン端子１１ａの第１の方向Ｘの寸法）よりも小さい。第１の方向Ｘにおけるドレイン連結部１１ｂの両端部には、母材となる鋼板（図示略）からドレインフレーム１１を形成するときに鋼板とドレインフレーム１１とを連結する第１タイバー部１１ｄがドレイン連結部１１ｂと一体に設けられている。第１タイバー部１１ｄは、ドレイン連結部１１ｂの両端部から第１の方向Ｘに沿って延びている。一方の第１タイバー部１１ｄは、ドレイン連結部１１ｂから第１の横側面３３までに亘って形成されている。他方の第１タイバー部１１ｄは、ドレイン連結部１１ｂから第２の横側面３４までに亘って形成されている。
ドレインフレームフィンガー１１ｃは、ドレイン連結部１１ｂに対してドレイン端子１１ａとは反対側に配置されている。ドレインフレームフィンガー１１ｃは、第２の方向Ｙの長さＬＦＤが長い４本のドレインフレームフィンガー１１Ｐと、第２の方向Ｙの長さＬＦＤＥが短い１本のドレインフレームフィンガー１１Ｑとからなる。以降の説明において、５本のドレインフレームフィンガーの全体を示すときにはドレインフレームフィンガー１１ｃと称する。
ドレインフレームフィンガー１１ｃは、第１の方向Ｘにおいて等間隔に配置されている。第１の方向Ｘにおいて隣り合うドレインフレームフィンガー１１ｃの間の距離は、第１の方向Ｘにおいて隣り合うドレイン端子１１ａの間の距離よりも短い。第１の方向Ｘにおいて、両端のドレインフレームフィンガー１１ｃの中心は、両端のドレイン端子１１ａの中心よりも内側に位置している。第２の方向Ｙから見て、第１の方向Ｘの両端のドレインフレームフィンガー１１ｃの一部は、第１の方向Ｘの両端のドレイン端子１１ａと重なっている。第１の方向Ｘにおいて中央に配置されたドレインフレームフィンガー１１ｃは、封止樹脂３０の第１の方向Ｘの中央と同じ位置である。
ドレインフレームフィンガー１１ｃは、幅が異なる２つの部位を有する。ドレインフレームフィンガー１１ｃにおいて幅が大きい第１の部分１１ｍは、ドレインフレームフィンガー１１ｃにおけるドレイン連結部１１ｂ側に設けられている。第１の部分１１ｍは、ドレイン連結部１１ｂから封止樹脂３０の第２の方向Ｙの中央位置よりも僅かにドレイン連結部１１ｂ側までの位置に亘り延びている。ドレインフレームフィンガー１１ｃにおいて幅が小さい第２の部分１１ｎは、ドレインフレームフィンガー１１ｃにおける第１の部分１１ｍに対してドレイン連結部１１ｂとは反対側に設けられている。各ドレインフレームフィンガー１１ｃの第１の部分１１ｍの幅ＷＦＤ１は、それぞれ等しい。各ドレインフレームフィンガー１１ｃの第２の部分１１ｎの幅ＷＦＤ２は、それぞれ等しい。第１の部分１１ｍの幅ＷＦＤ１は、ドレイン連結部１１ｂの幅ＷＣＤよりも大きい。第２の部分１１ｎの幅ＷＦＤ２は、ドレイン連結部１１ｂの幅ＷＣＤよりも小さい。各ドレインフレームフィンガー１１ｃの第１の部分１１ｍにおける第２の方向Ｙに沿う長さは、それぞれ等しい。なお、第１の部分１１ｍの幅ＷＦＤ１及びドレイン連結部１１ｂの幅ＷＣＤは、任意に変更可能である。例えば第１の部分１１ｍの幅ＷＦＤ１は、ドレイン連結部１１ｂの幅ＷＣＤと等しくてもよい。またドレイン連結部１１ｂの幅ＷＣＤは、第２の部分１１ｎの幅ＷＦＤ２と等しくてもよい。
図３に示すとおり、各ドレインフレームフィンガー１１Ｐの先端部１１ｈは、第２の方向Ｙにおいてソースフレーム１２の後述するソース連結部１２ｂと近接している。各ドレインフレームフィンガー１１Ｐは、第２の方向Ｙにおいてソース連結部１２ｂと対向している。
ドレインフレームフィンガー１１Ｐのうちの第１の横側面３３側の端部のドレインフレームフィンガー１１Ｐと、ドレインフレームフィンガー１１Ｑとには、第２タイバー部１１ｉ，１１ｊが設けられている。ドレインフレームフィンガー１１Ｐに設けられた第２タイバー部１１ｉは、封止樹脂３０の第２の方向Ｙの中央位置から第１の横側面３３に向けて第２の方向Ｙに沿って延びている。第２タイバー部１１ｉは、第１の横側面３３から露出する。ドレインフレームフィンガー１１Ｑに設けられた第２タイバー部１１ｊは、封止樹脂３０の第２の方向Ｙの中央位置から第２の横側面３４に向けて第２の方向Ｙに沿って延びている。第２タイバー部１１ｊは、第２の横側面３４から露出する。
ソースフレーム１２は、平面視において封止樹脂３０の第２の縦側面３６寄りに配置されている。またソースフレーム１２は、平面視において封止樹脂３０の第１の横側面３３寄りに配置されている。ソースフレーム１２は、３個のソース端子１２ａと、これらソース端子１２ａを連結するソース連結部１２ｂと、ソース連結部１２ｂから第２の方向Ｙにおける第１の縦側面３５側に向けて延びる４本のソースフレームフィンガー１２ｃとを備える。ソースフレームフィンガー１２ｃは、第２の方向Ｙに沿って延びている。このように、ソースフレーム１２は、櫛歯状に形成されている。複数のソース端子１２ａ、ソース連結部１２ｂ、及び複数のソースフレームフィンガー１２ｃは、例えば単一部材により形成されている。なお、ソース端子１２ａの個数及びソースフレームフィンガー１２ｃの本数は任意の設定事項である。例えばソース端子１２ａの個数とソースフレームフィンガー１２ｃの本数とが同じであっても異なってもよい。またソースフレームフィンガー１２ｃの本数は、図２のトランジスタ２０のソース電極パッド２２の個数に応じて設定することが好ましい。
ソース端子１２ａは、平面視において第２の方向Ｙが長手方向となる長方形に形成されている。ソース端子１２ａは、第１の方向Ｘにおいて等間隔に配置されている。ソース端子１２ａは、封止樹脂３０の第２の縦側面３６と隣り合う位置に配置されている。第２の方向Ｙにおいてソース端子１２ａの一方の端部は、第２の縦側面３６から封止樹脂３０の外部に向けて突出している。第２の方向Ｙにおいてソース端子１２ａの他方の端部は、ソース連結部１２ｂに連結されている。ソース端子１２ａの第１の方向Ｘの位置は、ドレイン端子１１ａの第１の方向Ｘの位置と等しい。ソース端子１２ａの幅ＷＴＳ（ソース端子１２ａの第１の方向Ｘの寸法）は、ドレイン端子１１ａの幅ＷＴＤと等しい。
ソース連結部１２ｂは、３個のソース端子１２ａと４本のソースフレームフィンガー１２ｃとを連結している。ソース連結部１２ｂは、第１の方向Ｘに沿って延びている。ソース連結部１２ｂの幅ＷＣＳ（ソース連結部１２ｂの第２の方向Ｙの寸法）は、ソース端子１２ａの幅ＷＴＳ及びドレイン連結部１１ｂの幅ＷＣＤよりも小さく、ドレインフレームフィンガー１１ｃの第２の部分１１ｎの幅ＷＦＤ２と等しい。ソース連結部１２ｂにおける第１の横側面３３側の端部には、母材となる鋼板（図示略）からソースフレーム１２を形成するときに鋼板とソースフレーム１２とを連結するタイバー部１２ｄが設けられている。タイバー部１２ｄは、ソース連結部１２ｂの端部から第１の横側面３３までに亘って第１の方向Ｘに沿って延びている。
ソースフレームフィンガー１２ｃは、ソース連結部１２ｂに対してソース端子１２ａとは反対側に配置されている。ソースフレームフィンガー１２ｃは、第１の方向Ｘにおいて等間隔で配置されている。第１の方向Ｘにおいて隣り合うソースフレームフィンガー１２ｃの間の距離は、第１の方向Ｘにおいて隣り合うソース端子１２ａの間の距離よりも短い。また第１の方向Ｘにおいて隣り合うソースフレームフィンガー１２ｃの間の距離は、第１の方向Ｘにおいて隣り合うドレインフレームフィンガー１１ｃの間の距離と等しい。ソースフレームフィンガー１２ｃの長さＬＦＳは、ドレインフレームフィンガー１１Ｐの長さＬＦＤ及びドレインフレームフィンガー１１Ｑの長さＬＦＤＥよりも短い。ソースフレームフィンガー１２ｃは、第１の方向Ｘにおいて隣り合うドレインフレームフィンガー１１ｃの間に配置されている。ソースフレームフィンガー１２ｃの先端は、ドレインフレームフィンガー１１ｃの第１の部分１１ｍよりも封止樹脂３０の第２の縦側面３６側に位置している。すなわち、第１の方向Ｘから見て、ソースフレームフィンガー１２ｃは、ドレインフレームフィンガー１１ｃの第２の部分１１ｎと重なる一方、第１の部分１１ｍと重ならない。ソースフレームフィンガー１２ｃは、ドレインフレームフィンガー１１ｃと平行している。ソースフレームフィンガー１２ｃとドレインフレームフィンガー１１ｃとの間の距離ＤＦｄｓはそれぞれ等しい。各ソースフレームフィンガー１２ｃの幅ＷＦＳは、互いに等しい。この幅ＷＦＳは、ソース連結部１２ｂの幅ＷＣＳと等しい。また幅ＷＦＳは、ドレインフレームフィンガー１１ｃの第２の部分１１ｎの幅ＷＦＤ２と等しい。
ゲートフレーム１３は、平面視において封止樹脂３０の第２の縦側面３６寄りに配置されている。またゲートフレーム１３は、平面視において封止樹脂３０の第２の横側面３４寄りに配置されている。ゲートフレーム１３は、ゲート端子１３ａ、ゲート連結部１３ｂ、及びゲートフレームフィンガー１３ｃを備える。ゲートフレーム１３は、第１の方向Ｘにおいてソースフレーム１２と隣り合うように配置されている。
ゲート端子１３ａは、平面視において第２の方向Ｙが長手方向となる長方形に形成されている。ゲート端子１３ａは、封止樹脂３０の第２の縦側面３６と隣り合う位置に配置されている。第２の方向Ｙにおいてゲート端子１３ａの一方の端部は、第２の縦側面３６から封止樹脂３０の外部に向けて突出している。第２の方向Ｙにおいてゲート端子１３ａの他方の端部は、ゲート連結部１３ｂに連結されている。ゲート端子１３ａの第１の方向Ｘの位置は、ドレイン端子１１ａのうちの第２の横側面３４側の端部に配置されたドレイン端子１１ａの第１の方向Ｘの位置と等しい。ゲート端子１３ａの幅ＷＴＧ（ゲート端子１３ａの第１の方向Ｘの寸法）は、ドレイン端子１１ａの幅ＷＴＤと等しい。
ゲート連結部１３ｂは、ゲート端子１３ａとゲートフレームフィンガー１３ｃとを連結している。ゲート連結部１３ｂの第２の方向Ｙの位置は、ソース連結部１２ｂの第２の方向Ｙの位置と等しい。ゲート連結部１３ｂの幅ＷＣＧ（ゲート連結部１３ｂの第２の方向Ｙの寸法）は、ゲート端子１３ａの幅ＷＴＧよりも小さい。ゲート連結部１３ｂの幅ＷＣＧは、ソース連結部１２ｂの幅ＷＣＤと等しい。ゲート連結部１３ｂにおける第２の横側面３４側の端部には、母材となる鋼板（図示略）からゲートフレーム１３を形成するときに鋼板とゲートフレーム１３とを連結するタイバー部１３ｄが設けられている。タイバー部１３ｄは、ゲート連結部１３ｂの端部から第２の横側面３４までに亘って第１の方向Ｘに沿って延びている。
ゲートフレームフィンガー１３ｃは、ゲート連結部１３ｂに対してゲート端子１３ａとは反対側に配置されている。ゲートフレームフィンガー１３ｃは、ゲート連結部１３ｂの第１の横側面３３側の端部から第２の方向Ｙに沿って延びている。ゲートフレームフィンガー１３ｃの長さＬＦＧは、ソースフレームフィンガー１２ｃの長さＬＦＳよりも短い。
ゲートフレームフィンガー１３ｃの第１の方向Ｘの位置は、ドレインフレームフィンガー１１Ｑの第１の方向Ｘの位置と等しい。ゲートフレームフィンガー１３ｃは、ソースフレームフィンガー１２ｃと平行している。ゲートフレームフィンガー１３ｃは、ドレインフレームフィンガー１１Ｑよりも第２の縦側面３６側に配置されている。すなわち、第２の方向Ｙにおいて、ゲートフレームフィンガー１３ｃの先端部は、ドレインフレームフィンガー１１Ｑの先端部と対向している。このため、ゲートフレームフィンガー１３ｃとこのゲートフレームフィンガー１３ｃと第１の方向Ｘにおいて隣り合うソースフレームフィンガー１２ｃとの間の距離ＤＦｇｓは、距離ＤＦｄｓと等しい。ゲートフレームフィンガー１３ｃの幅ＷＦＧは、ゲート連結部１３ｂの幅ＷＣＧと等しい。この幅ＷＦＧは、ドレインフレームフィンガー１１ｃの第２の部分１１ｎの幅ＷＦＤ２と等しい。
図４から理解できるように、ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３は、厚さが薄い部分を有する。図３の網掛け部分は、ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３のそれぞれにおける厚さが薄い部分を示している。ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３のそれぞれにおける厚さが薄い部分は、例えばハーフエッチング加工により形成されている。
図５に示すように、ドレインフレーム１１において各ドレインフレームフィンガー１１Ｐの先端部１１ｈの厚さＴＤ１が各ドレインフレームフィンガー１１Ｐの第２の部分１１ｎにおいて先端部１１ｈ以外の部分の厚さＴＤ２よりも薄い。本実施形態では、厚さＴＤ１は厚さＴＤ２の半分の厚さである。また厚さＴＤ２がドレインフレームフィンガー１１ｃの最大厚さとなる。ドレインフレーム１１の第１の部分１１ｍは、厚さが厚い基部１１ｒと、基部の第１の方向Ｘの両側に設けられた厚さが薄いフランジ部１１ｓとを有する。基部１１ｒの幅は、第２の部分１１ｎの幅ＷＦＤ２と等しい。基部１１ｒの厚さＴＤ４は厚さＴＤ２に等しく、フランジ部１１ｓの厚さＴＤ５は厚さＴＤ１に等しい。各ドレイン端子１１ａの厚さは、厚さＴＤ２に等しい。
ドレイン連結部１１ｂにおける封止樹脂３０の第２の縦側面３６側の端部１１ｋの厚さＴＤ５及びドレインフレーム１１における各タイバー部１１ｄ，１１ｉ，１１ｊの厚さＴＤ３（図４参照）は、厚さＴＤ２よりも薄く、厚さＴＤ１と等しい。このように、ドレインフレーム１１では、各ドレインフレームフィンガー１１Ｐの先端部１１ｈ及び各タイバー部１１ｄ，１１ｉ，１１ｊの厚さＴＤ１，ＴＤ３がドレインフレーム１１の他の部分の厚さＴＤ２よりも薄くなるように形成されている。図３に示すように、本実施形態では、各ドレインフレームフィンガー１１Ｐの先端部１１ｈは、第２の方向Ｙにおいてドレインフレームフィンガー１１Ｑよりも第２の縦側面３６側に向けて突出している部分である。
図６に示すように、ソースフレーム１２において各ソースフレームフィンガー１２ｃの全体の厚さＴＳ１がソース端子１２ａの厚さＴＳ２よりも薄い。本実施形態では、厚さＴＳ１は厚さＴＳ２の半分の厚さである。ソース連結部１２ｂの厚さは、厚さＴＳ２よりも薄く、各ソースフレームフィンガー１２ｃの厚さＴＳ１と等しい。タイバー部１２ｄの厚さＴＳ３（図４参照）は、厚さＴＳ１に等しい。このように、ソースフレーム１２では、各ソースフレームフィンガー１２ｃ及びソース連結部１２ｂの厚さＴＳ１と、タイバー部１２ｄの厚さＴＳ３がソース端子１２ａの厚さＴＳ２よりも薄くなるように形成されている。各ソースフレームフィンガー１２ｃ及びソース連結部１２ｂの厚さＴＳ１と、タイバー部１２ｄの厚さＴＳ３とは、ドレインフレーム１１の厚さＴＤ１，ＴＤ３（図５参照）と等しい。ソース端子１２ａの厚さＴＳ２は、ドレインフレーム１１の厚さＴＤ２（図５参照）と等しい。
図７に示すように、ゲートフレーム１３においてゲートフレームフィンガー１３ｃの全体の厚さＴＧ１がゲート端子１３ａの厚さＴＧ２よりも薄い。本実施形態では、厚さＴＧ１は、厚さＴＧ２の半分の厚さである。ゲート連結部１３ｂの厚さは、厚さＴＧ２よりも薄く、ゲートフレームフィンガー１３ｃの厚さＴＧ１に等しい。タイバー部１３ｄの厚さＴＧ３は厚さＴＧ２に等しい。このように、ゲートフレーム１３では、ソースフレーム１２と同様に、ゲートフレームフィンガー１３ｃ及びゲート連結部１３ｂの厚さＴＧ１と、タイバー部１３ｄの厚さＴＧ３とがゲート端子１３ａの厚さＴＧ２よりも薄くなるように形成されている。ゲートフレームフィンガー１３ｃ及びゲート連結部１３ｂの厚さＴＧ１と、タイバー部１３ｄの厚さＴＧ３とは、ドレインフレーム１１の厚さＴＤ１，ＴＤ３（図５参照）と等しい。ゲート端子１３ａの厚さＴＧ２は、ドレインフレーム１１の厚さＴＤ２と等しい。
このように、第１の方向Ｘから見て、ドレインフレームフィンガー１１ｃ及びソースフレームフィンガー１２ｃが重なる部分は、少なくとも一方の厚さが薄くなるように構成されている。第１の方向Ｘから見て、ソースフレームフィンガー１２ｃ及びゲートフレームフィンガー１３ｃが重なる部分は、両方の厚さが薄くなるように形成されている。
図８に示すように、トランジスタ２０は、封止樹脂３０の第２の縦側面３６寄り、かつ、ソース連結部１２ｂ及びゲート連結部１３ｂよりも第１の縦側面３５側に配置されている。詳細には、トランジスタ２０の第１の縦側面３５側の側面が封止樹脂３０の第２の方向Ｙにおける中央に位置し、トランジスタ２０の第２の縦側面３６側の側面がソース連結部１２ｂ及びゲート連結部１３ｂに近接するように位置している。またトランジスタ２０は、ドレインフレームフィンガー１１ｃの第１の部分１１ｍよりも第２の縦側面３６側に位置している。トランジスタ２０の第２の縦側面３６側の一部分は、第２タイバー部１１ｉ，１１ｊにより支持されている。
図８から理解できるように、ドレインフレームフィンガー１１Ｐの長さＬＦＤ及びドレインフレームフィンガー１１Ｑの長さＬＦＤＥは、トランジスタ２０の長さＬ２よりも長い。ソースフレームフィンガー１２ｃの長さＬＦＳは、長さＬ２よりも僅かに長い。
ドレイン電極パッド２１Ｐ，２１Ｑはドレインフレームフィンガー１１Ｐ，１１Ｑの表面１１ｅと高さ方向Ｚにおいて対向し、ソース電極パッド２２はソースフレームフィンガー１２ｃの表面１２ｅと高さ方向Ｚにおいて対向し、ゲート電極パッド２３はゲートフレームフィンガー１３ｃの表面１３ｅと高さ方向Ｚにおいて対向している。そしてドレイン電極パッド２１Ｐはドレインフレームフィンガー１１Ｐと電気的に接続し、ドレイン電極パッド２１Ｑはドレインフレームフィンガー１１Ｑと電気的に接続し、ソース電極パッド２２はソースフレームフィンガー１２ｃと電気的に接続し、ゲート電極パッド２３はゲートフレームフィンガー１３ｃと電気的に接続している。
第１の方向Ｘにおいて隣り合うドレインフレームフィンガー１１Ｐの間の距離は、第１の方向Ｘにおいて隣り合うドレイン電極パッド２１Ｐの間の距離と等しい。ドレインフレームフィンガー１１Ｐの第２の部分１１ｎの幅ＷＦＤ２は、ドレイン電極パッド２１Ｐの幅ＷＤと等しい。このため、トランジスタ２０がドレインフレーム１１に実装されたとき、ドレインフレームフィンガー１１Ｐはドレイン電極パッド２１Ｐの全体に亘って覆い、ドレインフレームフィンガー１１Ｑはドレイン電極パッド２１Ｑの全体に亘って覆っている。具体的には、ドレインフレームフィンガー１１Ｐの先端部１１ｈの端縁は、ドレイン電極パッド２１Ｐの第２の縦側面３６側の端部よりも第２の縦側面３６側に配置され、ドレインフレームフィンガー１１Ｑの第２の縦側面３６側の端縁は、ドレイン電極パッド２１Ｑの第２の縦側面３６側の端部と同じ位置に配置されている。これにより、ドレインフレームフィンガー１１Ｐはドレイン電極パッド２１Ｐの全体に亘って電気的に接続され、ドレインフレームフィンガー１１Ｑはドレイン電極パッド２１Ｑの全体に亘って電気的に接続されている。ドレインフレームフィンガー１１Ｐにおいてドレイン電極パッド２１Ｐと高さ方向Ｚにおいて対向する部分は、ドレインフレームフィンガー１１Ｐの先端部１１ｈと、先端部１１ｈよりも第１の縦側面３５側の部分とを含む。このため、ドレイン電極パッド２１Ｐは、ドレインフレームフィンガー１１Ｐにおいて封止樹脂３０の裏面３２から露出する部分と電気的に接続されている。
第１の方向Ｘにおいて隣り合うソースフレームフィンガー１２ｃの間の距離は、第１の方向Ｘにおいて隣り合うソース電極パッド２２の間の距離と等しい。ソースフレームフィンガー１２ｃの幅ＷＦＳは、ソース電極パッド２２の幅ＷＳと等しい。このため、トランジスタ２０がソースフレーム１２に実装されたとき、ソースフレームフィンガー１２ｃは、ソース電極パッド２２の全体に亘って覆っている。具体的には、ソースフレームフィンガー１２ｃの先端部がソース電極パッド２２の第１の縦側面３５側の端部よりも第１の縦側面３５側に位置している。これにより、ソースフレームフィンガー１２ｃは、ソース電極パッド２２の全体に亘って電気的に接続されている。
ゲートフレームフィンガー１３ｃは、ゲート電極パッド２３の全体に亘って覆っている。具体的には、ゲートフレームフィンガー１３ｃの先端部がゲート電極パッド２３の第１の縦側面３５側の端部よりも第１の縦側面３５側に位置している。ゲートフレームフィンガー１３ｃの幅ＷＦＧは、ゲート電極パッド２３の幅ＷＧと等しい。これにより、ゲートフレームフィンガー１３ｃは、ゲート電極パッド２３の全体に亘って電気的に接続されている。
図４〜図７に示すように、ドレインフレーム１１の表面１１ｅ、ソースフレーム１２の表面１２ｅ、及びゲートフレーム１３の表面１３ｅは互いに面一となる。一方、ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３において厚さの薄い部分の裏面１１ｆ，１２ｆ，１３ｆは、厚さが厚い部分の裏面１１ｇ，１２ｇ，１３ｇよりも各フレーム１１〜１３の表面１１ｅ〜１３ｅ側に位置している。また図５〜図７に示すように、各フレーム１１〜１３は、高さ方向Ｚにおいて封止樹脂３０の裏面３２寄りに配置されている。
このため、図９に示すように、封止樹脂３０の裏面３２には、ドレインフレーム１１の裏面１１ｆ、ソースフレーム１２の裏面１２ｆ、及びゲートフレーム１３の裏面１３ｆが露出している。一方、図５及び図６に示すドレインフレーム１１の裏面１１ｇ、ソースフレーム１２の裏面１２ｇ、及びゲートフレーム１３の裏面１３ｇは、封止樹脂３０の裏面３２から露出していない。詳細には、ソースフレーム１２において、３個のソース端子１２ａは封止樹脂３０の裏面３２から露出する一方、ソース連結部１２ｂ、４本のソースフレームフィンガー１２ｃ、及びタイバー部１２ｄは裏面３２から露出していない。ゲートフレーム１３において、ゲート端子１３ａは封止樹脂３０の裏面３２から露出する一方、ゲート連結部１３ｂ、ゲートフレームフィンガー１３ｃ、及びタイバー部１３ｄは裏面３２から露出していない。ドレインフレーム１１において、４個のドレイン端子１１ａ、ドレイン連結部１１ｂにおける端部１１ｋ以外の部分、並びに５本のドレインフレームフィンガー１１ｃの先端部１１ｈ以外の部分及び第１の部分１１ｍの基部１１ｒは封止樹脂３０の裏面３２から露出する。一方、ドレインフレーム１１において、５本のドレインフレームフィンガー１１ｃの先端部１１ｈ及び第１の部分１１ｍのフランジ部１１ｓ、並びにタイバー部１１ｄ，１１ｉ，１１ｊは裏面３２から露出していない。このため、裏面３２から露出するドレイン連結部１１ｂの幅ＷＣＤＲは、ドレイン連結部１１ｂの幅ＷＣＤ（図３参照）よりも小さい。裏面３２から露出するドレインフレームフィンガー１１ｃの幅ＷＦＤＲは、第２の部分１１ｎの幅ＷＦＤ２（図３参照）と等しい。また幅ＷＣＤＲは、幅ＷＦＤ２と等しい。ここで、ドレインフレームフィンガー１１ｃにおいて封止樹脂３０の裏面３２に露出する裏面１１ｆの第２の方向Ｙの長さは、ドレインフレームフィンガー１１Ｑの長さＬＦＤＥと等しい。
図８に示すように、第１の方向Ｘから見てドレインフレームフィンガー１１ｃ及びソースフレームフィンガー１２ｃが互いに重なる領域において、ドレインフレームフィンガー１１ｃは封止樹脂３０の裏面３２（図９参照）から露出し、ソースフレームフィンガー１２ｃは裏面３２から露出しない。このため、封止樹脂３０の裏面３２から露出するドレインフレーム１１とソースフレーム１２との第２の方向Ｙの最短距離ＤＯＹは、封止樹脂３０の裏面３２から露出しないドレインフレーム１１とソースフレーム１２との第２の方向Ｙの最短距離ＤＩＹ（図８参照）よりも長い。なお、最短距離ＤＯＹは、ドレインフレームフィンガー１１ｃとソース端子１２ａとの第２の方向Ｙの距離である。最短距離ＤＩＹは、ドレインフレームフィンガー１１Ｐの先端とソース連結部１２ｂとの第２の方向Ｙの距離である。
また封止樹脂３０の裏面３２から露出するドレインフレーム１１とゲートフレーム１３との第２の方向Ｙの最短距離ＧＯＹは、封止樹脂３０の裏面３２から露出しないドレインフレーム１１とゲートフレーム１３との第２の方向Ｙの最短距離ＧＩＹ（図８参照）よりも長い。封止樹脂３０の裏面３２から露出するゲートフレーム１３とソースフレーム１２との第１の方向Ｘの最短距離ＧＯＸは、封止樹脂３０の裏面３２から露出しないゲートフレーム１３とソースフレーム１２との第１の方向Ｘの最短距離（距離ＤＦｇｓ（図３参照））よりも長い。なお、最短距離ＧＯＹは、ドレインフレームフィンガー１１Ｑとゲート端子１３ａとの第２の方向Ｙの距離である。最短距離ＧＯＹは最短距離ＤＯＹと等しい。最短距離ＧＩＹは、ドレインフレームフィンガー１１Ｑとゲートフレームフィンガー１３ｃとの第２の方向Ｙの距離である。最短距離ＧＯＸは、ゲート端子１３ａとゲート端子１３ａと隣り合うソース端子１２ａとの間の距離である。
次に、半導体デバイス１の製造方法について説明する。
図１０に示すように、半導体デバイス１の製造方法は、フレーム形成工程（ステップＳ１）、トランジスタ実装工程（ステップＳ２）、モールド工程（ステップＳ３）、及び切断工程（ステップＳ４）を含む。半導体デバイス１の製造は、例えばフレーム形成工程、トランジスタ実装工程、モールド工程、及び切断工程の順に実施される。
フレーム形成工程では、母材となる１枚の銅板から複数のリードフレーム１０が形成される。フレーム形成工程における各リードフレーム１０は、各タイバー部１１ｄ，１１ｉ，１１ｊ，１２ｄ，１３ｄ（図３参照）によって銅板（母材）と接続されている。
トランジスタ実装工程では、トランジスタ２０が各リードフレーム１０にフリップチップ実装される（図８参照）。具体的には、各リードフレーム１０における５本のドレインフレームフィンガー１１ｃ、４本のソースフレームフィンガー１２ｃ、及び１本のゲートフレームフィンガー１３ｃには、半田ペーストが塗布される。トランジスタ２０のドレイン電極パッド２１、ソース電極パッド２２、及びゲート電極パッド２３には、金、銅等からなるバンプが形成される。そして、高さ方向Ｚにおいて５本のドレインフレームフィンガー１１ｃに５個のドレイン電極パッド２１が対向し、４本のソースフレームフィンガー１２ｃに４個のソース電極パッド２２が対向し、ゲートフレームフィンガー１３ｃにゲート電極パッド２３が対向するようにトランジスタ２０がリードフレーム１０に加熱及び加圧される。これにより、トランジスタ２０がリードフレーム１０に実装される。このように、各リードフレーム１０とトランジスタ２０とは、ワイヤボンディングのようなワイヤを介さずに接続されている。
モールド工程では、例えばモールド成形装置によって封止樹脂３０が成形される。具体的には、トランジスタ２０が載せられた各リードフレーム１０が形成された銅板をモールド成形装置の金型のキャビティ内に配置され、溶融したモールド樹脂（本実施形態ではエポキシ樹脂）が金型のキャビティに流し込まれる。
切断工程では、半導体デバイス１の単位ごとに切断される。このとき、銅板から各タイバー部１１ｄ，１１ｉ，１１ｊ，１２ｄ，１３ｄがカットされる。これにより、第１タイバー部１１ｄは封止樹脂３０の第１の横側面３３及び第２の横側面３４から露出し、第２タイバー部１１ｉは第１の横側面３３から露出し、第２タイバー部１１ｊは第２の横側面３４から露出する。また、タイバー部１２ｄは封止樹脂３０の第１の横側面３３から露出し、タイバー部１３ｄは第２の横側面３４から露出する。以上の工程を経て、図１に示す半導体デバイス１を得ることができる。
このように構成された半導体デバイス１は、図１１に示す既存の半導体デバイス２００から置き換えて、回路基板３００（図１２参照）に実装することができる。すなわち、半導体デバイス１と半導体デバイス２００とは、ピンコンパチブルである。図１１では半導体デバイス２００の裏面を示している。回路基板３００は、半導体デバイス２００が実装されていた回路基板である。
図１１に示すように、半導体デバイス２００は、ダイパッド２１０と、リードフレーム２２０と、ダイパッド２１０に載せられるトランジスタ２３０と、トランジスタ２３０を封止する封止樹脂２４０とを備える。半導体デバイス２００は、半導体デバイス１のパッケージ外形と同じパッケージ外形を有する。
リードフレーム２２０は、ダイパッド２１０に接続された４個のドレイン端子２２１と、３個のソース端子２２２と、１個のゲート端子２２３とを備える。ドレイン端子２２１、ソース端子２２２、及びゲート端子２２３の配置構成は、半導体デバイス１のドレイン端子１１ａ、ソース端子１２ａ、及びゲート端子１３ａ（図９参照）の配置構成と同様である。ソース端子２２２及びゲート端子２２３は、第２の方向Ｙにおいてダイパッド２１０から離間して配置されている。図１１に示すとおり、ダイパッド２１０、４つのドレイン端子２２１、３つのソース端子２２２、及び１つのゲート端子２２３は、封止樹脂２４０の裏面２４１から露出している。
トランジスタ２３０は、例えば、トランジスタ２３０の裏面（ダイパッド２１０側の面）側にドレイン電極が形成され、トランジスタ２３０の表面（ダイパッド２１０とは反対側の面）側にソース電極及びゲート電極が形成される縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタ２３０は、ドレイン電極がダイパッド２１０に電気的に接続され、ソース電極及びゲート電極がアルミワイヤ等のボンディングワイヤ（図示略）を介してソース端子２２２及びゲート端子２２３に電気的に接続されている。
ダイパッド２１０は、半導体デバイス２００においてドレイン端子２２１寄り、すなわち封止樹脂２４０の第１の縦側面２４２寄りに配置されている。このため、トランジスタ２３０は、封止樹脂２４０の第１の縦側面２４２寄りに配置されている。図１１に示すとおり、ダイパッド２１０は封止樹脂２４０の裏面２４１から露出した略矩形状に形成されている。ダイパッド２１０の第２の方向Ｙの長さＬＤＰは、半導体デバイス１における封止樹脂３０の裏面３２から露出するドレインフレームフィンガー１１ｃの長さＬＦＤＥとドレイン連結部１１ｂの幅ＷＣＤＲ（ともに図９参照）との合計の長さと概ね等しい。
また、図１２に示すように、回路基板３００には、ドレインと電気的に接続するランドパターン３０１、ソースと電気的に接続するランドパターン３０２、及びゲートと電気的に接続するランドパターン３０３が設けられている。ランドパターン３０１は、図１１で示す半導体デバイス２００のダイパッド２１０に対応した形状である。ランドパターン３０２は、第２の方向Ｙにおいてランドパターン３０１と間隔を空けて配置され、各ソース端子２２２に対応した位置に配置されている。ランドパターン３０３は、第２の方向Ｙにおいてランドパターン３０２と同じ位置に配置され、かつ第１の方向Ｘにおいてランドパターン３０２と間隔を空けて配置されている。ランドパターン３０３は、ゲート端子２２３に対応した位置に配置されている。
図１２に示すように、ランドパターン３０１〜３０３に半田が塗布されて半導体デバイス１が回路基板３００に実装されるとき、ダイパッド２１０に対応するランドパターン３０１は、半導体デバイス１の４個のドレイン端子１１ａ、ドレイン連結部１１ｂ、及び５本のドレインフレームフィンガー１１ｃに接続される。一方、ソースフレームフィンガー１２ｃは、ランドパターン３０１に対向する位置に露出しないため、ランドパターン３０１と電気的に接続されることが回避される。このため、ドレイン及びソースの短絡を回避できる。３個のランドパターン３０２は、３個のソース端子１２ａにそれぞれ接続される。ランドパターン３０３は、ゲート端子１３ａに接続される。このように、半導体デバイス２００に合わせて設計されたランドパターン３０１〜３０３に半導体デバイス１を実装することができるため、半導体デバイス１を実装するために新たにランドパターンを設計し直した回路基板を製造しなくてよい。このため、回路基板を新規製造するためのコスト増加を回避することができる。
半導体デバイス１によれば、以下に示す効果が得られる。
（１）図８に示すように、ドレインフレーム１１の各ドレインフレームフィンガー１１ｃとトランジスタ２０の各ドレイン電極パッド２１とが高さ方向Ｚにおいて対向し、ソースフレーム１２の各ソースフレームフィンガー１２ｃと各ソース電極パッド２２とが高さ方向Ｚにおいて対向している。またゲートフレーム１３のゲートフレームフィンガー１３ｃとトランジスタ２０のゲート電極パッド２３とが高さ方向Ｚにおいて対向している。これにより、トランジスタ２０の各電極パッド２１〜２３と各フレームフィンガー１１ｃ〜１３ｃとの接続距離が短くなる。特に、本実施形態では、トランジスタ２０の電極パッド２１が各ドレインフレームフィンガー１１ｃと直接接触し、電極パッド２２が各ソースフレームフィンガー１２ｃと直接接触するため、トランジスタ２０とリードフレーム１０との接続距離を０にすることができる。
そして各ドレインフレームフィンガー１１ｃと各ドレイン電極パッド２１との接続、各ソースフレームフィンガー１２ｃと各ソース電極パッド２２との接続、ゲートフレームフィンガー１３ｃとゲート電極パッド２３との接続は、フリップチップ実装により実施される。このため、トランジスタ２０とリードフレーム１０との電気的な接続において、ボンディングワイヤを用いることがないため、ボンディングワイヤに起因するインダクタンスをなくすことができる。その結果、ボンディングワイヤを使用しないことにより、半導体デバイス１のインダクタンスの増加を抑制できる。
（２）第１の方向Ｘから見てソースフレームフィンガー１２ｃとドレインフレームフィンガー１１ｃとが重なる領域において、ソースフレームフィンガー１２ｃは封止樹脂３０の裏面３２から露出していない。この構成によれば、封止樹脂３０の裏面３２から露出しているドレインフレームフィンガー１１ｃとソースフレーム１２との間の距離を大きくすることができる。これにより、半導体デバイス１が回路基板３００に例えば半田ペーストにより実装されるとき、半田ペーストによってドレインフレーム１１とソースフレーム１２とが繋がってしまうことを抑制できる。したがって、トランジスタ２０におけるドレイン及びソースの短絡を抑制できる。
（３）第１の方向Ｘから見て、ドレインフレームフィンガー１１ｃとソースフレームフィンガー１２ｃとが重なる領域において、ドレインフレームフィンガー１１ｃにおける先端部１１ｈ以外の部分は封止樹脂３０の裏面３２から露出している。これにより、ドレインフレームフィンガー１１ｃを介してトランジスタ２０の熱が半導体デバイス１の外部に放熱される。したがって、半導体デバイス１の放熱性能を保障することができる。
（４）第２の方向Ｙにおいて、トランジスタ２０は、封止樹脂３０の第２の縦側面３６寄りに配置されている。そしてソースフレームフィンガー１２ｃの長さＬＦＳは、ドレインフレームフィンガー１１ｃの長さＬＦＤよりも短い。これにより、トランジスタ２０がソースフレームフィンガー１２ｃに実装されるときに、ソースフレームフィンガー１２ｃが封止樹脂３０の裏面３２に向けて変形することを抑制できる。これにより、ソースフレームフィンガー１２ｃが封止樹脂３０の裏面３２から露出することを抑制できる。
このように、ドレインフレームフィンガー１１ｃに比べて長さの短いソースフレームフィンガー１２ｃの厚さを薄くすることにより、トランジスタ２０がリードフレーム１０に実装されるときのソースフレームフィンガー１２ｃの変形量は、ドレインフレームフィンガー１１ｃの全体の厚さを薄くしたと仮定した場合のドレインフレームフィンガーの変形量よりも少なくなる。したがって、第１の方向Ｘから見てドレインフレームフィンガー１１ｃとソースフレームフィンガー１２ｃとが重なる部分においてソースフレームフィンガー１２ｃが封止樹脂３０の裏面３２から露出することを抑制できる。
（５）各ソースフレームフィンガー１２ｃは、ソース連結部１２ｂによって連結されている。これにより、各ソースフレームフィンガー１２ｃの剛性が高められる。加えて、ソース連結部１２ｂは封止樹脂３０の裏面３２から露出しないため、ドレインフレーム１１とソースフレーム１２との間の距離を長くすることができる。したがって、半導体デバイス１が回路基板３００に例えば半田ペーストにより実装されるとき、半田ペーストによってドレインフレーム１１とソースフレーム１２とが繋がってしまうことを抑制できる。
（６）各ドレインフレームフィンガー１１ｃの厚さＴＤ１は、各ソースフレームフィンガー１２ｃの厚さＴＳ１よりも厚い。このため、トランジスタ２０が各ドレインフレームフィンガー１１ｃに実装されたとき、高さ方向Ｚに変形することを抑制できる。
加えて、各ドレインフレームフィンガー１１ｃは、封止樹脂３０の裏面３２から露出するため、各ドレインフレームフィンガー１１ｃを介してドレインフレーム１１の熱及びトランジスタ２０の熱を半導体デバイス１の外部に放熱し易くなる。したがって、半導体デバイス１の温度が過度に高くなることを抑制できる。このように、ソースフレームフィンガー１２ｃに比べて長さの長いドレインフレームフィンガー１１ｃが封止樹脂３０の裏面３２から露出するため、ドレインフレームフィンガー１１ｃが裏面３２から露出せず、ソースフレームフィンガー１２ｃが裏面３２から露出する構成に比べ、半導体デバイス１の放熱性能が高くなる。
（７）各ドレインフレームフィンガー１１ｃはドレイン連結部１１ｂにより連結されているため、各ドレインフレームフィンガー１１ｃの剛性が高められる。したがって、トランジスタ２０が各ドレインフレームフィンガー１１ｃに実装されたとき、高さ方向Ｚに変形することを一層抑制できる。
加えて、ドレイン連結部１１ｂは、封止樹脂３０の裏面３２から露出するため、ドレイン連結部１１ｂを介してドレインフレーム１１の熱及びトランジスタ２０の熱を半導体デバイス１の外部に放熱し易くなる。したがって、半導体デバイス１の温度が過度に高くなることを一層抑制できる。
（８）各ドレインフレームフィンガー１１Ｐは各ドレイン電極パッド２１Ｐの全面を覆っている。これにより、各ドレインフレームフィンガー１１Ｐがトランジスタ２０の各ドレイン電極パッド２１Ｐの全面に亘って電気的に接続することにより、ドレインフレーム１１からトランジスタ２０への供給電流を増加させることができる。加えて、各ドレインフレームフィンガー１１Ｐの先端部１１ｈは、封止樹脂３０の裏面３２から露出しない。これにより、封止樹脂３０の裏面３２から露出する各ドレインフレームフィンガー１１Ｐとソースフレーム１２との間の距離を長くすることができる。したがって、半導体デバイス１が回路基板３００に例えば半田ペーストにより実装されるとき、半田ペーストによってドレインフレーム１１とソースフレーム１２とが繋がってしまうことを抑制できる。
（９）各ドレインフレームフィンガー１１ｃにおいてトランジスタ２０の各ドレイン電極パッド２１に接続されている部分のうち第１の縦側面３５側の一部は、封止樹脂３０の裏面３２から露出している。これにより、トランジスタ２０の熱が各ドレイン電極パッド２１及び各ドレインフレームフィンガー１１ｃを介して半導体デバイス１の外部に放熱される。このように、トランジスタ２０の熱が半導体デバイス１の外部に放熱される経路が短いため、トランジスタ２０の熱が半導体デバイス１の外部に放熱され易くなる。
（１０）第１の方向Ｘから見て、ゲートフレームフィンガー１３ｃにおいてドレインフレームフィンガー１１ｃと重なる部分は、封止樹脂３０の裏面３２から露出していない。これにより、封止樹脂３０の裏面３２から露出するゲートフレーム１３とドレインフレーム１１との間の距離が長くなる。したがって、半導体デバイス１が回路基板３００に例えば半田ペーストにより実装されるとき、半田ペーストによってドレインフレーム１１とゲートフレーム１３とが繋がってしまうことを抑制できる。
（１１）ゲートフレームフィンガー１３ｃの長さＬＦＧは、ソースフレームフィンガー１２ｃの長さＬＦＳよりも短い。これにより、トランジスタ２０がゲートフレームフィンガー１３ｃに実装されたとき、ゲートフレームフィンガー１３ｃが封止樹脂３０の裏面３２に向けて変形し難くなる。したがって、ゲートフレームフィンガー１３ｃが封止樹脂３０の裏面３２から露出することを抑制できる。
（１２）第２の方向Ｙにおいて、ドレインフレームフィンガー１１Ｑとゲートフレームフィンガー１３ｃとが対向している。これにより、第２の方向Ｙにおいてドレインフレームフィンガー１１Ｑとゲートフレームフィンガー１３ｃとが対向しない場合、すなわち第１の方向Ｘにおいてドレインフレームフィンガー１１Ｑとゲートフレームフィンガー１３ｃとが異なる位置に配置される場合に比べ、半導体デバイス１の第２の方向Ｙのサイズを小さくすることができる。
（１３）トランジスタ２０のドレイン電極パッド２１及びソース電極パッド２２は、第１の方向Ｘにおいて交互に配置されている。これにより、第１の方向Ｘにおいて隣り合うドレイン電極パッド２１とソース電極パッド２２との間の距離が短くなるため、すなわちドレイン電極パッド２１とソース電極パッド２２との間の電子走行距離が短くなるため、トランジスタ２０のスイッチング速度を高めることができる。
（１４）トランジスタ２０のドレイン電極パッド２１Ｑとゲート電極パッド２３とが第２の方向Ｙにおいて並べられている。すなわちドレイン電極パッド２１Ｑとゲート電極パッド２３とは第１の方向Ｘにおいて同じ位置に配置されている。これにより、ドレイン電極パッド２１Ｑとゲート電極パッド２３とは第１の方向Ｘにおいて異なる位置に配置される場合に比べ、トランジスタ２０の第１の方向Ｘにおけるサイズを小さくすることができる。
ドレイン電極パッド２１Ｑの長さＬＤＥ及びゲート電極パッド２３の長さＬＧがドレイン電極パッド２１Ｐの長さＬＤ及びソース電極パッド２２の長さＬＳよりも短い。これにより、ドレイン電極パッド２１Ｑの長さＬＤＥ及びゲート電極パッド２３の長さＬＧがドレイン電極パッド２１Ｐの長さＬＤ及びソース電極パッド２２の長さＬＳ以上の場合に比べ、トランジスタ２０の第２の方向Ｙにおけるサイズを小さくすることができる。
（１５）ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３において厚さの薄い部分（図３の網掛け部分）は、ハーフエッチング加工により形成されている。これにより、切削等の他の加工方法に比べ、ドレインフレーム１１、ソースフレーム１２、及びゲートフレーム１３において厚さの薄い部分を容易に形成することができる。
（１６）ドレインフレームフィンガー１１Ｐのうちの最も第１の横側面３３側のドレインフレームフィンガー１１Ｐと、ドレインフレームフィンガー１１Ｑとには、第２タイバー部１１ｉ，１１ｊが設けられている。この構成によれば、トランジスタ２０がリードフレーム１０に実装されるときに第２タイバー部１１ｉ，１１ｊを介してドレインフレームフィンガー１１ｃがトランジスタ２０を支持する。このため、ドレインフレームフィンガー１１ｃが封止樹脂３０の裏面３２に向けて変形することを抑制できる。また、封止樹脂３０を成形するモールド樹脂がドレインフレームフィンガー１１ｃに流れ込むときにタイバー部１１ｉ，１１ｊを介してドレインフレームフィンガー１１ｃを支持する。このため、ドレインフレームフィンガー１１ｃが湾曲することを抑制できる。
また、ドレインフレーム１１がドレイン連結部１１ｂに設けられた第１タイバー部１１ｄと、ドレインフレームフィンガー１１ｃに設けられた第２タイバー部１１ｉ，１１ｊとにより支持されるため、封止樹脂３０を成形するモールド樹脂がドレインフレーム１１に流れ込むときにドレインフレーム１１が傾くことを抑制できる。
（１７）ドレインフレームフィンガー１１ｃの第１の部分１１ｍの幅ＷＦＤ１は、第２の部分１１ｎの幅ＷＦＤ２よりも大きい。この構成によれば、ドレインフレームフィンガー１１ｃの剛性を高めることができるため、ドレインフレームフィンガー１１ｃが湾曲することを抑制できる。
（１８）ドレインフレームフィンガー１１ｃの第１の部分１１ｍの基部１１ｒは封止樹脂３０の裏面３２から露出する一方、フランジ部１１ｓは裏面３２から露出しない。この構成によれば、フランジ部１１ｓにおける封止樹脂３０の裏面３２側の面と封止樹脂３０とが対向し、接触しているため、ドレインフレームフィンガー１１ｃの裏面３２側への移動をフランジ部１１ｓにより規制できる。したがって、ドレインフレームフィンガー１１ｃが裏面３２から突出することを抑制できる。
（１９）ドレイン連結部１１ｂにおける端部１１ｋ以外の部分は封止樹脂３０の裏面３２から露出する一方、端部１１ｋは裏面３２から露出しない。この構成によれば、端部１１ｋにおける封止樹脂３０の裏面３２側の面と封止樹脂３０とが対向し、接触しているため、ドレイン連結部１１ｂの裏面３２側への移動を端部１１ｋにより規制できる。したがって、ドレイン連結部１１ｂが裏面３２から突出することを抑制できる。
〔トランジスタ〕
次に、図１３〜図１５を参照して、トランジスタ２０の内部構造について説明する。なお、図１４Ａの網掛け部分はプレート膜４４の領域を示し、図１４Ｂの網掛け部分はソース電極６０の領域を示している。
図１３に示すように、トランジスタ２０は、ベースとなるIII族窒化物半導体積層構造２４上に設けられた、ソース電極６０、ドレイン電極７０、ゲート電極８０、及びプレート膜４４を有する。図１４Ａに示すように、ソース電極６０（Ｓ）、ドレイン電極７０（Ｄ）、及びゲート電極８０（Ｇ）は、ＳＧＤＧＳの順に周期的に配置されている。これにより、ソース電極６０及びドレイン電極７０でゲート電極８０を挟むことによって素子構造２５が構成されている。プレート膜４４は、ゲート−ソース間及びドレイン−ゲート間のそれぞれに配置されている。以降の説明において、プレート膜４４のうちドレイン−ゲート間に配置されるプレート膜４４をソースフィールドプレート４５と呼び、プレート膜４４のうちゲート−ソース間に配置されるプレート膜４４をフローティングプレート４６と呼ぶ。
III族窒化物半導体積層構造２４の表面は、素子構造２５を含むアクティブ領域２６と、アクティブ領域２６外のノンアクティブ領域２７とに区画される。ノンアクティブ領域２７は、図１４Ａに示すようにアクティブ領域２６と隣接するだけでもよいし、図示しないがアクティブ領域２６を取り囲んでもよい。
図１４Ｂに示すように、ソース電極６０は、ノンアクティブ領域２７上に配置されたベース部６１と、ベース部６１に一体的に接続された複数のソース電極フィンガー６２とを含む。本実施形態のソース電極６０は、複数のソース電極フィンガー６２が互いに平行なストライプ状に延びる櫛歯状である（図１３参照）。ベース部６１は、ノンアクティブ領域２７内に、ソース電極フィンガー６２用の接続端部６３を有する。複数のソース電極フィンガー６２は、接続端部６３からアクティブ領域２６に向かって延びている。つまり、複数のソース電極フィンガー６２は、アクティブ領域２６及びノンアクティブ領域２７の間を跨っている。なお、以降の説明において、ソース電極フィンガー６２が延びる方向を「第３の方向Ｖ」とし、III族窒化物半導体積層構造２４の平面視において、第３の方向Ｖと直交する方向を「第４の方向Ｗ」とする。
隣り合うソース電極フィンガー６２の間のスペースＳＰは、ドレイン電極７０が配置された領域である。ドレイン電極７０は、ソース電極６０と同様に、ノンアクティブ領域２７上のベース部（図示略）と、ベース部に一体的に接続された複数のドレイン電極フィンガー７１（スペースＳＰに配置された部分）とを含んでいてもよい。本実施形態のドレイン電極７０は、複数のドレイン電極フィンガー７１が互いに平行なストライプ状に延びる櫛歯状である（図１３参照）。ドレイン電極フィンガー７１は、ソース電極フィンガー６２と平行している。本実施形態では、各スペースＳＰにドレイン電極フィンガー７１が配置されることによって、二つの櫛歯状のソース電極フィンガー６２及びドレイン電極フィンガー７１が互いに係合している。
図１３に示すように、ゲート電極８０は、ソース電極フィンガー６２を取り囲んでいる。図１４Ａに示すように、ゲート電極８０は、ノンアクティブ領域２７上に配置されたベース部８１と、ベース部８１に一体的に接続された複数のゲート電極フィンガー８２とを含む。本実施形態のゲート電極８０は、複数のゲート電極フィンガー８２が互いに平行なストライプ状に延びる櫛歯状である。ベース部８１は、ノンアクティブ領域２７内に、ゲート電極フィンガー８２用の接続端部８３を有する。接続端部８３は、アクティブ領域２６とノンアクティブ領域２７との境界（素子分離ライン２８）を基準に、ソース電極６０の接続端部６３よりも外側（相対的にアクティブ領域２６から遠い側）に設けられている。複数のゲート電極フィンガー８２は、接続端部８３からアクティブ領域２６に向かって延びている。つまり、複数のゲート電極フィンガー８２は、アクティブ領域２６及びノンアクティブ領域２７の間を跨っている。またゲート電極８０のベース部８１は、ソース電極６０のベース部６１よりも外側の引き出し部８４を含む。引き出し部８４は、例えばゲート電極８０に対するコンタクト９６を形成するための領域である。
図１４Ａに示すように、ソースフィールドプレート４５は、ノンアクティブ領域２７上に配置されたベース部４５ａと、ベース部４５ａに一体的に接続された複数の電極部４５ｂとを含む。本実施形態のソースフィールドプレート４５は、第４の方向Ｗにおけるベース部４５ａの両端部から一対の電極部４５ｂが第３の方向Ｖに沿って延びるアーチ状である。ソースフィールドプレート４５は、ゲート電極８０よりもドレイン電極フィンガー７１側に設けられ、ドレイン電極フィンガー７１を取り囲んでいる（図１３参照）。ベース部４５ａは、ノンアクティブ領域２７内に、電極部４５ｂ用の接続端部４５ｃを有する。接続端部４５ｃは、素子分離ライン２８を基準に、ソース電極６０の接続端部６３よりも外側に設けられている。一対の電極部４５ｂは、接続端部４５ｃからアクティブ領域２６に向けて延びている。つまり、一対の電極部４５ｂは、アクティブ領域２６及びノンアクティブ領域２７の間を跨っている。なお、接続端部４５ｃは、素子分離ライン２８を基準に、ソース電極６０の接続端部６３とほぼ同じ位置に設けられてもよい。
ソース電極６０のベース部６１とソースフィールドプレート４５のベース部４５ａとは、ノンアクティブ領域２７内で部分的に重なっている。この重なり部分において、ソース電極６０及びソースフィールドプレート４５は、ソースコンタクト２９を介して接続されている。ソースコンタクト２９は、例えばスペースＳＰに対向する位置（ソース電極６０のソース電極フィンガー６２を避けた位置）に設けられている。
フローティングプレート４６は、ノンアクティブ領域２７上に配置されたベース部４６ａと、ベース部４６ａに一体的に接続された複数の電極部４６ｂとを含む。本実施形態のフローティングプレート４６は、第４の方向Ｗにおけるベース部４６ａの両端部から一対の電極部４６ｂが第３の方向Ｖに沿って延びるアーチ状である。フローティングプレート４６は、ゲート電極８０よりもソース電極フィンガー６２側に設けられ、ソース電極フィンガー６２を取り囲んでいる（図１３参照）。ベース部４６ａは、ノンアクティブ領域２７内に、電極部４６ｂ用の接続端部４６ｃを有する。接続端部４６ｃは、素子分離ライン２８を基準に、ソース電極６０の接続端部６３及びソースフィールドプレート４５の接続端部４５ｃよりも外側に設けられている。一対の電極部４６ｂは、接続端部４６ｃからアクティブ領域２６に向けて延びている。つまり、一対の電極部４６ｂは、アクティブ領域２６及びノンアクティブ領域２７の間を跨っている。なお、接続端部４６ｃは、素子分離ライン２８を基準に、ソース電極６０の接続端部６３又はソースフィールドプレート４５の接続端部４５ｃとほぼ同じ位置に設けられてもよい。
図１３に示すように、ソース電極６０、ドレイン電極７０、及びゲート電極８０には、それぞれ、ソース配線９１、ドレイン配線９２、及びゲート配線９３が電気的に接続されている。具体的には、ソース電極６０、ドレイン電極７０、及びゲート電極８０が形成される絶縁層５０上に積層された絶縁層９０（ともに図１５参照）においてソース電極６０、ドレイン電極７０、及びゲート電極８０のそれぞれに達するようにコンタクト９４，９５，９６が形成されている。これらコンタクト９４，９５，９６を通じて、ソース配線９１、ドレイン配線９２、及びゲート配線９３がソース電極６０、ドレイン電極７０、及びゲート電極８０に接続されている。ソース配線９１、ドレイン配線９２、及びゲート配線９３は、それぞれ、ソース電極パッド２２、ドレイン電極パッド２１、及びゲート電極パッド２３に電気的に接続されている。
第３の方向Ｖにおいて１つのソース電極フィンガー６２上には、ソース電極６０とソース配線９１とを接続するコンタクト９４が複数個配列された一群（以下、「コンタクト９４の群」）が設けられている。このコンタクト９４の群は、第３の方向Ｖにおいて間隔を空けて複数（本実施形態では４つ）設けられている。第３の方向Ｖにおいて両端のコンタクト９４の群は、他のコンタクト９４の群よりもコンタクト９４の数が少ない。また、第３の方向Ｖにおいて１つのドレイン電極フィンガー７１上には、ドレイン電極７０とドレイン配線９２とを接続するコンタクト９５が複数配列された一群（以下、「コンタクト９５の群」）が設けられている。このコンタクト９５の群は、第３の方向Ｖにおいて間隔を空けて複数（本実施形態では３つ）設けられている。またIII族窒化物半導体積層構造２４の両端の引き出し部８４のそれぞれには、ゲート電極８０とゲート配線９３とを接続するコンタクト９６が第４の方向Ｗに沿って複数個配列された一群（以下、「コンタクト９６の群」）が設けられている。このコンタクト９６の群は、第４の方向Ｗにおいて間隔を空けて複数設けられている。コンタクト９６の群は、第４の方向Ｗにおいてソース電極フィンガー６２及びゲート電極フィンガー８２と同じ位置に設けられている。
ソース配線９１、ドレイン配線９２、及びゲート配線９３のそれぞれは、第４の方向Ｗに延びている。ソース配線９１及びドレイン配線９２は、第４の方向Ｗにおいて複数のソース電極フィンガー６２及びドレイン電極フィンガー７１を跨ぐように延びている。ソース配線９１及びドレイン配線９２は、第３の方向Ｖにおいて交互に配置されている。ゲート配線９３は、第３の方向Ｖにおいてソース電極６０のソース電極フィンガー６２及びドレイン電極７０のドレイン電極フィンガー７１よりも外側（ノンアクティブ領域２７側）に位置している。複数のソース配線９１のうち第３の方向Ｖにおいて最も外側（ノンアクティブ領域２７側）に位置するソース配線９１（以下、「両外側のソース配線９１」と呼ぶ場合がある）は、第３の方向Ｖにおいてゲート配線９３と隣り合う。両外側のソース配線９１は、ソース電極６０のソース電極フィンガー６２の第３の方向Ｖの両端部を覆うと共に、ノンアクティブ領域２７の一部も覆っている。
ソース配線９１の個数は、ドレイン配線９２の個数よりも多い。両外側のソース配線９１の幅（第３の方向Ｖにおける幅寸法）は、他のソース配線９１の幅よりも小さい。他のソース配線９１の幅は、ドレイン配線９２の幅（第３の方向Ｖにおける幅寸法）と等しい。ゲート配線９３の幅（第３の方向Ｖにおける幅寸法）は、ソース配線９１及びドレイン配線９２の幅よりも小さい。
なお、ソース配線９１、ドレイン配線９２、及びゲート配線９３の幅の大きさ、形状、及び個数は任意の設定事項である。例えばソース配線９１の個数とドレイン配線９２の個数が等しくてもよい。
図１５に示すように、III族窒化物半導体積層構造２４は、基板４０と、基板４０の表面に形成されたバッファ層４１と、バッファ層４１上にエピタキシャル成長された電子走行層４２と、電子走行層４２上にエピタキシャル成長された電子供給層４３とを含む。また基板４０の裏面には、裏面電極５９が形成されている。裏面電極５９は、ソース電極６０と電気的に接続されてソース電位となる。
基板４０は、例えば導電性のシリコン基板である。導電性のシリコン基板は、例えば１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３（より具体的には１×１０１８ｃｍ−３程度）の不純物濃度を有する。
バッファ層４１は、例えば第１バッファ層４１ａと第２バッファ層４１ｂとを積層した多層バッファ層である。第１バッファ層４１ａは、基板４０の表面に接している。第２バッファ層４１ｂは、第１バッファ層４１ａの表面（基板４０とは反対側の表面）に積層されている。第１バッファ層４１ａは、例えばＡｌＮ膜で構成され、その膜厚は例えば０．２μｍ程度である。第２バッファ層４１ｂは、例えばＡｌＧａＮ膜で構成され、その膜厚は例えば０．２μｍ程度である。
電子走行層４２及び電子供給層４３は、Ａｌ組成の異なるIII族窒化化合物半導体（以下、単に「窒化物半導体」）からなる。電子走行層４２は、例えばＧａＮ層からなり、その厚さは例えば０．５μｍ程度である。電子供給層４３は、例えばＡｌｘＧａ１−ｘＮ層（０＜ｘ＜１）からなり、その厚さは例えば５ｎｍ以上かつ３０ｎｍ以下（より具体的には、２０ｎｍ程度）である。
このように、電子走行層４２及び電子供給層４３は、Ａｌ組成の異なる窒化物半導体からなり、ヘテロ接合を形成していると共に、それらの間には格子不整合が生じている。そして、ヘテロ接合及び格子不整合に起因する分極のため、電子走行層４２と電子供給層４３との界面に近い位置（例えば界面から数Å程度の距離の位置）には、二次元電子ガス４７が拡がっている。
電子走行層４２には、そのエネルギーバンド構造に関して、例えば浅いドナー準位ＥＤ、深いドナー準位ＥＤＤ、浅いアクセプタ準位ＥＡ、及び深いアクセプタ準位ＥＤＡが形成されている。
浅いドナー準位ＥＤは、例えば、電子走行層４２の伝導帯の下端（底）のエネルギー準位ＥＣから０．０２５ｅＶ以下の離れた位置でのエネルギー準位であり、深いドナー準位ＥＤＤと区別できるのであれば、単に「ドナー準位ＥＤ」と呼んでもよい。通常、この位置にドーピングされたドナーの電子は、室温（熱エネルギーｋＴ＝０．０２５ｅＶ程度）でも伝導帯に励起されて自由電子となる。浅いドナー準位ＥＤを形成するためにＧａＮ層からなる電子走行層４２にドーピングする不純物としては、例えば、Ｓｉ及びＯの少なくとも一種が挙げられる。一方、深いドナー準位ＥＤＤは、例えば、電子走行層４２の伝導帯の下端（底）のエネルギー準位ＥＣから０．０２５ｅＶ以上の離れた位置でのエネルギー準位である。つまり、深いドナー準位ＥＤＤは、励起に必要なイオン化エネルギーが室温の熱エネルギーよりも大きいドナーのドーピングによって形成されている。したがって、通常、この位置にドーピングされたドナーの電子は、室温において伝導帯に励起されず、ドナーに捉えられた状態になっている。
浅いアクセプタ準位ＥＡは、例えば、電子走行層４２の価電子の上端（頂上）のエネルギー準位ＥＶから０．０２５ｅＶ以下の離れた位置でのエネルギー準位であり、深いアクセプタ準位ＥＤＡと区別できるのであれば、単に「アクセプタ準位ＥＡ」と呼んでもよい。通常、この位置にドーピングされたアクセプタの正孔は、室温（熱エネルギーｋＴ＝０．０２５ｅＶ程度）でも価電子帯に励起されて自由正孔となる。一方、深いアクセプタ準位ＥＤＡは、例えば、電子走行層４２の価電子の上端（頂上）のエネルギー準位ＥＶから０．０２５ｅＶ以上の離れた位置でのエネルギー準位である。つまり、深いアクセプタ準位ＥＤＡは、励起に必要なイオン化エネルギーが室温の熱エネルギーよりも大きいアクセプタのドーピングによって形成されている。したがって、通常、この位置にドーピングされたアクセプタの正孔は、室温において価電子帯に励起されず、アクセプタに捉えられた状態になっている。深いアクセプタ準位ＥＤＡを形成するためにＧａＮ層からなる電子走行層４２にドーピングする不純物としては、例えば、Ｃ、Ｂｅ、Ｃｄ、Ｃａ、Ｃｕ、Ａｇ、Ｓｒ、Ｂａ、Ｌｉ、Ｎａ、Ｋ、Ｓｃ、Ｚｒ、Ｆｅ、Ｃｏ、Ｎｉ、Ａｒ、及びＨｅからなる群から選択される少なくとも一種が挙げられる。
本実施形態では、上述の浅いドナー準位ＥＤ、深いドナー準位ＥＤＤ、浅いアクセプタ準位ＥＡ、及び深いアクセプタ準位ＥＤＡを形成する不純物（ドーパント）の濃度を、それぞれ、浅いドナー濃度ＮＤ、深いドナー濃度ＮＤＤ、浅いアクセプタ濃度ＮＡ、及び深いアクセプタ濃度ＮＤＡと呼ぶ。例えば、深いアクセプタ準位ＥＤＡを形成する不純物としてＣ（カーボン）のみが０．５×１０１６ｃｍ−３の濃度で電子走行層４２にドーピングされている場合、このカーボン濃度が深いアクセプタ濃度ＮＤＡと定義される。これら濃度ＮＤ、ＮＤＤ、ＮＡ、及びＮＤＡは、例えばＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析法）で測定することができる。
電子走行層４２の全体としての不純物濃度は、ＮＡ＋ＮＤＡ−ＮＤ−ＮＤＤ＞０であることが好ましい。この不等式は、電子を放出し得るドナー原子の不純物濃度の総和（ＮＤ＋ＮＤＤ）よりも、放出された電子を捕獲し得るアクセプタ原子の不純物濃度の総和（ＮＡ＋ＮＤＡ）が大きいことを意味している。つまり、電子走行層４２においては、浅いドナー原子及び深いドナー原子から放出された電子のほぼ全部が伝導帯に励起されずに浅いアクセプタ原子又は深いアクセプタ原子で捕獲されるため、電子走行層４２が半絶縁のｉ型ＧａＮになる。
本実施形態では、例えば、浅いドナー濃度ＮＤは、１×１０１６ｃｍ−３以上かつ１×１０１７ｃｍ−３以下であり、深いドナー濃度ＮＤＤは、１×１０１６ｃｍ−３以上かつ１×１０１７ｃｍ−３以下である。また浅いアクセプタ濃度ＮＡは、１×１０１６ｃｍ−３以上かつ５×１０１６ｃｍ−３以下であり、深いアクセプタ濃度ＮＤＡは、１×１０１６ｃｍ−３以上かつ１×１０１８ｃｍ−３以下である。
電子供給層４３は、例えば、電子走行層４２との界面に、数原子厚程度（５ｎｍ以下。好ましくは１ｎｍ以上かつ５ｎｍ以下、より好ましくは１ｎｍ以上かつ３ｎｍ以下）の厚さのＡｌＮ層を有する。このようなＡｌＮ層は、電子の散乱を抑制して、電子移動度の向上に寄与する。
電子供給層４３には、その表面から電子走行層４２に至るように、酸化膜４８が選択的に形成されている。酸化膜４８は、電子供給層４３とほぼ等しい膜厚を有する。酸化膜４８は、例えば熱酸化膜であり、電子走行層４２との界面に損傷を与えることなく形成された酸化膜である。電子供給層４３がＡｌＮ層である場合、酸化膜４８は、ＡｌＯＮ膜からなってもよい。
さらに、トランジスタ２０はIII族窒化物半導体積層構造２４上に形成された下地層４９及び絶縁層５０をさらに含む。
下地層４９は、ドレイン電極７０及びソース電極６０の形成領域を含むIII族窒化物半導体積層構造２４の表面全体に形成されている。下地層４９は、例えばＳｉＮ膜からなり、その厚さは例えば５ｎｍ以上かつ２００ｎｍ以下である。
絶縁層５０は、下地層４９を覆っており、第１層５０ａ及び第１層５０ａ上の第２層５０ｂを含む。例えば第１層５０ａ及び第２層５０ｂは、共にＳｉＯ２膜からなる。また絶縁層５０は、例えば１．５μｍ以上かつ２μｍ以下の厚さを有する。個別には、第１層５０ａが例えば５００ｎｍ以上かつ１０００ｎｍ以下の厚さを有し、第２層５０ｂが例えば５００ｎｍ以上かつ１０００ｎｍ以下の厚さを有する。
第１層５０ａ及び下地層４９には、III族窒化物半導体積層構造２４に達するゲート開口部５１が形成されている。ゲート開口部５１の底部には、酸化膜４８が露出している。ゲート開口部５１内には、その底部及び側部を覆うようにゲート絶縁膜５２が形成されている。ゲート絶縁膜５２は、ゲート開口部５１内に加えて、第１層５０ａと第２層５０ｂとの間にも形成されている。ゲート絶縁膜５２は、構成元素として、例えばＳｉ、Ａｌ、及びＨｆからなる群から選択される少なくとも一種の材料膜からなる。具体的には、ゲート絶縁膜５２は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＳｉＯ、及びＨｆＯ２等からなる群から選択される少なくとも一種の材料膜からなる。これらのうち、好ましくは、Ａｌ２Ｏ３膜が挙げられる。またゲート絶縁膜５２は、例えば１０ｎｍ以上かつ１００ｎｍ以下の厚さを有する。
ゲート電極８０は、ゲート開口部５１に埋め込まれている。ゲート電極８０は、例えばゲート開口部５１の周縁でゲート絶縁膜５２上に形成されたオーバーラップ部８５を含む。なお、ゲート電極８０は、ゲート開口部５１の開口端よりも上方に出っ張らないようにゲート開口部５１に充填されてもよい。ゲート電極８０は、例えばＭｏ、Ｎｉ等の金属電極からなってもよいし、ドープトポリシリコン等の半導体電極からなってもよい。金属電極はポリシリコンに比べて埋め込み性に劣るため、金属電極を用いた場合に、オーバーラップ部８５が形成され易い。
ソースフィールドプレート４５及びフローティングプレート４６は、ゲート開口部５１の側部を部分的に形成するように、ゲート電極８０の側方に配置されている。具体的には、ソースフィールドプレート４５及びフローティングプレート４６は、ゲート開口部５１の側部の下側でゲート開口部５１内に向けて露出するように、下地層４９上に、絶縁層５３を介して形成されている。つまり、ゲート開口部５１の側部は、下側がソースフィールドプレート４５及びフローティングプレート４６で形成され、上側が絶縁層５０（第１層５０ａ）で形成されることによって、導電層／絶縁層の積層界面を有する。
そして、ソースフィールドプレート４５及びフローティングプレート４６に接するように、ゲート開口部５１の側部には、絶縁性のサイドウォール５４が形成されている。つまり、サイドウォール５４は、ゲート開口部５１の側部とゲート絶縁膜５２との間に配置されている。サイドウォール５４は、例えばＳｉＯ２、ＳｉＮ、及びＳｉＯＮからなる群から選択される少なくとも一種の材料膜からなる。これらのうち、好ましくは、ＳｉＯ２膜が挙げられる。またサイドウォール５４は、例えば１０ｎｍ以上かつ２００ｎｍ以下の厚さを有する。
ソースフィールドプレート４５及びフローティングプレート４６は、サイドウォール５４及びゲート絶縁膜５２によってゲート電極８０から絶縁されている。第４の方向Ｗにおけるゲート電極８０とソースフィールドプレート４５及びフローティングプレート４６との間の距離ＤＰｇｆは、例えば１μｍであり、好ましくは、５０ｎｍ以上かつ２００ｎｍ以下である。本実施形態の距離ＤＰｇｆは、ゲート絶縁膜５２及びサイドウォール５４の厚さの合計によって定義される。なお、サイドウォール５４が省略された場合、距離ＤＰｇｆは、ゲート絶縁膜５２の厚さによって定義される。また第４の方向Ｗにおけるソースフィールドプレート４５の長さＬｆｐ、及び第４の方向Ｗにおけるゲート電極８０とドレイン電極７０との間の距離ＤＰｇｄの関係は、Ｌｆｐ＜１／３ＤＰｇｄを満たしている。半導体デバイス１の耐圧が２００Ｖ以下の場合、長さＬｆｐは、例えば０．２５μｍ以上かつ１．５μｍ以下であり、距離ＤＰｇｄは例えば１μｍ以上かつ６μｍ以下である。また、ソースフィールドプレート４５及びフローティングプレート４６は、例えばＭｏ膜からなり、その厚さは例えば１０ｎｍ以上かつ２００ｎｍ以下である。
絶縁層５０及び下地層４９には、III族窒化物半導体積層構造２４に達するソースコンタクト孔５５及びドレインコンタクト孔５６が形成されている。ソースコンタクト孔５５及びドレインコンタクト孔５６は、ゲート開口部５１から横方向（第４の方向Ｗ）に離れた位置に形成されている。ソースコンタクト孔５５及びドレインコンタクト孔５６には、それぞれ、ソース電極６０及びドレイン電極７０が埋め込まれている。ソース電極６０及びドレイン電極７０は、それぞれ、ソースコンタクト孔５５及びドレインコンタクト孔５６内でIII族窒化物半導体積層構造２４に電気的に接続されている。
ソースコンタクト孔５５及びドレインコンタクト孔５６は、下地層４９において絶縁層５０よりも相対的に大きいオーミックコンタクト開口部５７，５８を有する。ソース電極６０及びドレイン電極７０は、それぞれ、オーミックコンタクト開口部５７，５８内に位置しているオーミック電極６４，７２と、絶縁層５０内に位置しているパッド電極６５，７３とを有する。オーミック電極６４，７２は、スペースＳＰ（図１４Ａ参照）の第３の方向Ｖにおける端部が互いに同じ位置に配置されているが、例えばドレイン側のオーミック電極７２の端部が選択的に後退していてもよい。パッド電極６５，７３は、オーミック電極６４，７２上に形成され、その頂部が絶縁層５０の表面から露出している。オーミック電極６４，７２及びパッド電極６５，７３のそれぞれは、例えばＴｉ／Ａｌ膜からなる。
なお、図１５と異なる位置での切断面に現れる構成であるが、絶縁層５０には、ソースフィールドプレート４５に達するコンタクト孔５０ｃが形成されている。コンタクト孔５０ｃには、ソースコンタクト２９が埋め込まれている。これにより、ソースフィールドプレート４５とソースコンタクト２９とが電気的に接続される。
図１５に示すように、ソース配線９１は、絶縁層５０上に形成された第１配線９１ａと、絶縁層９０に形成された第２配線９１ｂとを含む。第１配線９１ａは、絶縁層５０においてソース電極６０に達するように形成されたコンタクト９４を介してソース電極６０に電気的に接続されている。第２配線９１ｂは、ソース電極パッド２２（図２参照）に電気的に接続されている。第２配線９１ｂは、絶縁層９０において第１配線９１ａに達するように形成されたコンタクト孔９０ａを介して第１配線９１ａと電気的に接続されている。なお、図１５では図示しないが、ドレイン配線９２及びゲート配線９３（ともに図１３参照）についても、ソース配線９１と同様に、絶縁層５０及び絶縁層９０に形成されている。
トランジスタ２０によれば、上述のように、電子走行層４２上にＡｌ組成の異なる電子供給層４３が形成されてヘテロ接合が形成されている。これにより、電子走行層４２と電子供給層４３との界面付近の電子走行層４２内に二次元電子ガス４７が形成され、この二次元電子ガス４７をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極８０は、酸化膜４８及びゲート絶縁膜５２の積層膜を挟んで電子走行層４２と対向しており、ゲート電極８０の直下には、電子走行層４２が存在しない。したがって、ゲート電極８０の直下では、電子供給層４３と電子走行層４２との格子不整合による分極に起因する二次元電子ガス４７が形成されない。これにより、ゲート電極８０にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス４７によるチャネルはゲート電極８０の直下で遮断されている。このようにして、ノーマリオフ型のＨＥＭＴが実現されている。ゲート電極８０に適切なオン電圧（例えば５Ｖ）が印加されると、ゲート電極８０の直下の電子走行層４２内にチャネルが誘起され、ゲート電極８０の両側の二次元電子ガス４７が接続される。これにより、ソース−ドレイン間が導通する。
使用に際しては、ソース電極６０とドレイン電極７０との間に、例えばドレイン電極７０が正となる所定の電圧（例えば２００Ｖ以上かつ４００Ｖ以下）が印加される。その状態で、ゲート電極８０に対して、ソース電極６０を基準電位（０Ｖ）として、オフ電圧（０Ｖ）又はオン電圧（５Ｖ）が印加される。
酸化膜４８と電子走行層４２との界面は、電子供給層４３と電子走行層４２との界面に連続していて、ゲート電極８０の直下における電子走行層４２の界面の状態は、電子供給層４３と電子走行層４２との界面の状態と同等である。このため、ゲート電極８０の直下の電子走行層４２における電子移動度は高い状態に保持されている。
本実施形態のトランジスタ２０は、以下に示す効果が得られる。
（２０）トランジスタ２０は、ソース電極６０に電気的に接続されたソースフィールドプレート４５がゲート−ドレイン間に配置されている。これにより、ゲート電極８０から一体的にゲート絶縁膜５２上を横方向（第４の方向Ｗ）に延びるゲートフィールドプレートを設けなくてもよくなるため、ゲート−ドレイン間容量を低減することができる。その結果、トランジスタ２０の寄生容量を低減することができるため、高速スイッチング動作、高周波動作等を良好に実現することができる。
（２１）ゲート電極８０には、ソースフィールドプレート４５及びフローティングプレート４６に接するようにサイドウォール５４が設けられている。ゲート絶縁膜５２は、サイドウォール５４を覆うように形成されている。これにより、ゲート電極８０とソースフィールドプレート４５及びフローティングプレート４６との間の距離を、主にサイドウォール５４の厚さによって制御することができる。このため、ゲート絶縁膜５２の厚さを、主に、意図したゲートしきい値電圧に合わせて設計することができる。
（２２）ゲート電極８０とソースフィールドプレート４５及びフローティングプレート４６との間の距離ＤＰｇｆは、１μｍ以下である。この構成によれば、ソースフィールドプレート４５及びフローティングプレート４６がゲート電極８０の比較的近くに配置されるため、ソースフィールドプレート４５及びフローティングプレート４６の各端部への電界集中を良好に緩和することができる。
（２３）ソースフィールドプレート４５の長さＬｆｐ、及びゲート電極８０とドレイン電極７０との間の距離ＤＰｇｄの関係は、Ｌｆｐ＜１／３ＤＰｇｄを満たしている。この構成によれば、ソースフィールドプレート４５の面積が比較的小さいことにより、ソースフィールドプレート４５に起因するドレイン−ソース間容量の増加を抑制できる。
（２４）ソースコンタクト２９をノンアクティブ領域２７に設けることにより、ソース電極６０とソースフィールドプレート４５とを電気的に接続するための構造として、ゲート電極８０の上方を跨いでソース電極６０及びソースフィールドプレート４５のそれぞれに電気的に接続する導電構造をアクティブ領域２６に設ける必要がなくなる。このような導電構造がアクティブ領域２６に設けられると、半導体デバイス１の寄生容量を増加させる要因になり得るが、上述のようにノンアクティブ領域２７においてソース電極６０とソースフィールドプレート４５とを接続することによって、寄生容量の増加を抑制できる。
（２５）トランジスタ２０は、ヘテロ接合を形成する電子走行層４２及び電子供給層４３を含む。電子供給層４３は、ゲート開口部５１の底部に選択的に、酸化膜４８を含む。この構成によれば、ゲート電極８０の直下の二次元電子ガス４７を低減させることができるため、ノーマリオフ型のＨＭＥＴを実現することができる。
（２６）ゲート電極フィンガー８２とドレイン電極フィンガー７１との間の距離がゲート電極フィンガー８２とソース電極フィンガー６２との間の距離よりも長い非対称構造となる。これにより、ゲート電極フィンガー８２とドレイン電極フィンガー７１との間で生じる電界が過度に高まることを抑制することができるので、トランジスタ２０の耐圧を向上させることができる。
〔ＤＣ／ＤＣコンバータ〕
上述の半導体デバイス１は、ＤＣ／ＤＣコンバータに適用することができる。ＤＣ／ＤＣコンバータは、例えばＣＰＵに電力供給するための電源回路、及び非接触式給電における１次側回路等に適用することができる。
図１６は、ＤＣ／ＤＣコンバータの一例であり、外部電源（図示略）からの入力電圧を降圧させて出力するチョッパ方式のＤＣ／ＤＣコンバータ１００の構成を示している。ＤＣ／ＤＣコンバータ１００は、３０ＭＨｚで駆動する。
ＤＣ／ＤＣコンバータ１００は、半導体デバイス１、コイル１０１、ダイオード１０２、コンデンサ１０３、及び制御回路１１０を備える。半導体デバイス１のドレイン（ドレイン端子１１ａ）は外部電源と電気的に接続されている。コイル１０１の第１端部１０１ａは、半導体デバイス１のソース（ソース端子１２ａ）と電気的に接続されている。ダイオード１０２のカソードは半導体デバイス１のドレインとコイル１０１の第１端部１０１ａとの間に電気的に接続され、ダイオード１０２のアノードは接地されている。コンデンサ１０３の一方はコイル１０１の第２端部１０１ｂに電気的に接続され、コンデンサ１０３の他方は接地されている。
制御回路１１０は、半導体デバイス１のゲート（ゲート電極１３ａ）に電気的に接続されている。制御回路１１０は、コイル１０１の第２端部１０１ｂ及びコンデンサ１０３の接続点に電気的に接続されている。制御回路１１０は、コイル１０１の第２端部１０１ｂ及びコンデンサ１０３の接続点の電圧を検出し、その検出電圧に基づいて半導体デバイス１のゲート信号を出力する。
（第２実施形態）
図１７及び図１８を参照して、第２実施形態の半導体デバイス１の構成について説明する。本実施形態の半導体デバイス１は、第１実施形態の半導体デバイス１に比べ、ソースフレーム１２の一部の構成が異なる。以降の説明において、第１実施形態の半導体デバイス１の構成と同じ構成要素には同一符号を付し、その説明を省略する。
図１７に示すように、ソースフレーム１２においてソースフレームフィンガー１２ｃの長さＬＦＳは、第１実施形態のソースフレームフィンガー１２ｃの長さＬＦＳ（図３参照）よりも短い。また長さＬＦＳは、ゲートフレームフィンガー１３ｃの長さＬＦＧよりも長い。第２の方向Ｙにおいて、ソースフレームフィンガー１２ｃの先端がドレインフレームフィンガー１１ｃにおける第２タイバー部１１ｉ，１１ｊよりも封止樹脂３０の第２の縦側面３６側に位置している。
なお、長さＬＦＳは、第１実施形態のソースフレームフィンガー１２ｃの長さＬＦＳ（図３参照）よりも短く、かつソース電極パッド２２に電気的に接続可能な長さである範囲内において任意に変更可能である。一例では、第２の方向Ｙにおいて、ソースフレームフィンガー１２ｃの先端位置がドレインフレームフィンガー１１Ｑの先端位置と同じ位置であってもよい。すなわち、第１の方向Ｘから見て、ソースフレームフィンガー１２ｃは、ドレインフレームフィンガー１１Ｐの先端部１１ｈ（図１７におけるドレインフレームフィンガー１１Ｐの網掛け部分）のみと重なっていてもよい。これにより、第１の方向Ｘから見てドレインフレームフィンガー１１Ｐ及びソースフレームフィンガー１２ｃが互いに重なる領域において、ドレインフレームフィンガー１１Ｐ及びソースフレームフィンガー１２ｃの両方が封止樹脂３０の裏面３２（図９参照）から露出しない。また別例では、長さＬＦＳは、長さＬＦＧと等しくてもよい。
図１８に示すように、トランジスタ２０がリードフレーム１０に実装されるとき、第２の方向Ｙにおいてソースフレームフィンガー１２ｃの先端位置は、トランジスタ２０のソース電極パッド２２における封止樹脂３０の第１の縦側面３５側の端部よりも僅かに第２の縦側面３６側に位置している。すなわち、ソース電極パッド２２における第２の縦側面３６側の部分がソースフレームフィンガー１２ｃと高さ方向Ｚにおいて対向する一方、ソース電極パッド２２における第１の縦側面３５側の端部がソースフレームフィンガー１２ｃと高さ方向Ｚにおいて対向していない。このように、ソース電極パッド２２の第２の縦側面３６側の部分がソースフレームフィンガー１２ｃと電気的に接続している。言い換えれば、ソースフレームフィンガー１２ｃは、ソース電極パッド２２と部分的に接続されている。
本実施形態の半導体デバイス１は、以下に示す効果が得られる。
（２７）ソースフレームフィンガー１２ｃの先端は、トランジスタ２０のソース電極パッド２２における封止樹脂３０の第１の縦側面３５側の端部よりも第２の縦側面３６側に位置している。このように、ソースフレームフィンガー１２ｃの長さＬＦＳが短いことにより、ソースフレームフィンガー１２ｃの剛性を高めることができる。したがって、トランジスタ２０がソースフレームフィンガー１２ｃに実装されたとき、ソースフレームフィンガー１２ｃとソース電極パッド２２との電気的な接続を維持しつつ、ソースフレームフィンガー１２ｃが変形し難くなる。したがって、ソースフレームフィンガー１２ｃが封止樹脂３０の裏面３２から露出することを抑制できる。
（第３実施形態）
図１９〜図２１を参照して、第３実施形態の半導体デバイス１の構成について説明する。本実施形態の半導体デバイス１は、第１実施形態の半導体デバイス１に比べ、放熱板１３０が追加された点が異なる。以降の説明において、第１実施形態の半導体デバイス１の構成と同じ構成要素には同一符号を付し、その説明を省略する。
図１９に示すように、放熱板１３０は、封止樹脂３０の表面３１に露出している。表面３１に露出している放熱板１３０の形状は、第１の方向Ｘが長手方向となる長方形である。放熱板１３０は、封止樹脂３０の第２の縦側面３６寄り（ソース端子１２ａ及びゲート端子１３ａ側）に位置している。放熱板１３０は、例えば銅、アルミニウム等の放熱性に優れた金属材料により形成されることが好ましい。
図２０に示すように、放熱板１３０は、トランジスタ２０の裏面２０ｂ側を覆うカバー部１３１と、ソースフレーム１２に接続されるクリップ部１３２と、カバー部１３１及びクリップ部１３２を連結する連結部１３３とを備える。カバー部１３１、クリップ部１３２、及び連結部１３３は、例えば単一部材により形成されている。
カバー部１３１の形状は、平面視において長方形である。カバー部１３１は、トランジスタ２０の裏面２０ｂの全体を覆っている。カバー部１３１は、トランジスタ２０の裏面電極５９（図１５参照）と電気的に接続されている。このため、カバー部１３１は、ソース電位となる。図１９に示すように、カバー部１３１は、封止樹脂３０の表面３１に露出した部分を含む。図２１に示すように、カバー部１３１は、トランジスタ２０の裏面２０ｂに接触している。
なお、平面視におけるカバー部１３１の形状は任意の設定事項である。例えばカバー部１３１の形状は、カバー部１３１の四隅が丸みを帯びた略長方形状、第１の方向Ｘを長軸とした楕円形状等であってもよい。またカバー部１３１は、トランジスタ２０の裏面２０ｂを部分的に覆っていてもよい。要するに、カバー部１３１は、トランジスタ２０の裏面２０ｂを少なくとも部分的に覆っていればよい。
図２０に示すように、クリップ部１３２は、第１の方向Ｘに沿って延びている。クリップ部１３２の第１の方向Ｘの長さＬＨ２は、カバー部１３１の第１の方向Ｘの長さＬＨ１よりも短い。図２１に示すように、クリップ部１３２は、第２の方向Ｙにおいてカバー部１３１よりも封止樹脂３０の第２の縦側面３６側に位置し、高さ方向Ｚにおいてカバー部１３１よりもリードフレーム１０に近い側に位置している。クリップ部１３２は、ソースフレーム１２におけるソース連結部１２ｂに接触している。すなわちクリップ部１３２は、ソースフレーム１２と電気的に接続されている。またクリップ部１３２は、ゲートフレーム１３とは接触していない。
図２０に示すように、連結部１３３は、カバー部１３１におけるクリップ部１３２側の端面からクリップ部１３２に向けて延びている。連結部１３３の第１の方向Ｘの長さＬＨ３は、クリップ部１３２の長さＬＨ２と等しい。図２１に示すように、連結部１３３は、カバー部１３１から第２の縦側面３６側に向かうにつれてリードフレーム１０側（裏面３２側）に傾斜している。なお、放熱板１３０からクリップ部１３２を省略してもよいし、放熱板１３０からクリップ部１３２及び連結部１３３を省略してもよい。
本実施形態の半導体デバイス１は、以下に示す効果が得られる。
（２８）半導体デバイス１が放熱板１３０を備えることにより、トランジスタ２０の熱が放熱板１３０を介して半導体デバイス１の外部に放熱され易くなる。したがって、トランジスタ２０の温度が過度に高くなることを抑制できる。
（２９）放熱板１３０のカバー部１３１は、トランジスタ２０の裏面２０ｂの全体を覆っている。このため、放熱板がトランジスタ２０の裏面２０ｂを部分的に覆う場合に比べ、トランジスタ２０の熱が半導体デバイス１の外部に放熱され易い。したがって、トランジスタ２０の温度が過度に高くなることを一層抑制できる。
（第４実施形態）
図２２及び図２３を参照して、第４実施形態の半導体デバイス１の構成について説明する。本実施形態の半導体デバイス１は、第１実施形態の半導体デバイス１に比べ、ドレインフレーム１１の形状が異なる。以降の説明において、第１実施形態の半導体デバイス１の構成と同じ構成要素には同一符号を付し、その説明を省略する。
図２２に示すように、ドレインフレーム１１のドレイン連結部１１ｂの幅ＷＣＤは、第１実施形態のドレイン連結部１１ｂの幅ＷＣＤ（図３参照）よりも大きい。第２の方向Ｙにおいて、ドレイン連結部１１ｂにおける封止樹脂３０の第２の縦側面３６側の端縁と、トランジスタ２０における封止樹脂３０の第１の縦側面３５側の端縁との間には間隙が設けられている。なおドレイン連結部１１ｂの幅ＷＣＤの大きさは任意に変更可能である。
ドレイン連結部１１ｂの幅ＷＣＤの拡大にともない、ドレインフレームフィンガー１１Ｐの長さＬＦＤは、第１実施形態のドレインフレームフィンガー１１Ｐの長さＬＦＤ（図３参照）よりも短くなり、ドレインフレームフィンガー１１Ｑの長さＬＦＤＥは、第１実施形態のドレインフレームフィンガー１１Ｑの長さＬＦＤＥ（図３参照）よりも短くなる。また本実施形態のドレインフレームフィンガー１１Ｐの長さＬＦＤは、ソースフレームフィンガー１２ｃの長さＬＦＳよりも長く、ドレインフレームフィンガー１１Ｑの長さＬＦＤＥは、長さＬＦＳよりも短い。本実施形態では、第２の部分１１ｎの長さを変更せず、第１の部分１１ｍの長さを短くしている。なお、長さＬＦＤは任意に変更可能である。例えば、長さＬＦＤは、長さＬＦＳと等しくてもよい。
第１の方向Ｘにおけるドレイン連結部１１ｂの両端部１１ｔは、ドレインフレームフィンガー１１Ｐのうちの最も第１の横側面３３側のドレインフレームフィンガー１１Ｐのフランジ部１１ｓと、ドレインフレームフィンガー１１Ｑのフランジ部１１ｓと連続している。ドレイン連結部１１ｂの両端部１１ｔの厚さは、ドレイン連結部１１ｂの端部１１ｋ及び両端部１１ｔ以外の部分の厚さよりも薄く、フランジ部１１ｓの厚さＴＤ５と等しい。ドレイン連結部１１ｂの両端部１１ｔは、封止樹脂３０の裏面３２から露出しない。
また、ドレインフレームフィンガー１１Ｐのうちの最も第１の横側面３３側のドレインフレームフィンガー１１Ｐのフランジ部１１ｓと、ドレインフレームフィンガー１１Ｑのフランジ部１１ｓとは、第２タイバー部１１ｉ，１１ｊと連続している。なお、ドレイン連結部１１ｂの両端部１１ｔの第２の方向Ｙにおける長さ、及びフランジ部１１ｓの第２の方向Ｙにおける長さは、任意の設定事項である。例えば、ドレイン連結部１１ｂの両端部１１ｔとフランジ部１１ｓとの第２の方向Ｙの間に隙間が形成されるようにドレイン連結部１１ｂの両端部１１ｔ及びフランジ部１１ｓの第２の方向Ｙにおける長さを設定してもよい。また、フランジ部１１ｓと第２タイバー部１１ｉ，１１ｊとの第２の方向Ｙの間に隙間が形成されるようにフランジ部１１ｓの第２の方向Ｙにおける長さを設定してもよい。
図２３に示すように、ドレイン連結部１１ｂは、封止樹脂３０の裏面３２から露出するため、ドレイン連結部１１ｂの裏面３２から露出する面積が第１実施形態のドレイン連結部１１ｂの裏面３２から露出する面積（図９参照）よりも大きくなる。
本実施形態の半導体デバイス１は、以下に示す効果が得られる。
（３０）ドレイン連結部１１ｂの幅ＷＣＤが大きくなることにより、封止樹脂３０の裏面３２から露出するドレイン連結部１１ｂの面積が大きくなる。これにより、ドレインフレーム１１を介してドレインフレーム１１の熱及びトランジスタ２０の熱が半導体デバイス１の外部に放熱され易い。したがって、半導体デバイス１の温度が過度に高くなることを一層抑制できる。
（３１）ドレインフレームフィンガー１１Ｐ，１１Ｑの長さＬＦＤ，ＬＦＤＥが短くなることにより、トランジスタ２０がドレインフレームフィンガー１１Ｐ，１１Ｑに実装されるとき、ドレインフレームフィンガー１１Ｐ，１１Ｑが高さ方向Ｚに変形し難くなる。
（３２）ドレイン連結部１１ｂの両端部１１ｔは、その厚さがドレイン連結部１１ｂの端部１１ｋ及び両端部１１ｔ以外の部分の厚さよりも薄く、封止樹脂３０の裏面３２から露出していない。この構成によれば、ドレイン連結部１１ｂの両端部１１ｔにおける裏面３２側の面が封止樹脂３０と対向し、接触しているため、ドレイン連結部１１ｂの裏面３２側への移動を両端部１１ｔにより一層規制できる。したがって、ドレイン連結部１１ｂが裏面３２から突出することを一層抑制できる。
（３３）ドレイン連結部１１ｂの両端部１１ｔ、ドレインフレームフィンガー１１ｃのフランジ部１１ｓ、及び、第２タイバー部１１ｉ，１１ｊが連続して形成されている。この構成によれば、ドレインフレームフィンガー１１ｃの剛性を高めることができるため、ドレインフレームフィンガー１１ｃが湾曲することを抑制できる。
〔その他の実施形態〕
上記各実施形態に関する説明は、本発明の半導体デバイスが取り得る形態の例示であり、その形態を制限することを意図していない。本発明の半導体デバイスは、例えば以下に示される上記各実施形態の変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合わせられた形態を取り得る。
（実施形態の組合せ）
・第３実施形態の放熱板１３０を、第２実施形態及び第４実施形態の半導体デバイス１に適用することもできる。
・第４実施形態のドレインフレーム１１を、第２実施形態の半導体デバイス１に適用することもできる。
（リードフレーム）
上記各実施形態において、リードフレーム１０の構成を以下のとおり変更してもよい。
・図２４に示すように、ソースフレーム１２のソース連結部１２ｂの厚さは、ソース端子１２ａの厚さと等しい。すなわちソース連結部１２ｂの厚さは薄くなっていない（網掛け領域が付されていない）。これにともない、図２５に示すように、ソース連結部１２ｂは、封止樹脂３０の裏面３２から露出する。このように、封止樹脂３０の裏面３２から露出するソースフレーム１２の面積が大きくなることにより、ソースフレーム１２を介してソースフレーム１２の熱及びトランジスタ２０の熱が半導体デバイス１の外部に放熱され易くなる。したがって、半導体デバイス１の温度が過度に高くなることを抑制できる。
・図２６に示すように、ソースフレーム１２のソース連結部１２ｂの幅ＷＣＳは、各実施形態のソース連結部１２ｂの幅ＷＣＳ（例えば図３参照）よりも大きい。これにともない、ドレインフレームフィンガー１１Ｐ，１１Ｑの長さＬＦＤ，ＬＦＤＥが各実施形態のドレインフレームフィンガー１１Ｐ，１１Ｑの長さＬＦＤ，ＬＦＤＥよりも短くなる一方、ゲートフレームフィンガー１３ｃの長さＬＦＧが各実施形態のゲートフレームフィンガー１３ｃの長さＬＦＧよりも長くなる。そしてトランジスタ２０の配置位置が各実施形態のトランジスタ２０の配置位置よりも封止樹脂３０の第１の縦側面３５側となる。
また、ソース連結部１２ｂの厚さＴＳ１は、ソース端子１２ａの厚さＴＳ２と等しい。すなわちソース連結部１２ｂの厚さは薄くなっていない（網掛け領域が付されていない）。これにともない、図２７に示すように、ソース連結部１２ｂは、封止樹脂３０の裏面３２から露出する。このように、ソースフレーム１２において裏面３２から露出する面積がより大きくなることにより、ソースフレーム１２を介してソースフレーム１２の熱及びトランジスタ２０の熱が半導体デバイス１の外部により放熱され易い。したがって、半導体デバイス１の温度が過度に高くなることを一層抑制できる。なお、ソース連結部１２ｂの厚さＴＳ１は、ソース端子１２ａの厚さＴＳ２よりも薄くてもよい。これにより、ソース連結部１２ｂは、封止樹脂３０の裏面３２から露出しない。
・図２８に示すように、ドレインフレーム１１のドレイン連結部１１ｂの幅ＷＣＤは、各実施形態のドレイン連結部１１ｂの幅ＷＣＤ（例えば図３参照）よりも大きく、ソースフレーム１２のソース連結部１２ｂの幅ＷＣＳは、各実施形態のソース連結部１２ｂの幅ＷＣＳ（例えば図３参照）よりも大きい。これにともない、ドレインフレームフィンガー１１Ｐ，１１Ｑの長さＬＦＤ，ＬＦＤＥは、各実施形態のドレインフレームフィンガー１１Ｐ，１１Ｑの長さＬＦＤ，ＬＦＤＥ（例えば図３参照）よりも短くなる一方、ゲートフレームフィンガー１３ｃの長さＬＦＧが各実施形態のゲートフレームフィンガー１３ｃの長さＬＦＧよりも長くなる。そしてトランジスタ２０の配置位置が各実施形態のトランジスタ２０の配置位置よりも封止樹脂３０の第１の縦側面３５側となる。
また、ソース連結部１２ｂの厚さＴＳ１は、ソース端子１２ａの厚さＴＳ２と等しい。すなわちソース連結部１２ｂの厚さは薄くなっていない（網掛け領域が付されていない）。これにともない、図２９に示すように、ソース連結部１２ｂは、封止樹脂３０の裏面３２から露出している。また、ドレイン連結部１１ｂの幅ＷＣＤＲが大きくなることにともないドレインフレーム１１が裏面３２から露出する面積が大きくなる。このような構成によれば、ドレインフレーム１１及びソースフレーム１２の熱並びにトランジスタ２０の熱がドレインフレーム１１及びソースフレーム１２を介して半導体デバイス１の外部に放熱され易くなる。したがって、半導体デバイス１の温度が過度に高くなることをより一層抑制できる。なお、ソース連結部１２ｂの厚さＴＳ１は、ソース端子１２ａの厚さＴＳ２よりも薄くてもよい。これにより、ソース連結部１２ｂは、封止樹脂３０の裏面３２から露出しない。
・図３０に示すように、ソースフレームフィンガー１２ｃにおけるソース連結部１２ｂ側の端部の厚さＴＳ１がソース端子１２ａの厚さＴＳ２と等しくてもよい。要するに、ソースフレームフィンガー１２ｃにおいてドレインフレームフィンガー１１ｃの先端部１１ｈと第１の方向Ｘに重なる部分の厚さが薄くてもよい。
・ドレインフレームフィンガー１１ｃにおける第１の部分１１ｍのフランジ部１１ｓの厚さＴＤ５は任意に変更可能である。例えば、フランジ部１１ｓの厚さＴＤ５は、基部１１ｒの厚さＴＤ４と等しくてもよい。この場合、フランジ部１１ｓは、基部１１ｒとともに封止樹脂３０の裏面３２から露出する。
・ドレインフレームフィンガー１１ｃの少なくとも１つは、第１の部分１１ｍからフランジ部１１ｓを省略した構成であってもよい。この場合、図３１に示すように、ドレインフレームフィンガー１１ｃは、一様な幅ＷＦＤ２を有する。
・図３１に示すように、ドレイン連結部１１ｂから端部１１ｋを省略してもよい。
・各タイバー部１１ｄ，１１ｉ，１１ｊ，１２ｄ，１３ｄの少なくとも１つが封止樹脂３０の裏面３２から露出してもよい。また、各タイバー部１１ｄ，１１ｉ，１１ｊ，１２ｄ，１３ｄの幅は任意に設定可能である。例えば各タイバー部１１ｄ，１１ｉ，１１ｊ，１２ｄ，１３ｄの幅は、ドレインフレームフィンガー１１ｃの幅ＷＦＤ１又は幅ＷＦＤ２よりも大きくてもよい。
・ドレインフレーム１１から第２タイバー部１１ｉ，１１ｊを省略してもよい。
・ドレインフレームフィンガー１１ｃの全体が封止樹脂３０の裏面３２から露出しなくてもよい。この場合、ドレインフレームフィンガー１１ｃの厚さが厚さＴＤ１に等しい。
・ドレインフレームフィンガー１１ｃの全体が封止樹脂３０の裏面３２から露出しない一方、ソースフレームフィンガー１２ｃが封止樹脂３０の裏面３２から露出してもよい。この場合、ソースフレームフィンガー１２ｃの厚さＴＳ１は、厚さＴＳ２と等しい。
（トランジスタ）
・上記各実施形態において、トランジスタ２０からサイドウォール５４を省略してもよい。この場合、ゲート絶縁膜５２の厚さに基づいて、ゲート電極８０とソースフィールドプレート４５との間の距離ＤＰｇｆを制御することができる。
・上記各実施形態において、トランジスタ２０からソース−ゲート間のフローティングプレート４６、及びゲート−ドレイン間のソースフィールドプレート４５の少なくとも一方を省略してもよい。
・上記各実施形態において、トランジスタ２０の表面２０ａのドレイン電極パッド２１Ｐ及びソース電極パッド２２を、第２の方向Ｙにおいて複数個に分割してもよい。例えば、図３２に示すように、ドレイン電極パッド２１Ｐ及びソース電極パッド２２が第２の方向Ｙにおいて２分割されている。これにより、ドレイン電極パッド２１、ソース電極パッド２２、及びゲート電極パッド２３の全てが同じ形状となる。
・上記各実施形態において、ドレイン電極７０のドレイン電極フィンガー７１は、ソース電極６０のソース電極フィンガー６２よりも長く形成されてもよい。この場合、図３３に示すように、第３の方向Ｖにおいて、ドレイン電極７０のドレイン電極フィンガー７１の一方がゲート電極８０のゲート電極フィンガー８２の一端部８２ａよりも外側に突出してもよい。また第３の方向Ｖにおいて、ドレイン電極７０のドレイン電極フィンガー７１の他方がゲート電極８０のゲート電極フィンガー８２の他端部８２ｂよりも外側に突出してもよい。図３３では、ドレイン電極フィンガー７１におけるゲート電極フィンガー８２の一端部８２ａに対する第１の突出距離ＬＤＥ１と、ドレイン電極フィンガー７１におけるゲート電極フィンガー８２の他端部８２ｂに対する第２の突出距離ＬＤＥ２は同じである。第１の突出距離ＬＤＥ１及び第２の突出距離ＬＤＥ２は、例えば３μｍ以上かつ４５μｍ以下である。なお、第１の突出距離ＬＤＥ１及び第２の突出距離ＬＤＥ２は任意の設定事項である。
・上記各実施形態のトランジスタ２０において、第１の突出距離ＬＤＥ１及び第２の突出距離ＬＤＥ２は、ゲート電極８０のゲート電極フィンガー８２とドレイン電極７０のドレイン電極フィンガー７１との間の最短距離ＬＧＤ以上であってもよい。図３３のトランジスタ２０においては、第１の突出距離ＬＤＥ１及び第２の突出距離ＬＤＥ２が最短距離ＬＧＤよりも大きい。例えば、第１の突出距離ＬＤＥ１（第２の突出距離ＬＤＥ２）と最短距離ＬＧＤとの比（ＬＤＥ１／ＬＧＤ，ＬＤＥ２／ＬＧＤ）が１以上かつ５以下であってもよい。最短距離ＬＧＤは、例えば３μｍ以上かつ１５μｍ以下である。
この構成によれば、トランジスタ２０におけるドレイン側のオフ時の電界強度を緩和することができる。これにより、トランジスタ２０の絶縁破壊強度を向上させることができる。
・上記各実施形態のトランジスタ２０において、図３３に示すように、ソース配線９１がソース電極フィンガー６２上かつ第３の方向Ｖに沿って延び、ソース電極フィンガー６２よりも外側で隣り合うソース配線９１と接続されてもよい。またドレイン配線９２もソース配線９１と同様に、ドレイン電極フィンガー７１上かつ第３の方向Ｖに沿って延び、ドレイン電極フィンガー７１よりも外側で隣り合うドレイン配線９２と接続されてもよい。
（半導体デバイスの適用例）
・半導体デバイス１は、単相全波のモータのモータ駆動回路、３相駆動のブラシレスモータのモータ駆動回路、及びステッピングモータのモータ駆動回路等のモータ駆動回路に適用してもよい。
〔付記〕
上記各実施形態及び上記各変形例から把握することができる技術的思想について以下に記載する。
（付記Ａ１）
前記ドレインフレーム、前記ソースフレーム、及び前記ゲートフレームはエッチング加工により形成され、
前記ドレインフレーム、前記ソースフレーム、及び前記ゲートフレームにおいて前記封止樹脂の裏面から露出しない部分は、ハーフエッチング加工により形成されている
請求項１に記載の半導体デバイス。
（付記Ａ２）
複数の前記ドレインフレームフィンガーのうち前記第１の方向の両端に配置された前記ドレインフレームフィンガーは、前記第２の方向において延びるタイバー部が設けられている
請求項１に記載の半導体デバイス。
（付記Ｂ１）
前記ゲート電極と前記導電層との距離ＤＰｇｆが１μｍ以下である、請求項３７又は３８に記載の半導体デバイス。
（付記Ｂ２）
前記導電層の長さＬｆｐと、前記ゲート電極と前記ドレイン電極との間の距離ＤＰｇｄとの関係が、Ｌｆｐ＜１／３ＤＰｇｄを満たす
請求項３７又は３８記載の半導体デバイス。
（付記Ｂ３）
前記トランジスタは、
基板上にバッファ層、電子走行層、及び電子供給層が積層されてなる窒化物半導体層と、
少なくとも一端部を有し、前記窒化物半導体層の表面に沿って延びるゲート電極フィンガーと、
少なくとも前記ゲート電極フィンガーの一端部と同じ側に一端部を有し、前記ゲート電極フィンガーに沿って延びるドレイン電極フィンガーと、
を含み、
前記ドレイン電極フィンガーの前記一端部が、前記ゲート電極フィンガーの前記一端部よりも突出している
請求項１〜３０のいずれか一項に記載の半導体デバイス。
（付記Ｂ４）
前記ゲート電極フィンガー及び前記ドレイン電極フィンガーは、それぞれ、前記一端部の反対側に他端部を有し、
前記ドレイン電極フィンガーは、前記ゲート電極フィンガーよりも長く形成され、その前記他端部が前記ゲート電極フィンガーの前記他端部よりも突出している
付記Ｂ３に記載の半導体デバイス。
（付記Ｂ５）
前記ドレイン電極フィンガーの前記一端部の突出距離は、前記ゲート電極フィンガーと前記ドレイン電極フィンガーとの最短距離以上である
付記Ｂ３又はＢ４に記載の半導体デバイス。
１…半導体デバイス
１０…リードフレーム
１１…ドレインフレーム
１１ａ…ドレイン端子
１１ｂ…ドレイン連結部
１１ｃ…ドレインフレームフィンガー
１１Ｐ…ドレインフレームフィンガー
１１Ｑ…ドレインフレームフィンガー
１１ｄ…第１タイバー部
１１ｅ…表面
１１ｈ…先端部
１１ｉ，１１ｊ…第２タイバー部
１１ｋ…端部
１１ｍ…第１の部分
１１ｎ…第２の部分
１１ｒ…基部
１１ｓ…フランジ部
１２…ソースフレーム
１２ａ…ソース端子
１２ｂ…ソース連結部
１２ｃ…ソースフレームフィンガー
１２ｄ…タイバー部
１２ｅ…表面
１３…ゲートフレーム
１３ａ…ゲート端子
１３ｂ…ゲート連結部
１３ｃ…ゲートフレームフィンガー
１３ｄ…タイバー部
１３ｅ…表面
２０…トランジスタ
２０ａ…表面（他方の面）
２０ｂ…裏面（一方の面）
２１…ドレイン電極パッド
２１Ｐ…ドレイン電極パッド
２１Ｑ…ドレイン電極パッド
２２…ソース電極パッド
２３…ゲート電極パッド
３０…封止樹脂
３１…表面
３２…裏面
４０…基板
４１…バッファ層
４１ａ…第１バッファ層
４１ｂ…第２バッファ層
４２…電子走行層
４３…電子供給層
５０…絶縁層
５１…ゲート開口部
５２…ゲート絶縁膜
５４…サイドウォール
６０…ソース電極
６２…ソース電極フィンガー
７０…ドレイン電極
７１…ドレイン電極フィンガー
８０…ゲート電極
８２…ゲート電極フィンガー
９１…ソース配線
９２…ドレイン配線
９３…ゲート配線
１３０…放熱板

Claims (38)

  1. リードフレームと、
    一方の面に複数のドレイン電極パッド、複数のソース電極パッド、及びゲート電極パッドを有し、前記各電極パッドが前記リードフレームの表面と対向して配置されると共に前記リードフレームに接続されたトランジスタと、
    矩形板状に形成され、裏面において前記リードフレームの一部を露出するように前記トランジスタと前記リードフレームとを封止する封止樹脂と、
    を有し、
    前記リードフレームは、前記ドレイン電極パッドと電気的に接続されるドレインフレームと、前記ソース電極パッドと電気的に接続されるソースフレームと、前記ゲート電極パッドと電気的に接続されるゲートフレームを有するリードフレームと、を有し、
    前記ドレインフレームは、第１の方向において間隔を空けて配列され、平面視において前記第１の方向と直交する第２の方向に沿って延び、前記ドレイン電極パッドと接続される複数のドレインフレームフィンガーを有し、
    前記ソースフレームは、前記第１の方向において間隔を空けて配列され、前記第２の方向に沿って延び、前記ソース電極パッドと接続される複数のソースフレームフィンガーを有し、
    前記ドレインフレームフィンガー及び前記ソースフレームフィンガーは、前記第１の方向において交互に配置され、かつ前記第１の方向から見て互いに重なる部分を有し、
    前記第１の方向から見て前記ドレインフレームフィンガー及び前記ソースフレームフィンガーが互いに重なる領域において、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーの一方が前記封止樹脂の裏面から露出し、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーの他方が前記封止樹脂の裏面から露出しない
    ことを特徴とする半導体デバイス。
  2. リードフレームと、
    一方の面に複数のドレイン電極パッド、複数のソース電極パッド、及びゲート電極パッドを有し、前記各電極パッドが前記リードフレームの表面と対向して配置されると共に前記リードフレームに接続されたトランジスタと、
    矩形板状に形成され、裏面において前記リードフレームの一部を露出するように前記トランジスタと前記リードフレームとを封止する封止樹脂と、
    を有し、
    前記リードフレームは、前記ドレイン電極パッドと電気的に接続されるドレインフレームと、前記ソース電極パッドと電気的に接続されるソースフレームと、前記ゲート電極パッドと電気的に接続されるゲートフレームを有するリードフレームと、を有し、
    前記ドレインフレームは、第１の方向において間隔を空けて配列され、平面視において前記第１の方向と直交する第２の方向に沿って延び、前記ドレイン電極パッドと接続される複数のドレインフレームフィンガーを有し、
    前記ソースフレームは、前記第１の方向において間隔を空けて配列され、前記第２の方向に沿って延び、前記ソース電極パッドと接続される複数のソースフレームフィンガーを有し、
    前記ドレインフレームフィンガー及び前記ソースフレームフィンガーは、前記第１の方向において交互に配置され、かつ前記第１の方向から見て互いに重なる部分を有し、
    前記第１の方向から見て前記ドレインフレームフィンガー及び前記ソースフレームフィンガーが互いに重なる領域において、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーの少なくとも一方は前記封止樹脂の裏面から露出せず、
    前記トランジスタにおいて、前記第１の方向において、前記ドレイン電極パッド及び前記ソース電極パッドは交互に配置されており、
    前記第１の方向において、前記トランジスタの端には、前記ドレイン電極パッド及び前記ゲート電極パッドが配置され、
    前記トランジスタの端に配置された前記ドレイン電極パッド及び前記ゲート電極パッドは、前記第２の方向において並べられ、
    前記第２の方向において、前記トランジスタの端に配置された前記ドレイン電極パッド及び前記ゲート電極パッドの長さは、他の電極パッドの長さよりも短い
    ことを特徴とする半導体デバイス。
  3. 前記第１の方向において隣り合う前記ドレイン電極パッドの間の距離と、前記第１の方向において隣り合う前記ソース電極パッドの間の距離とは等しい
    請求項２に記載の半導体デバイス。
  4. 前記第１の方向から見て前記ドレインフレームフィンガー及び前記ソースフレームフィンガーが互いに重なる領域において、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーの一方が前記封止樹脂の裏面から露出し、前記ドレインフレームフィンガー及び前記ソースフレームフィンガーの他方が前記封止樹脂の裏面から露出しない
    請求項２又は３に記載の半導体デバイス。
  5. 前記第１の方向から見て前記ドレインフレームフィンガー及び前記ソースフレームフィンガーが互いに重なる領域において、前記ドレインフレームフィンガーが前記封止樹脂の裏面から露出し、前記ソースフレームフィンガーが前記封止樹脂の裏面から露出しない
    請求項１又は４に記載の半導体デバイス。
  6. 前記ドレインフレームは、前記第２の方向において前記封止樹脂の一方側に複数形成され、前記第１の方向において間隔を空けて配列されたドレイン端子を有し、
    前記ソースフレームは、前記第２の方向において前記封止樹脂の他方側に複数形成され、前記第１の方向において間隔を空けて配列されたソース端子を有し、
    前記トランジスタは、前記第２の方向において前記ソース端子寄りに配置されている
    請求項５に記載の半導体デバイス。
  7. 前記第２の方向において前記ソースフレームフィンガーの長さは、前記ドレインフレームフィンガーの長さよりも短い
    請求項６に記載の半導体デバイス。
  8. 前記ドレインフレームフィンガーは、前記ドレイン端子側の第１の部分と、前記第１の部分から前記ソース端子に向けて連続して延びる第２の部分とを有し、
    前記第１の部分は、前記ソースフレームフィンガーの先端よりも前記ドレイン端子側に位置し、
    前記第１の部分の幅は、前記第２の部分の幅よりも大きい
    請求項６又は７に記載の半導体デバイス。
  9. 前記第１の部分は、前記第２の部分と連続する基部と、前記第１の方向において前記基部の両側から突出するフランジ部とを有し、
    前記フランジ部の厚さは、前記基部の厚さよりも薄い
    請求項８に記載の半導体デバイス。
  10. 前記ソースフレームフィンガーにおいて前記第１の方向から見て前記ドレインフレームフィンガーと重なる部分の厚さは、前記ドレインフレームフィンガーの最大厚さよりも薄く形成されている
    請求項６〜９のいずれか一項に記載の半導体デバイス。
  11. 前記ソースフレームは、複数の前記ソースフレームフィンガーを連結するソース連結部を有し、
    前記ソースフレームフィンガーは、前記ソース連結部から前記第２の方向に沿って延び、前記封止樹脂の裏面から露出しない
    請求項６〜１０のいずれか一項に記載の半導体デバイス。
  12. 前記ソース連結部の厚さは、前記ドレインフレームフィンガーの厚さよりも薄い
    請求項１１に記載の半導体デバイス。
  13. 前記第２の方向において、前記ドレインフレームフィンガーにおける前記ソース端子側の先端部は、前記封止樹脂の裏面から露出しない
    請求項６〜１２のいずれか一項に記載の半導体デバイス。
  14. 前記第２の方向において、前記ドレインフレームフィンガーにおける前記ソース端子側の先端部の厚さは、前記ドレインフレームフィンガーの最大厚さよりも薄い
    請求項１３に記載の半導体デバイス。
  15. 前記ドレイン電極パッドは、前記ドレインフレームフィンガーにおいて前記先端部を含む前記ソース端子側の部分に支持され、
    前記ドレインフレームフィンガーにおいて、前記ドレイン電極パッドを支持する部分のうち前記ドレイン端子側の部分は、前記封止樹脂の裏面から露出している部分を有する
    請求項１３又は１４に記載の半導体デバイス。
  16. 前記ドレインフレームフィンガーにおいて、前記ドレイン電極パッドを支持する部分のうち前記ドレイン端子側の部分の厚さは、前記先端部の厚さよりも厚い
    請求項１５に記載の半導体デバイス。
  17. 前記ドレインフレームは、前記第１の方向において複数の前記ドレインフレームフィンガーを連結するドレイン連結部を有し、
    前記第２の方向における前記ドレイン連結部の幅は、前記第１の方向における前記ドレインフレームフィンガーの幅よりも大きい
    請求項６〜１６のいずれか一項に記載の半導体デバイス。
  18. 前記ドレイン連結部における前記ソース端子側の端部の厚さは、前記ドレイン連結部における前記ドレイン端子側の部分の厚さよりも薄い
    請求項１７に記載の半導体デバイス。
  19. 前記ドレインフレームのタイバー部及び前記ソースフレームのタイバー部の少なくとも一方は、前記封止樹脂の裏面から露出しない
    請求項６〜１８のいずれか一項に記載の半導体デバイス。
  20. 前記ドレインフレームのタイバー部及び前記ソースフレームのタイバー部の少なくとも一方の厚さは、前記ドレインフレームフィンガーの厚さよりも薄い
    請求項１９に記載の半導体デバイス。
  21. 前記ドレインフレームは、前記第１の方向において複数の前記ドレインフレームフィンガーを連結するドレイン連結部を有し、
    前記ドレインフレームのタイバー部は、前記ドレイン連結部に設けられた第１タイバー部と、前記ドレインフレームフィンガーに設けられた第２タイバー部とを含む
    請求項１９又は２０に記載の半導体デバイス。
  22. 前記ゲートフレームは、前記第２の方向において前記封止樹脂の他方側、かつ前記第１の方向において前記封止樹脂の端に配置されている
    請求項６〜２１のいずれか一項に記載の半導体デバイス。
  23. 前記ゲートフレームは、前記第１の方向において前記ソースフレームフィンガーと隣り合うゲートフレームフィンガーを有し、
    前記第１の方向から見て、前記ゲートフレームフィンガーは、前記ドレインフレームフィンガーと重なる部分を有し、
    前記第１の方向から見て前記ゲートフレームフィンガーにおいて前記ドレインフレームフィンガーと重なる部分は、前記封止樹脂の裏面から露出しない
    請求項２２に記載の半導体デバイス。
  24. 前記第１の方向から見て、前記ゲートフレームフィンガーにおいて前記ドレインフレームフィンガーと重なる部分の厚さは、前記ドレインフレームフィンガーの厚さよりも薄い
    請求項２３に記載の半導体デバイス。
  25. 前記第２の方向において前記ゲートフレームフィンガーの長さは、前記ソースフレームフィンガーの長さよりも短い
    請求項２４に記載の半導体デバイス。
  26. 複数の前記ドレインフレームフィンガーのうち前記第１の方向において端に配置された前記ドレインフレームフィンガーは、前記第２の方向において前記ゲートフレームフィンガーと対向し、かつ、前記第２の方向において他の前記ドレインフレームフィンガーの長さよりも短い
    請求項２３〜２５のいずれか一項に記載の半導体デバイス。
  27. 前記ソースフレームフィンガーの先端部は、前記ソース電極パッドのうち前記ドレイン端子側の端部よりも前記ソース端子側に位置している
    請求項６〜２６のいずれか一項に記載の半導体デバイス。
  28. 前記トランジスタの前記一方の面と対向する他方の面に配置される放熱板をさらに有し、
    前記放熱板は、前記ソースフレームに取り付けられ、前記封止樹脂の表面に露出している
    請求項１〜２７のいずれか一項に記載の半導体デバイス。
  29. 前記放熱板は、前記トランジスタの前記他方の面の全体を覆っている
    請求項２８に記載の半導体デバイス。
  30. 前記トランジスタは、
    基板上にバッファ層、電子走行層、及び電子供給層が積層されてなる窒化物半導体層と、
    前記電子供給層上に形成されたドレイン電極、ソース電極、及びゲート電極と
    を有する
    請求項１〜２９のいずれか一項に記載の半導体デバイス。
  31. 前記ソース電極は、前記窒化物半導体層の表面に沿った第３の方向に延びるソース電極フィンガーを含み、
    前記ドレイン電極は、前記窒化物半導体層の表面に沿った平面方向における前記第３の方向と直交する第４の方向において前記ソース電極フィンガーと間隔を空けて配置され、前記第３の方向に延びるドレイン電極フィンガーを含み、
    前記ゲート電極は、前記第４の方向において前記ソース電極フィンガーと前記ドレイン電極フィンガーとの間に配置され、前記第３の方向に延びるゲート電極フィンガーを含み、
    前記ゲート電極フィンガーは、前記ドレイン電極フィンガーよりも前記ソース電極フィンガー寄りに配置されている
    請求項３０に記載の半導体デバイス。
  32. 前記トランジスタは、
    前記ソース電極パッドと電気的に接続する複数のソース配線と、
    前記ドレイン電極パッドと電気的に接続する複数のドレイン配線と
    をさらに含み、
    前記ソース配線及び前記ドレイン配線のそれぞれは、前記第４の方向において前記ソース電極フィンガー及び前記ドレイン電極フィンガーを跨るように延び、かつ、前記第３の方向において交互に配置されている
    請求項３１に記載の半導体デバイス。
  33. 前記トランジスタは、前記ゲート電極パッドと電気的に接続する複数のゲート配線をさらに含み、
    前記ゲート配線は、前記第３の方向において、複数の前記ソース配線及び複数の前記ドレイン配線よりも外側に配置されている
    請求項３２に記載の半導体デバイス。
  34. 複数の前記ソース配線のうち前記第３の方向において最も外側に位置する前記ソース配線は、前記ゲート配線と隣り合い、かつ、前記第３の方向における前記ソース電極フィンガーの端部及びその端部よりも外側を覆う
    請求項３３に記載の半導体デバイス。
  35. 複数の前記ソース配線のうち前記第３の方向において最も外側に位置する前記ソース配線の前記第３の方向の幅は、他の前記ソース配線の幅よりも小さい
    請求項３４に記載の半導体デバイス。
  36. 前記窒化物半導体層に達するゲート開口部を有する前記窒化物半導体層上の絶縁層と、
    前記ゲート開口部の底部及び側部を覆うゲート絶縁膜と、
    をさらに含み、
    前記ゲート電極は、前記ゲート開口部内で前記ゲート絶縁膜上に形成され、
    前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ゲート絶縁膜によって前記ゲート電極から絶縁され、かつ前記ソース電極と電気的に接続される導電層をさらに含む
    請求項３０〜３５のいずれか一項に記載の半導体デバイス。
  37. 前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含む
    請求項３６に記載の半導体デバイス。
  38. 前記トランジスタの使用周波数は、１ＭＨｚ以上かつ３０ＭＨｚ以下の範囲である
    請求項１〜３７のいずれか一項に記載の半導体デバイス。
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