CN111480239A - 碳化硅半导体装置以及电力变换装置 - Google Patents

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Abstract

在内置有肖特基二极管的SiC－MOSFET中，有时形成于终端部的第2阱区域进行双极型通电而耐压下降。在本发明中，在内置有肖特基二极管的SiC－MOSFET中，使形成于终端部的第2阱区域与源极电极非欧姆连接，在形成于隔着栅极绝缘膜而与栅极电极对置的区域的第2阱区域的表层部形成杂质浓度比第2阱区域低的电场缓和层。

Description

碳化硅半导体装置以及电力变换装置
技术领域
本发明涉及由碳化硅构成的碳化硅半导体装置以及电力变换装置。
背景技术
关于使用碳化硅(SiC)构成的PN二极管，已知当持续流过正向电流即双极型电流时，在结晶中发生层叠缺陷而正向电压发生偏移这样的可靠性上的问题。这被认为是因为由于经由PN二极管注入的少数载流子与多数载流子重新结合时的重新结合能量而作为面缺陷的层叠缺陷以存在于碳化硅基板的基面位错等为起点进行扩张。该层叠缺陷阻碍电流的流动，所以由于层叠缺陷的扩张而电流减少，使正向电压增加，引起半导体装置的可靠性的下降。
这样的正向电压的增加在使用碳化硅的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中也同样地发生。纵型MOSFET在源极及漏极间具备寄生PN二极管(体二极管)，当正向电流在该体二极管中流过时，在纵型MOSFET中也引起与PN二极管同样的可靠性下降。有时在将SiC－MOSFET的体二极管用作MOSFET的续流二极管的情况下发生该MOSFET特性的下降。
作为解决如上所述的向寄生PN二极管的正向电流通电所致的可靠性上的问题的方法，有一种如下方法：如专利文献1所示，进行使正向电流长时间流过寄生PN二极管的压力施加，测定压力施加前后的正向电压的变化，从产品排除(筛选)正向电压变化大的元件。然而，在该方法中存在通电时间变长、当使用缺陷多的晶圆时产生大量的次品这样的缺点。
另外，作为其它方法，有如下方法：使单极型的二极管作为续流二极管而内置于作为MOSFET等单极型的晶体管的半导体装置而使用。例如在专利文献2、专利文献3中记载有如下方法：作为单极型的二极管而使肖特基势垒二极管(SBD：Schottky Barrier Diode)内置于MOSFET的单位单元内。
在这样的活性区域内置有单极型二极管、即仅利用多数载流子来通电的二极管的单极型晶体管中，在应用于SiC半导体装置的情况下，将单极型二极管的扩散电位即通电动作开始的电压设计成比PN结的扩散电位低，从而使得在续流动作时在体二极管中不流过双极型电流，能够抑制活性区域的单极型晶体管的特性劣化。
然而，在活性区域内置有单极型二极管的单极型晶体管中，也有时在终端区域即活性区域以外的区域形成在构造上难以配置单极型二极管的位置处形成寄生PN二极管的部位。
例如，在栅极焊盘附近或半导体装置终端部附近的区域形成有比源极电极靠外周侧伸出的终端阱区域，在终端阱区域与漂移层之间形成有寄生PN二极管。而且，在该部位未形成肖特基电极，未形成单极型二极管。在终端阱区域没有肖特基电极，所以源极电极与漏极电极之间的电压被施加到由终端阱区域和漂移层形成的PN二极管，作为结果，在PN二极管中流过双极型电流。
当在这样的部位存在基面位错等起点时，有时层叠缺陷扩张，晶体管的耐压下降。具体而言，有时在晶体管为截止状态时产生泄漏电流，元件或电路由于泄漏电流所致的发热而发生损坏。
为了避免该问题，将源极及漏极间的施加电压限制在一定值以下以使得在由终端阱区域和漂移层形成的PN二极管中不流过双极型电流即可。为此，使芯片尺寸扩大并降低在流过续流电流时产生的源极及漏极间电压即可。在该情况下，伴随芯片尺寸变大、成本增大的缺点。
另外，作为不使芯片尺寸扩大而抑制由终端阱区域和漂移层形成的PN二极管的正向动作的方法，有提高在终端阱区域的各部位与源极电极之间形成的通电路径的电阻的方法。作为提高通电路径的电阻的方法，有提高终端阱区域与源极电极的接触电阻的方法(例如专利文献4)等。如果设为这样的结构，则当在由终端阱区域和漂移层形成的PN二极管中流过双极型电流时，因上述电阻分量而发生电压下降，所以终端阱区域的电位与源极电位背离，与其相应地，施加到PN二极管的正向电压降低。因而，能够抑制双极型电流的通电。
现有技术文献
专利文献
专利文献1：日本特开2014-175412号公报
专利文献2：日本特开2003-017701号公报
专利文献3：WO2014-038110国际公开公报
专利文献4：WO2014-162969国际公开公报
发明内容
然而，当在终端阱区域设置与源极电极欧姆连接的电极时，即使提高终端阱区域与源极电极之间的接触电阻，也有时无法充分地提高在终端阱区域与源极电极之间形成的通电路径的电阻，无法充分地降低向终端阱区域的双极型电流的通电。
因而，当使源极电极不与终端阱区域欧姆连接而在终端阱上隔着绝缘膜形成栅极电极时，大的电场被施加到终端阱与栅极电极之间的绝缘膜，可能发生绝缘膜绝缘损坏的情况。
本发明是为了解决如上所述的问题而完成的，其目的在于提供更加提高可靠性的碳化硅半导体装置。
本发明的碳化硅半导体装置具备：第1导电类型的碳化硅的半导体基板；第1导电类型的漂移层，形成于半导体基板上；第2导电类型的第1阱区域，设置于漂移层表层；第1导电类型的第1分离区域，从第1阱区域表层至漂移层为止与第1阱区域邻接地形成；第1导电类型的源极区域，形成于第1阱区域的表层部；第1肖特基电极，设置于第1分离区域上，与第1分离区域肖特基接合；欧姆电极，设置于第1阱区域上；第2导电类型的第2阱区域，与第1阱区域分开地设置于所述漂移层的表层；栅极绝缘膜，形成于第1阱区域上以及第2阱区域上；栅极电极，形成于第1阱区域上以及第2阱区域上的栅极绝缘膜上；栅极焊盘，与栅极电极连接，形成于第2阱区域的上方；源极电极，与第1肖特基电极以及欧姆电极电连接，与第2阱区域非欧姆连接；电场缓和层，在第2阱区域的表层部形成于隔着栅极绝缘膜而与栅极电极对置的部位，该电场缓和层的第2导电类型的杂质浓度比第2阱区域低。
根据本发明的碳化硅半导体装置，能够更加抑制在终端阱区域流过双极型电流，提高可靠性。
附图说明
图1是从上表面观察本发明的实施方式1的碳化硅半导体装置的平面示意图。
图2是本发明的实施方式1的碳化硅半导体装置的剖面示意图。
图3是本发明的实施方式1的碳化硅半导体装置的平面示意图。
图4是本发明的实施方式1的碳化硅半导体装置的其它结构的平面示意图。
图5是本发明的实施方式1的碳化硅半导体装置的其它结构的剖面示意图。
图6是本发明的实施方式1的碳化硅半导体装置的其它结构的平面示意图。
图7是本发明的实施方式1的碳化硅半导体装置的剖面示意图。
图8是本发明的实施方式2的碳化硅半导体装置的剖面示意图。
图9是本发明的实施方式2的碳化硅半导体装置的剖面示意图。
图10是本发明的实施方式3的碳化硅半导体装置的剖面示意图。
图11是本发明的实施方式4的碳化硅半导体装置的剖面示意图。
图12是本发明的实施方式5的碳化硅半导体装置的平面示意图。
图13是本发明的实施方式6的碳化硅半导体装置的剖面示意图。
图14是示出本发明的实施方式7的电力变换装置的结构的示意图。
(附图标记说明)
10：半导体基板；20：漂移层；21：第1分离区域；22：第2分离区域；23：第3分离区域；24：第4分离区域；30：第1阱区域；31：第2阱区域；32：接触区域；33：电场缓和层；34：辅助连接区域；35：寄生沟道截断区域；37：JTE区域；40：源极区域；45：碳化硅导电性层；49：沟道外延层；50：栅极绝缘膜；51：场绝缘膜；53：绝缘层；55：层间绝缘膜；60：栅极电极；70：欧姆电极；71：第1肖特基电极；73：第2肖特基电极；80：源极电极；源极焊盘；81：栅极焊盘；82：栅极布线；84：漏极电极；90：第1接触孔；91：第2接触孔；92：第2阱区域接触孔；95：栅极接触孔；100：电源；200：电力变换装置；201：主变换电路；202：驱动电路；203：控制电路；300：负载。
具体实施方式
以下，参照附图，说明实施方式。此外，附图是示意地示出的附图，不同的附图各自所示的图像的尺寸以及位置的相互关系未必被准确地记载，能够适当地变更。另外，在以下的说明中，对同样的构成要素附加相同的附图标记而图示，它们的名称以及功能也设为相同。因而，有时省略关于它们的详细的说明。
在本说明书所记载的实施方式中，作为碳化硅(SiC)半导体装置的一个例子，将把第1导电类型设为n型且把第2导电类型设为p型的n沟道碳化硅MOSFET举为例子而说明。关于电位的高低的记述是针对将第1导电类型设为n型且将第2导电类型设为p型的情况的记述，在将第1导电体设为p型、将第2导电类型设为n型的情况下，电位的高低的记述也相反。
进而，在本申请中，将半导体装置整体中的单位单元周期性地排列的活性区域以外的区域称为终端区域而说明。
实施方式1.
首先，说明本发明的实施方式1的碳化硅半导体装置的结构。
图1是从上表面观察作为实施方式1的碳化硅半导体装置的肖特基二极管(SBD)内置碳化硅MOSFET(SBD内置SiC－MOSFET)的平面示意图。在图1中，在SiC－MOSFET的上表面的一部分形成有栅极焊盘81，与其邻接地形成有源极电极80。另外，以从栅极焊盘81延伸的方式形成有栅极布线82。
图2是示意地示出从图1的源极电极80至碳化硅半导体装置的外周部的栅极布线82的a－a’部分的剖面的剖面示意图。另外，图3是图1的俯视图的主要记载了碳化硅半导体部分的平面示意图。
在图2中，在n型且低电阻的由碳化硅构成的半导体基板10的表面上形成有n型的由碳化硅构成的漂移层20。如图3所示，在与设置有图1中说明的栅极布线82的区域大致对应的位置的漂移层20的表层部设置有p型的由碳化硅构成的第2阱区域31。
在设置有图1中说明的源极电极80的区域的下部，在漂移层20的表层部，设置有p型的由碳化硅构成的多个第1阱区域30。在第1阱区域30各自的表层部，在从第1阱区域30的外周进入到内部预定的间隔后的位置处形成有n型的由碳化硅构成的源极区域40。
在各第1阱区域30的表层部的源极区域40的更内侧的第1阱区域30的表层部，形成有低电阻p型的由碳化硅构成的接触区域32，在其更内侧形成有贯通第1阱区域30的由碳化硅构成的第1分离区域21。第1分离区域21可以处于第1阱区域30的附近，也可以不贯通第1阱区域30而与第1阱区域30邻接。第1分离区域21为与漂移层20相同的n型，具有与漂移层20相同的杂质浓度。
在该第1分离区域21的表面侧形成有与第1分离区域21肖特基连接的第1肖特基电极71。在此，第1肖特基电极71最好形成为在从上表面观察时至少包括对应的第1分离区域21。
另外，在源极区域40的表面上形成有欧姆电极70，与欧姆电极70、第1肖特基电极71以及接触区域32连接的源极电极80形成于它们之上。第1阱区域30能够容易地经由低电阻的接触区域32与欧姆电极70进行电子和空穴的交换。
邻接的第1阱区域30间的漂移层20的区域为第2分离区域22，为与漂移层20相同的n型，具有与漂移层20相同的杂质浓度。在邻接的第1阱区域30、其之间的第2分离区域22、以及各个第1阱区域30内的源极区域40的表面上形成有栅极绝缘膜50，在该栅极绝缘膜50上的至少第1阱区域30的上部形成有栅极电极60。将在形成有栅极电极60的部位的下部隔着栅极绝缘膜50对置的第1阱区域30的表层部称为沟道区域。
在碳化硅半导体装置的最外周的第1阱区域30的外侧形成有第2阱区域31，在第1阱区域30与第2阱区域31之间形成有第3分离区域23。第3分离区域23为与漂移层20相同的n型，具有与漂移层20同样的杂质浓度。
在第2阱区域31上也形成有栅极绝缘膜50，在该栅极绝缘膜50的上部形成有栅极电极60。在此，在第2阱区域31的表层部的与栅极电极60对置的区域形成有第2导电类型的电场缓和层33，该电场缓和层33的第2导电类型的杂质浓度比第2阱区域31低。
另外，在栅极电极60与源极电极80之间形成有层间绝缘膜55。进而，第2阱区域31的上方的栅极电极60与栅极布线82经由形成于层间绝缘膜55的栅极接触孔95连接。另外，在第2阱区域31的外周侧、即与第1阱区域30相反一侧形成有p型且碳化硅的JTE区域37。JTE区域37的杂质浓度比第2阱区域31的杂质浓度低。
在第2阱区域31上、电场缓和层33上形成有膜厚比栅极绝缘膜50大的场绝缘膜51或者栅极绝缘膜50。在第2阱区域31的表面上的栅极绝缘膜50或者场绝缘膜51的一部分处形成有开口(第2接触孔91)，在该开口内形成有与欧姆电极70等连接的源极电极80。在此，第2阱区域31未直接与源极电极80欧姆连接，被绝缘或者肖特基连接。
在活性区域，经由贯通层间绝缘膜55以及栅极绝缘膜50而形成的第1接触孔90，欧姆电极70、第1肖特基电极71以及接触区域32上的源极电极80与层间绝缘膜55上的源极电极80连接。
在半导体基板10的背面侧形成有漏极电极84。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC－MOSFET的制造方法。
首先，在第1主面的面方位为具有斜角的(0001)面且具有4H的多型的、n型且低电阻的由碳化硅构成的半导体基板10之上，通过化学气相沉积法(chemical VaporDeposition：CVD法)，使1×1015至1×1017cm-3的杂质浓度、n型且5至50μm的厚度的由碳化硅构成的漂移层20外延生长。
接着，利用光致抗蚀剂等使注入掩模形成于漂移层20的表面的预定的区域，将作为p型的杂质的Al(铝)进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm左右。另外，被离子注入的Al的杂质浓度为1×1017至1×1019cm-3的范围，设为比漂移层20的杂质浓度高。之后，去除注入掩模。通过本工序，被Al离子注入的区域成为第1阱区域30以及第2阱区域31。
接下来，在漂移层20的表面利用光致抗蚀剂等形成注入掩模，将作为p型的杂质浓度的Al进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm左右。另外，被离子注入的Al的杂质浓度为1×1016至1×1018cm-3的范围，设为比漂移层20的杂质浓度高且比第1阱区域30的杂质浓度低。之后，去除注入掩模。通过本工序，Al被离子注入的区域成为JTE区域37。另外，通过以比第2阱区域31的杂质浓度低的杂质浓度将Al离子注入到预定的区域，形成电场缓和层33。此时，以使比电场缓和层33深的区域成为与第2阱区域31相同的杂质浓度分布的方式将Al进行离子注入。同样地，以比第1阱区域30的杂质浓度高的杂质浓度将Al离子注入到预定的区域，从而形成接触区域32。
接着，以使漂移层20的表面的第1阱区域30的内侧的预定的部位开口的方式利用光致抗蚀剂等来形成注入掩模，将作为n型的杂质的N(氮)进行离子注入。设为N的离子注入深度比第1阱区域30的厚度浅。另外，设为离子注入的N的杂质浓度为1×1018至1×1021cm-3的范围，超过第1阱区域30的p型的杂质浓度。在本工序中，N被注入的区域中的表示n型的区域成为源极区域40。
接下来，利用热处理装置在氩(Ar)气等惰性气体环境中在1300至1900℃的温度下进行30秒至1小时的退火。通过该退火使被离子注入的N以及Al电活化。
接着，使用CVD法、光刻技术等，在与形成有第1阱区域30的区域大致对应的活性区域以外的区域的半导体层之上形成膜厚为0.5至2μm的由氧化硅构成的场绝缘膜51。
接下来，使未被场绝缘膜51覆盖的碳化硅表面热氧化，形成预定的厚度的作为栅极绝缘膜50的氧化硅膜。接着，在栅极绝缘膜50以及场绝缘膜51之上，通过减压CVD法来形成具有导电性的多晶硅膜，对其进行构图，从而形成栅极电极60。接下来，通过减压CVD法来形成由氧化硅构成的层间绝缘膜55。接着，形成第1接触孔90，该第1接触孔90贯通层间绝缘膜55和栅极绝缘膜50并到达活性区域内的接触区域32和源极区域40，同时，形成到达第2阱区域31的第2接触孔91。
接下来，在通过溅射法等形成以Ni为主要成分的金属膜之后，进行600至1100℃的温度的热处理，使以Ni为主要成分的金属膜与第1接触孔90内的碳化硅层反应，在碳化硅层与金属膜之间形成硅化物。接着，通过湿蚀刻去除反应生成的硅化物以外的残留的金属膜。由此，形成欧姆电极70。
接着，在半导体基板10的背面(第2主面)形成以Ni为主要成分的金属膜，并对其进行热处理，从而在半导体基板10的背侧形成背面欧姆电极(未图示)。
接下来，使用基于光致抗蚀剂等的构图，去除第1分离区域21上的层间绝缘膜55和成为栅极绝缘膜50以及栅极接触孔95的位置的层间绝缘膜55。作为去除的方法，设为对作为肖特基界面的碳化硅层的表面不造成损坏的湿蚀刻。
接着，通过溅射法等使成为肖特基电极的金属膜沉积，使用基于光致抗蚀剂等的构图，在第1接触孔90内的第1分离区域21上形成第1肖特基电极71。
接下来，通过溅射法或者蒸镀法在此前处理得到的基板的表面形成Al等布线金属，通过光刻技术加工成预定的形状，从而形成与源极侧的欧姆电极70、第1肖特基电极71、第2阱区域31接触的源极电极80、以及与栅极电极60接触的栅极焊盘81和栅极布线82。
进而，只要在形成于基板的背面的背面欧姆电极(未图示)的表面上形成作为金属膜的漏极电极84，就完成图1～3所示的本实施方式的碳化硅半导体装置。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC－MOSFET的动作。在此，以半导体材料为4H型的碳化硅的碳化硅半导体装置为例进行说明。在该情况下pn结的扩散电位大致为2V。
首先，说明续流动作的情况。
在续流动作中，漏极电压(漏极电极84的电压)比源极电压(源极电极80的电压)低，产生几V的电压。在存在经由欧姆电极70欧姆连接于第2阱区域31的源极电极80的情况下，源极及漏极间的电压的大部分被施加到形成于第2阱区域31与漂移层20之间的pn结，所以在由第2阱区域31和漂移层20形成的pn二极管中流过双极型电流。
然而，在本发明的碳化硅半导体装置中，第2阱区域31不与源极电极80欧姆连接。因而，在续流动作时，多数载流子不被注入到第2阱区域31。因而，在第2阱区域31与漂移层20之间的pn结中不流过作为正向电流的双极型电流，能够抑制pn结的层叠缺陷的扩张以及该层叠缺陷的扩张所致的绝缘耐压的下降。
另外，在本实施方式的碳化硅半导体装置中，由在导通时在第2阱区域31产生的多余电荷产生的电压被施加到栅极电极60与第2阱区域31之间，该电压被形成于电场缓和层33内的耗尽层以及栅极绝缘膜50分担。
在不形成电场缓和层33的情况下，也在第2阱区域31内形成耗尽层，但在本实施方式的碳化硅半导体装置中，在栅极电极60下部形成有杂质浓度比第2阱区域31低的电场缓和层33，所以该耗尽层宽度相比于未形成电场缓和层33的情况大幅变大。因而，该电场缓和层33内的耗尽层能够承担在导通时从第2阱区域31中的多余电荷产生的产生电压的大部分，能够大幅降低施加到栅极绝缘膜50的电压。因而，能够大幅提高栅极绝缘膜50的可靠性。
这样，根据本实施方式的碳化硅半导体装置，能够抑制终端区域中的双极型动作，另外，能够降低导通动作时形成于第2阱区域31上的栅极绝缘膜50所产生的电压，能够抑制栅极绝缘膜的绝缘损坏。
此外，在本实施方式中，设为第1阱区域30与第2阱区域31分离而进行了说明，但也可以第1阱区域30与第2阱区域31连结。另外，设为存在多个第1阱区域30且多个第1阱区域30相互分离而进行了说明，但也可以是多个第1阱区域30彼此连结。在图4中，示出第1阱区域30与第2阱区域31连结且多个第1阱区域30彼此连结的情况下的平面示意图。在这样的情况下，第1阱区域30距第1阱区域30内的源极区域40、或者设置于第1阱区域30内的第1分离区域21上的第1肖特基电极71中的任意方的距离为50μm以内。
另外，图5是本实施方式的碳化硅半导体装置的其它方式的主要记载了碳化硅半导体部分的平面示意图。在图5中，在第2阱区域31的一部分形成有将第2阱区域31与源极电极80欧姆连接的第2阱区域接触孔92。图6是示出包括形成有图5的第2阱区域接触孔92的部位的剖面的剖面示意图。在图6中，第2阱区域接触孔92贯通场绝缘膜51以及层间绝缘膜55而形成。另外，也可以在第2阱区域接触孔92的下部的第2阱区域31设置与第2阱区域31相比p型杂质浓度更高且电阻更低的第2阱接触区域36。
第2阱区域接触孔92在第2阱区域31内的最短路径上从第2接触孔91在剖面横向上远离10μm以上而形成。在此，在第2阱区域31内从第2阱区域接触孔92远离10μm以上的部位视为实质上非欧姆连接。第2阱区域31内的最短路径上的第2接触孔91与第2阱区域接触孔92的距离更优选的是50μm以上即可。
此外，在本实施方式中，示出了按照预定的顺序进行各离子注入的例子，但离子注入的顺序也可以适当地变更。另外，电场缓和层33也可以在形成第2阱区域31的p型离子的注入后，将n型离子反向掺杂到其表层部而形成。进而，背面的欧姆电极、正面的欧姆电极70、第1肖特基电极71的形成顺序也可以适当地变更。
另外，在本实施方式中，示出了第1肖特基电极71仅形成于第1分离区域21和第1阱区域30之上的例子，但也可以形成于欧姆电极70及层间绝缘膜55之上。
另外，在本实施方式中设想沟道区域及肖特基电极面与晶圆平面平行地形成的平面型而进行了说明，但沟道区域或肖特基电极面与晶圆平面倾斜或垂直地形成的沟槽型也是有效的。在该情况下，在本说明书中定义的表面不仅包括晶圆平面，还包括沟槽形成面。
另外，在本实施方式中，第1分离区域21设为与漂移层20相同的n型且具有与漂移层20相同的杂质浓度，但第1分离区域21的n型杂质浓度也可以比漂移层20的n型杂质浓度高。关于第2分离区域22、第4分离区域24，也与第1分离区域21相同。
此外，第1导电类型和第2导电类型分别设为n型和p型而进行了说明，说明了与其相反也可以，但在第1导电类型为n型、第2导电类型为p型的情况下，更加起到效果。
进而，在本实施方式中说明了在活性区域存在SBD内置MOSFET的例子，但也可以代替SBD内置MOSFET而设为如下MOSFET：在p型的阱区域上形成有n型的沟道外延层49，该沟道外延层49在阈值电压以下的栅极电压下作为单极型的二极管进行动作，且将该单极型的二极管的上升电压设计成比由p型的阱区域和n型的漂移层形成的pn二极管的动作电压低。在图7中，示出将图2的SBD内置MOSFET置换为这样的MOSFET后的MOSFET的剖面示意图。这样，即使在当续流动作时对MOSFET的沟道区域逆通电的情况下，也能够与SBD内置MOSFET同样地得到效果。
实施方式2.
在实施方式1的碳化硅半导体装置的终端区域，在具备栅极电极60的部位的下部的第2阱区域31的表层部设置有电场缓和层33，但在本实施方式中，如在图8中示出其剖面示意图那样，遍及第2阱区域31的整个区域地形成有电场缓和层33。即，在第2阱区域31的上部隔着场绝缘膜51而具备栅极电极60的部位、及在第2阱区域31的上部隔着场绝缘膜51及层间绝缘膜55而具备栅极焊盘81的区域，也在第2阱区域31的上层部形成有电场缓和层33。
本实施方式的碳化硅半导体装置的制作方法与实施方式1同样地，仅变更掩模图案使电场缓和层33形成于第2阱区域31的整个区域即可。
根据本实施方式的碳化硅半导体装置，起到在实施方式1中说明的效果，即在导通时不仅能够降低施加到形成于第2阱区域31与栅极电极60之间的栅极绝缘膜50的电压，还能够降低施加到形成于第2阱区域31与栅极电极60之间的场绝缘膜51以及形成于第2阱区域31与栅极焊盘81之间的场绝缘膜51以及层间绝缘膜55的电压。由此，能够大幅提高场绝缘膜51以及层间绝缘膜55的可靠性。
此外，也可以以与在整个区域形成有电场缓和层33的第2阱区域31相同的深度方向的杂质浓度分布同时形成第1阱区域30。图9是在第1阱区域30和第2阱区域31全部设置有电场缓和层33的剖面示意图。通过设为该构造，能够同时进行离子注入而形成所有的第1阱区域30和第2阱区域31，能够简化制造工序。
实施方式3.
在本实施方式的碳化硅半导体装置中，如在图10中示出其剖面示意图那样，在与源极电极80相接的第2阱区域31的表层部未形成电场缓和层33，但至少在形成有第2阱区域31和栅极电极60这两方的整个平面区域形成电场缓和层33。电场缓和层33也可以形成于未形成栅极电极60的平面区域。关于其它点，与实施方式2相同，所以省略详细的说明。
在本实施方式的碳化硅半导体装置中，在被第2阱区域31和栅极电极60夹持的整个区域，利用栅极绝缘膜50或者场绝缘膜51和由电场缓和层33形成的耗尽层来承担在导通时在第2阱区域31与栅极电极60之间产生的电压，从而能够抑制高电压施加到栅极绝缘膜50或者场绝缘膜51，提高半导体装置的可靠性。另外，当在相同的工序中同时形成第2阱区域31和第1阱区域30的情况下，能够针对第1阱区域30的表层例如提高受主浓度等设为与电场缓和层33不同的任意的杂质浓度，还能够将形成于活性区域内的第1阱区域30的MOSFET设为不易发生误动作的阈值电压。
实施方式4.
在实施方式1的碳化硅半导体装置的终端区域，在第2阱区域31不对源极电极80设置欧姆接触而是非欧姆连接。除此之外，也可以与活性区域的第1阱区域30同样地在第2阱区域31的平面方向的内部形成第1导电类型的分离区域，设置与该分离区域进行肖特基连接的电极。关于其它点，与实施方式1相同，所以省略详细的说明。
图11是示意地示出在实施方式1的说明中使用的图1的源极电极80至碳化硅半导体装置的外周部的栅极布线82的a－a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。
在图11的终端区域，在第2导电类型的第2阱区域31的平面上的内部形成有由碳化硅构成的第1导电类型的第4分离区域24，在第4分离区域24的上部形成有与第4分离区域24肖特基连接的第2肖特基电极73。另外，在第4分离区域24的周围的第2阱区域31的表层部形成有电场缓和层33，在形成于第4分离区域24和电场缓和层33的上部的第2接触孔91内形成有源极电极80。关于其它点，与实施方式1相同。
根据本实施方式的碳化硅半导体装置，在第2阱区域31的平面上的内部，与活性区域相同地还设置有与漂移层20肖特基连接的构造，所以能够更加降低在终端构造部的第2阱区域31流过的双极型电流。
实施方式5.
在本实施方式的碳化硅半导体装置中，如在图12中示出其剖面示意图那样，在形成有在第2阱区域31的表层部形成的电场缓和层33的区域中的第2接触孔91与第3分离区域23之间的区域，形成有第2导电类型的寄生沟道截断区域35。关于其它点，与实施方式1～3相同，所以省略详细的说明。
寄生沟道截断区域35至少形成于将第2接触孔91与第3分离区域23之间连结的最短路径之上的电场缓和层33，但也可以形成于其它路径上。另外，寄生沟道截断区域35具有第2导电类型，其杂质浓度比电场缓和层33的第2导电类型的杂质浓度和第2阱区域31的第2导电类型的杂质浓度中的任意杂质浓度都高。
寄生沟道截断区域35也可以形成于电场缓和层33所包围的区域。
接下来，说明本实施方式的碳化硅半导体装置的制造方法。本实施方式的碳化硅半导体装置与实施方式1的碳化硅半导体装置同样地制造，只要追加用于形成寄生沟道截断区域35的注入掩模形成、离子注入、注入掩模去除工序就能够制造。另外，也可以不追加新的工序，而在形成接触区域32时同时形成寄生沟道截断区域35。在该情况下，寄生沟道截断区域35成为与接触区域32相同的杂质浓度，另外，无需使由于制造工序增加而导致的制造成本增加就能够制造。
接下来，说明本实施方式的碳化硅半导体装置的效果。
在与本实施方式的碳化硅半导体装置不同而不形成寄生沟道截断区域35的碳化硅半导体装置中，有时在设置有杂质浓度比第2阱区域31低的电场缓和层33的区域，在截止时即正电压(用于使电流流过MOSFET的电压)未被施加到栅极电极时，在电场缓和层33的表层形成寄生n型沟道，形成从漏极电极84经由第3分离区域23、寄生n型沟道、第2接触孔91通到源极电极80的泄漏路径。其结果，有时碳化硅半导体装置的泄漏电流变大，或者无法保持耐压。该现象在第2阱区域31不与源极电极80欧姆连接时更加容易发生。
特别是，在关断开关时在位移电流经由由第2阱区域31和漂移层20构成的pn结流入到第2阱区域31时，在不与源极电极80欧姆连接的第2阱区域31的电位上升而第2阱区域31的相对电子的电势下降时，容易发生前述泄漏路径。
相对于此，在本实施方式的碳化硅半导体装置中，在电场缓和层33的一部分中的第2接触孔91与第3分离区域23之间形成有杂质浓度比电场缓和层33以及第2阱区域31高的寄生沟道截断区域35，所以在寄生沟道截断区域35部分寄生n型沟道被切断，前述泄漏电流的产生被抑制。因此，即使当在关断开关时第2阱区域31的电位上升的情况下，也能够抑制泄漏电流的产生，能够得到可靠性更高的碳化硅半导体装置。
此外，寄生沟道截断区域35在形成于在上部隔着栅极绝缘膜50未形成有栅极电极60的区域时高电场不被施加到寄生沟道截断区域35与栅极电极60之间的绝缘膜，可靠性更高。
实施方式6.
主要说明了在实施方式1～5的碳化硅半导体装置的终端区域，原则上活性区域内的第1阱区域30与终端构造的第2阱区域31分离，第2阱区域31不与源极电极80欧姆连接，但在本实施方式中，终端构造的第2阱区域31经由辅助连接区域34而与第1阱区域30的一部分连接。关于其它结构，与实施方式1～5相同，所以省略详细的说明。
图13是本实施方式的碳化硅半导体装置的平面示意图，但在图13中活性区域的第1阱区域30与终端区域的第2阱区域31经由第2导电类型的辅助连接区域34连接。图13是应用于实施方式1的情况下的图。
第2导电类型的辅助连接区域34通过变更离子注入掩模，与形成第2阱区域31同时形成即可。
在活性区域的第1阱区域30与终端构造的第2阱区域31完全分离，第2阱区域31为完全浮置(floating)的状态的情况下，根据条件或构造第2阱区域31充电，第2阱区域31上的绝缘膜有可能会发生绝缘损坏。
根据本实施方式的碳化硅半导体装置，第2阱区域31经由辅助连接区域34连接，能够使第2阱区域31上的绝缘膜的绝缘损坏更可靠，能够更加提高可靠性。
此时，在与图13的碳化硅半导体装置的各边中央附近的辅助连接区域34靠近的区域，流过不经由第3分离区域23而经由辅助连接区域34的电流，所以有可能会发生耐压劣化。相对于此，在与图12的碳化硅半导体装置的各拐角部附近的辅助连接区域34靠近的区域，如在实施方式1中说明那样，在第2阱区域31在平面横向上长时间流过电流，发生第2阱区域31的片电阻所致的电压下降，双极型通电被抑制。
在实施方式1的图4的构造中，将第1阱区域30与第2阱区域31在大量的部位处连接，但在本实施方式中，对第1阱区域30与第2阱区域31的连接部位进行了限定，所以有可能会发生耐压劣化的部位也变少。因而，由于双极型电流在第2阱区域31流过而导致的耐压劣化也被限制。
这样，根据本实施方式的碳化硅半导体装置，能够降低由于第2阱区域31成为浮置而产生的绝缘损坏的可能性，且使由第2阱区域31进行双极型通电导致的可靠性下降成为最小限度。
此外，设置辅助连接区域34的区域最好设为比形成有第3分离区域23的长度短，例如可以设为形成有第3分离区域23的长度的1/10以下等。通过这样做，能够将发生耐压劣化的可能性降低到约1/10以下，更加提高元件的可靠性。
此外，作为n型(第1导电类型)杂质而使用了N，但也可以为磷或者砷。作为p型(第2导电类型)杂质而使用了Al，但也可以为硼或者镓。
另外，在实施方式1～6中说明的MOSFET中，栅极绝缘膜50不一定必须为氧化硅等氧化膜，也可以为氧化膜以外的绝缘膜、或者将氧化膜以外的绝缘膜与氧化膜进行组合而成的膜。另外，作为栅极绝缘膜50，使用了使碳化硅热氧化而成的氧化硅，但也可以为基于CVD法的沉积膜的氧化硅。进而，本发明还能够用于具有超结构造的MOSFET。
另外，在上述实施方式中说明了具有栅极绝缘膜50的MOSFET，但只要为单极型器件，就能够应用本发明，例如，对于不具有栅极绝缘膜50的JFET(Junction FET，结型场效应管)及MESFET(Metal－Semiconductor Field Effect Transistor，金属半导体场效应晶体管)也能够使用本发明。
进而，在上述实施方式中，源极侧的欧姆电极70与第1肖特基电极71分离而制作出，但既可以用相同材料连续地形成，也可以用不同材料连续地形成。
另外，关于第1肖特基电极71和第2肖特基电极73，既可以用相同材料形成，也可以用不同材料形成。
另外，在上述实施方式中，使用具体的例子说明了结晶构造、主面的面方位、斜角以及各注入条件等，但对于这些数值范围不限制应用范围。
实施方式7.
在本实施方式中，将上述实施方式1～6的碳化硅半导体装置应用于电力变换装置。本发明并不限定于特定的电力变换装置，但以下，作为实施方式7，说明将本发明应用于三相的逆变器的情况。
图14是示出应用了本实施方式的电力变换装置的电力变换系统的结构的框图。
图14所示的电力变换系统包括电源100、电力变换装置200、负载300。电源100为直流电源，对电力变换装置200供给直流电力。电源100能够由各种电源构成，例如，既能够由直流系统、太阳能电池、蓄电池构成，也可以由与交流系统连接的整流电路或AC/DC转换器构成。另外，也可以设为由将从直流系统输出的直流电力变换为预定的电力的DC/DC转换器构成电源100。
电力变换装置200为连接于电源100与负载300之间的三相的逆变器，将从电源100供给的直流电力变换为交流电力，对负载300供给交流电力。电力变换装置200如图16所示具备：主变换电路201，将直流电力变换为交流电力而输出；驱动电路202，输出驱动主变换电路201的各开关元件的驱动信号；以及控制电路203，将控制驱动电路202的控制信号输出到驱动电路202。
负载300为利用从电力变换装置200供给的交流电力来驱动的三相的电动机。此外，负载300并不限于特定的用途，为搭载于各种电气设备的电动机，例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或空调设备的电动机。
以下，说明电力变换装置200的详细内容。主变换电路201具备开关元件和续流二极管(未图示)，通过由开关元件进行开关，将从电源100供给的直流电力变换为交流电力，供给到负载300。主变换电路201的具体的电路结构各种各样，但本实施方式的主变换电路201为2电平的三相全桥电路，能够由6个开关元件和与各个开关元件反并联的6个续流二极管构成。将上述实施方式1～6中的任意实施方式的碳化硅半导体装置应用于主变换电路201的各开关元件。在6个开关元件中，每两个开关元件串联连接，构成上下支路，各上下支路构成全桥电路的各相(U相、V相、W相)。而且，各上下支路的输出端子、即主变换电路201的3个输出端子连接于负载300。
驱动电路202生成驱动主变换电路201的开关元件的驱动信号，供给到主变换电路201的开关元件的控制电极。具体而言，依照来自后述控制电路203的控制信号，将把开关元件设为导通状态的驱动信号和把开关元件设为截止状态的驱动信号输出到各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号为开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为截止状态的情况下，驱动信号为开关元件的阈值电压以下的电压信号(截止信号)。
控制电路203以使所期望的电力供给到负载300的方式控制主变换电路201的开关元件。具体而言，根据应供给到负载300的电力，计算主变换电路201的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压来调制开关元件的导通时间的PWM控制，控制主变换电路201。然后，以使在各时间点导通信号输出到应成为导通状态的开关元件、使截止信号输出到应成为截止状态的开关元件的方式，将控制指令(控制信号)输出到驱动电路202。驱动电路202依照该控制信号，将导通信号或者截止信号作为驱动信号输出到各开关元件的控制电极。
在本实施方式的电力变换装置中，作为主变换电路201的开关元件而应用实施方式1～6的碳化硅半导体装置，所以能够实现低损耗且提高高速开关的可靠性的电力变换装置。
在本实施方式中，说明了将本发明应用于2电平的三相逆变器的例子，但本发明并不限于此，能够应用于各种电力变换装置。在本实施方式中，设为2电平的电力变换装置，但既可以为3电平或多电平的电力变换装置，也可以在对单相负载供给电力的情况下将本发明应用于单相的逆变器。另外，在对直流负载等供给电力的情况下，还能够将本发明应用于DC/DC转换器或AC/DC转换器。
另外，应用本发明的电力变换装置并不限定于上述负载为电动机的情况，例如还能够用作放电机床、激光机床、或者感应加热烹调器或非接触供电系统的电源装置，进而还能够用作太阳能发电系统或蓄电系统等功率调节器。

Claims (10)

1.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，在所述漂移层的表层设置有多个；
第1导电类型的第1分离区域，从所述第1阱区域的表面至所述漂移层为止与所述第1阱区域邻接地形成；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1肖特基电极，设置于所述第1分离区域上，与所述第1分离区域肖特基接合；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域分开地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上以及所述第2阱区域上；
栅极电极，形成于所述第1阱区域上以及所述第2阱区域上的所述栅极绝缘膜上；
栅极焊盘，与所述栅极电极连接，形成于所述第2阱区域的上方；
源极电极，与所述第1肖特基电极以及所述欧姆电极电连接，与所述第2阱区域非欧姆连接；以及
电场缓和层，在所述第2阱区域的表层部形成于隔着所述栅极绝缘膜而与所述栅极电极对置的部位，该电场缓和层的第2导电类型的杂质浓度比所述第2阱区域低。
2.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，在所述漂移层表层设置有多个；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1导电类型的沟道外延层，形成于未形成有所述源极区域的所述第1阱区域的表面上，该第1导电类型的沟道外延层的第1导电类型的杂质浓度比所述源极区域低；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域分开地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上以及所述第2阱区域上；
栅极电极，形成于所述第1阱区域上以及所述第2阱区域上的所述栅极绝缘膜上；
栅极焊盘，与所述栅极电极连接，形成于所述第2阱区域的上方；
源极电极，电连接于所述欧姆电极，与所述第2阱区域非欧姆连接；以及
电场缓和层，在所述第2阱区域的表层部形成于隔着所述栅极绝缘膜而与所述栅极电极对置的部位，该电场缓和层的第2导电类型的杂质浓度比所述第2阱区域低。
3.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述第1阱区域与所述第2阱区域是分离的。
4.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域的整个区域的上层部具备所述电场缓和层。
5.根据权利要求4所述的碳化硅半导体装置，其特征在于，
具备所述电场缓和层的所述第2阱区域的第2杂质浓度分布与所述第1阱区域的第2杂质浓度分布相同。
6.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域的上层部，在与在上方形成有所述栅极电极的区域对置的整个区域具备所述电场缓和层。
7.根据权利要求1至6中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域的平面方向的内部具有第1导电类型的第4分离区域，在所述第4分离区域上具备跨越所述第4分离区域和所述电场缓和层而形成的第2肖特基电极。
8.根据权利要求1至7中的任意一项所述的碳化硅半导体装置，其特征在于，具备：
接触孔，使所述第2阱区域与所述源极电极非欧姆连接；
所述第1阱区域与所述第2阱区域之间的第3分离区域；以及
第2导电类型的沟道截断区域，处于所述接触孔与所述第3分离区域之间的形成有所述电场缓和层的区域内，该第2导电类型的沟道截断区域的第2导电类型的杂质浓度比所述第2阱区域以及所述电场缓和层高。
9.根据权利要求8所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置还具备第2导电类型的接触区域，该第2导电类型的接触区域与所述欧姆电极相接而形成于所述第1阱区域的表层部，该第2导电类型的接触区域的第2导电类型的杂质浓度比所述第1阱区域高，
所述接触区域的第2导电类型杂质浓度与所述沟道截断区域的第2导电类型杂质浓度相同。
10.一种电力变换装置，具备：
主变换电路，具有权利要求1至9中的任意一项所述的碳化硅半导体装置，该主变换电路将输入的电力进行变换后输出；
驱动电路，将驱动所述碳化硅半导体装置的驱动信号输出到所述碳化硅半导体装置；以及
控制电路，将控制所述驱动电路的控制信号输出到所述驱动电路。
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