JPH06196646A - 半導体装置の駆動方法 - Google Patents
半導体装置の駆動方法Info
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- JPH06196646A JPH06196646A JP34215692A JP34215692A JPH06196646A JP H06196646 A JPH06196646 A JP H06196646A JP 34215692 A JP34215692 A JP 34215692A JP 34215692 A JP34215692 A JP 34215692A JP H06196646 A JPH06196646 A JP H06196646A
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- drain
- voltage
- semiconductor device
- fet
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Abstract
(57)【要約】
【目的】 FETを含む半導体装置の駆動方法であっ
て、FETのドレイン電流−ドレイン電圧特性の、サイ
ドゲート効果に起因する変動が生じにくい駆動方法を提
供する。 【構成】 GaAs基板11の表面にFET21を含む
多数の個別素子が形成され、裏面に裏面電極31が形成
されている半導体装置を駆動する際に、裏面電極31に
最低でもFET21のドレイン電極21dに印加される
電圧の最大電圧と同じ大きさの電圧を印加する。
て、FETのドレイン電流−ドレイン電圧特性の、サイ
ドゲート効果に起因する変動が生じにくい駆動方法を提
供する。 【構成】 GaAs基板11の表面にFET21を含む
多数の個別素子が形成され、裏面に裏面電極31が形成
されている半導体装置を駆動する際に、裏面電極31に
最低でもFET21のドレイン電極21dに印加される
電圧の最大電圧と同じ大きさの電圧を印加する。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置の駆動方
法であってサイドゲート効果の低減に有効な駆動方法に
関するものである。
法であってサイドゲート効果の低減に有効な駆動方法に
関するものである。
【0002】
【従来の技術】電界効果トランジスタ(以下、「FE
T」と称することもある。)、ダイオード、抵抗、コン
デンサなどの個別素子を半導体基板に多数集積して構成
される半導体装置の一例として、図3にその一部の断面
図をもって示したような、化合物半導体基板としての半
絶縁性GaAs基板11と、該GaAs基板11の一方
の面(以下、表面)側に集積された少なくとも1つのF
ET21を含む個別素子群と、GaAs11の他方の面
(以下、裏面)側に設けられた電極31(以下、裏面電
極31)とを具えた半導体装置がある。なお、図3にお
いて、13はバッファ層、15はチャネル層、17はコ
ンタクト層、19は素子間分離領域、21s、21g、
21dは、それぞれFET21のソース電極、ゲート電
極、ドレイン電極である。
T」と称することもある。)、ダイオード、抵抗、コン
デンサなどの個別素子を半導体基板に多数集積して構成
される半導体装置の一例として、図3にその一部の断面
図をもって示したような、化合物半導体基板としての半
絶縁性GaAs基板11と、該GaAs基板11の一方
の面(以下、表面)側に集積された少なくとも1つのF
ET21を含む個別素子群と、GaAs11の他方の面
(以下、裏面)側に設けられた電極31(以下、裏面電
極31)とを具えた半導体装置がある。なお、図3にお
いて、13はバッファ層、15はチャネル層、17はコ
ンタクト層、19は素子間分離領域、21s、21g、
21dは、それぞれFET21のソース電極、ゲート電
極、ドレイン電極である。
【0003】このような半導体装置では、各個別素子は
その集積度を高めるため互いの距離ができるだけ短くな
るように高密度に集積化される。ただし、この集積化の
際、各個別素子間距離(例えば、図3中の隣接するFE
Tのソース電極−ドレイン電極間距離X)は、各個別素
子の電極間で生じる漏れ電流及びサイドゲート効果とト
レードオフの関係となるので、それらを考慮し決定され
る。ここで、サイドゲート効果とは、半導体装置中のF
ETの特性が、このFETに隣接する他の個別素子に印
加される信号によって変動する種々の現象をいう(その
一例をこの発明では後に説明するように問題としてい
る。)。
その集積度を高めるため互いの距離ができるだけ短くな
るように高密度に集積化される。ただし、この集積化の
際、各個別素子間距離(例えば、図3中の隣接するFE
Tのソース電極−ドレイン電極間距離X)は、各個別素
子の電極間で生じる漏れ電流及びサイドゲート効果とト
レードオフの関係となるので、それらを考慮し決定され
る。ここで、サイドゲート効果とは、半導体装置中のF
ETの特性が、このFETに隣接する他の個別素子に印
加される信号によって変動する種々の現象をいう(その
一例をこの発明では後に説明するように問題としてい
る。)。
【0004】また、この半導体装置を駆動する際の裏面
電極31の電位は、従来は一般に、OV(グランドレベ
ル)とされていた。
電極31の電位は、従来は一般に、OV(グランドレベ
ル)とされていた。
【0005】
【発明が解決しようとする課題】しかしながら、裏面電
極の電位をグランドレベルとして半導体装置を駆動する
従来の半導体装置駆動方法では、隣接するFET間距離
(図3中のXで示す距離)を200μm程度まで広くし
たとしても、サイドゲート効果に起因する以下に説明す
るFETの特性劣化が生じることが、この出願に係る発
明者の以下に説明する実験により判明した。
極の電位をグランドレベルとして半導体装置を駆動する
従来の半導体装置駆動方法では、隣接するFET間距離
(図3中のXで示す距離)を200μm程度まで広くし
たとしても、サイドゲート効果に起因する以下に説明す
るFETの特性劣化が生じることが、この出願に係る発
明者の以下に説明する実験により判明した。
【0006】実験に用いた試料は、この場合図4に断面
図をもって示したようなもので、図3の構成の半導体装
置に準じた物である。すなわち、半絶縁性GaAs基板
11上にGaAsバッファ層13、n型GaAsチャネ
ル層15、n+ 型GaAsコンタクト層17を具え、さ
らにこの積層体にリセス構造のFET21を具え、さら
にこのFET21のドレイン電極21dから距離Xだけ
離れた位置に別の電極41(以下、「サイドゲート4
1」と称する。)を具えた試料である。ただし、試料の
厚さ(コンタクト層17表面から裏面電極31の裏面ま
での厚さ(図4中Tで示す))を300μmとし、ドレ
イン電極21dとサイドゲート41との距離Xを20〜
200μmの範囲で種々に設定した複数の試料である。
図をもって示したようなもので、図3の構成の半導体装
置に準じた物である。すなわち、半絶縁性GaAs基板
11上にGaAsバッファ層13、n型GaAsチャネ
ル層15、n+ 型GaAsコンタクト層17を具え、さ
らにこの積層体にリセス構造のFET21を具え、さら
にこのFET21のドレイン電極21dから距離Xだけ
離れた位置に別の電極41(以下、「サイドゲート4
1」と称する。)を具えた試料である。ただし、試料の
厚さ(コンタクト層17表面から裏面電極31の裏面ま
での厚さ(図4中Tで示す))を300μmとし、ドレ
イン電極21dとサイドゲート41との距離Xを20〜
200μmの範囲で種々に設定した複数の試料である。
【0007】そして、これらの試料について次の(a)
及び(b)の測定をそれぞれ行なう。
及び(b)の測定をそれぞれ行なう。
【0008】(a)試料の裏面電極31の電位及びFE
T21のゲート電極21g及びソース電極21sの電位
をそれぞれ0V(グランドレベル)とし、かつ、サイド
ゲート41に−5Vの電圧を印加した状態で、試料中の
FET21のドレイン電流ID −ドレイン電圧VDS特性
を測定する。ただし、この測定において、ドレイン電極
−ソース電極間の電圧すなわちドレイン電圧VDSは、0
〜5Vの範囲で変化させる。
T21のゲート電極21g及びソース電極21sの電位
をそれぞれ0V(グランドレベル)とし、かつ、サイド
ゲート41に−5Vの電圧を印加した状態で、試料中の
FET21のドレイン電流ID −ドレイン電圧VDS特性
を測定する。ただし、この測定において、ドレイン電極
−ソース電極間の電圧すなわちドレイン電圧VDSは、0
〜5Vの範囲で変化させる。
【0009】(b)サイドゲート41の電位を0V(グ
ランドレベル)としたこと以外は上記(a)と同様にし
て、FET21のドレイン電流ID −ドレイン電圧VDS
特性を測定する。
ランドレベル)としたこと以外は上記(a)と同様にし
て、FET21のドレイン電流ID −ドレイン電圧VDS
特性を測定する。
【0010】その結果、距離Xを20〜200μmとし
た各試料いずれでも、サイドゲート41の電位がグラン
ドレベルの場合と−5Vの場合とで、FET21のドレ
イン電流ID −ドレイン電圧VDS特性のVDSが0.3〜
3Vの部分において違いが生じることが分かった。図5
に、その一例として、図4中に示した距離Xを20μm
とした試料での上記(a)の条件による測定結果及び上
記(b)の条件による測定結果をそれぞれ示した。図5
中(a)を付した特性が上記測定条件(a)によるも
の、(b)を付した特性が上記測定条件(b)によるも
のである。ただし、図5において、ドレイン電圧VDSが
0〜0.3Vの領域と3〜5Vの領域では、(a)、
(b)の測定条件で得た特性は共に同じであるのでこれ
ら領域では特性は1本の線で示してある。
た各試料いずれでも、サイドゲート41の電位がグラン
ドレベルの場合と−5Vの場合とで、FET21のドレ
イン電流ID −ドレイン電圧VDS特性のVDSが0.3〜
3Vの部分において違いが生じることが分かった。図5
に、その一例として、図4中に示した距離Xを20μm
とした試料での上記(a)の条件による測定結果及び上
記(b)の条件による測定結果をそれぞれ示した。図5
中(a)を付した特性が上記測定条件(a)によるも
の、(b)を付した特性が上記測定条件(b)によるも
のである。ただし、図5において、ドレイン電圧VDSが
0〜0.3Vの領域と3〜5Vの領域では、(a)、
(b)の測定条件で得た特性は共に同じであるのでこれ
ら領域では特性は1本の線で示してある。
【0011】このような特性変動が生じると、半導体装
置の正常な動作の支障となる。この特性変動を軽減する
には、上記試料の条件の場合、距離Xを200μmより
さらに広くすれば良いが、そうすると今度は半導体装置
の高集積化の点で支障がでる。
置の正常な動作の支障となる。この特性変動を軽減する
には、上記試料の条件の場合、距離Xを200μmより
さらに広くすれば良いが、そうすると今度は半導体装置
の高集積化の点で支障がでる。
【0012】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、FETを含む個別
素子群と裏面電極とを具える半導体装置を駆動する方法
であって、該装置中のFETのドレイン電流−ドレイン
電圧特性の、サイドゲート効果に起因する変動を、従来
より軽減できる駆動方法を提供することにある。
のであり、従ってこの発明の目的は、FETを含む個別
素子群と裏面電極とを具える半導体装置を駆動する方法
であって、該装置中のFETのドレイン電流−ドレイン
電圧特性の、サイドゲート効果に起因する変動を、従来
より軽減できる駆動方法を提供することにある。
【0013】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、化合物半導体基板と、該化合物
半導体基板の一方の面側に集積された個別素子群であっ
て少なくとも1つの電界効果トランジスタを含む個別素
子群と、前述の化合物半導体基板の他方の面側に設けら
れた電極とを具える半導体装置を駆動するに当たり、前
記他方の面側に設けられた電極に、最低でも前記電界効
果トランジスタのドレイン電極に印加される電圧の最大
電圧と同じ大きさの電圧を印加することを特徴とする。
め、この発明によれば、化合物半導体基板と、該化合物
半導体基板の一方の面側に集積された個別素子群であっ
て少なくとも1つの電界効果トランジスタを含む個別素
子群と、前述の化合物半導体基板の他方の面側に設けら
れた電極とを具える半導体装置を駆動するに当たり、前
記他方の面側に設けられた電極に、最低でも前記電界効
果トランジスタのドレイン電極に印加される電圧の最大
電圧と同じ大きさの電圧を印加することを特徴とする。
【0014】ここで、この発明において電界効果トラン
ジスタとは、通常の電界効果トランジスタは勿論のこ
と、高電子移動度トランジスタ(HEMT)、さらには
臨界膜厚以下の膜厚の半導体層であって基板に格子不整
合した半導体層をチャネル層とするFETなど、種々の
FETであることができる。
ジスタとは、通常の電界効果トランジスタは勿論のこ
と、高電子移動度トランジスタ(HEMT)、さらには
臨界膜厚以下の膜厚の半導体層であって基板に格子不整
合した半導体層をチャネル層とするFETなど、種々の
FETであることができる。
【0015】また、ドレイン電極に印加される電圧の最
大電圧とは、ドレイン電極に一定値の電圧が印加される
場合はその電圧のことであり、ドレイン電極に電圧が変
化する信号が印加される場合はその信号中の最大電圧の
ことであるものとする。
大電圧とは、ドレイン電極に一定値の電圧が印加される
場合はその電圧のことであり、ドレイン電極に電圧が変
化する信号が印加される場合はその信号中の最大電圧の
ことであるものとする。
【0016】また、この発明の実施に当たり、他方の面
側に設けられた電極(裏面電極)に印加する電圧の上限
は、当該半導体装置が破壊されることなく、然も、該半
導体装置の特性を損ねることのない範囲で任意とでき
る。
側に設けられた電極(裏面電極)に印加する電圧の上限
は、当該半導体装置が破壊されることなく、然も、該半
導体装置の特性を損ねることのない範囲で任意とでき
る。
【0017】
【作用】この発明の構成によれば、後述の実験結果から
明らかなように、FETと他の個別素子との距離を従来
ではサイドゲート効果に起因するFETのドレイン電流
−ドレイン電圧特性の変動(図5を用いて説明した変
動)が生じていた距離まで(実験例でいえば200μm
はもとより20μmまで)近づけた半導体装置を駆動す
る場合でも、この特性変動を軽減させることができ、さ
らにはある距離の範囲までであれば(実験例では少なく
とも20μmまでであれば)この特性変動を生じさせな
くできる。
明らかなように、FETと他の個別素子との距離を従来
ではサイドゲート効果に起因するFETのドレイン電流
−ドレイン電圧特性の変動(図5を用いて説明した変
動)が生じていた距離まで(実験例でいえば200μm
はもとより20μmまで)近づけた半導体装置を駆動す
る場合でも、この特性変動を軽減させることができ、さ
らにはある距離の範囲までであれば(実験例では少なく
とも20μmまでであれば)この特性変動を生じさせな
くできる。
【0018】
【実施例】以下、実施例として、図4を用いて説明した
試料をこの発明の駆動方法で駆動する例を説明する。な
お、この説明をいくつかの図面を参照して行なう。しか
しながら、これら図面はいずれもこの発明を理解できる
程度に概略的に示してあるにすぎない。
試料をこの発明の駆動方法で駆動する例を説明する。な
お、この説明をいくつかの図面を参照して行なう。しか
しながら、これら図面はいずれもこの発明を理解できる
程度に概略的に示してあるにすぎない。
【0019】1.第1実施例 先ず、図4を用いて説明した試料であって距離Xを20
μmとした試料のFET21のゲート電極21g及びソ
ース電極21sの電位をそれぞれ0V(グランドレベ
ル)とする。さらに、ドレイン電圧VDSを1Vと一定に
した状態で、かつ、サイドゲート41に−5Vを印加し
た状態で、裏面電極31に印加する電圧を−5V〜5V
の範囲で徐々に変え、その都度ドレイン電流ID を測定
する。
μmとした試料のFET21のゲート電極21g及びソ
ース電極21sの電位をそれぞれ0V(グランドレベ
ル)とする。さらに、ドレイン電圧VDSを1Vと一定に
した状態で、かつ、サイドゲート41に−5Vを印加し
た状態で、裏面電極31に印加する電圧を−5V〜5V
の範囲で徐々に変え、その都度ドレイン電流ID を測定
する。
【0020】また、ドレイン電圧VDSを2Vにしたこと
以外は上述の実施例と同様にして、上記裏面電極31に
印加する電圧に対するドレイン電流ID の測定を行な
う。
以外は上述の実施例と同様にして、上記裏面電極31に
印加する電圧に対するドレイン電流ID の測定を行な
う。
【0021】さらに、ドレイン電圧VDSを3Vにしたこ
と以外は上述の実施例と同様にして、上記裏面電極31
に印加する電圧に対するドレイン電流ID の測定を行な
う。
と以外は上述の実施例と同様にして、上記裏面電極31
に印加する電圧に対するドレイン電流ID の測定を行な
う。
【0022】そして、裏面電極31に印加する電圧とド
レイン電流ID との関係をプロットする。図1は、横軸
に裏面電極31に印加する電圧をとり、縦軸にドレイン
電流ID をとり両者の関係をプロットして示した特性図
である。図1中、Iで示した特性がドレイン電圧VDSを
1Vとした場合の特性、IIで示した特性がドレイン電圧
VDSを2Vとした場合の特性、III で示した特性がドレ
イン電圧VDSを3Vとした場合の特性である。
レイン電流ID との関係をプロットする。図1は、横軸
に裏面電極31に印加する電圧をとり、縦軸にドレイン
電流ID をとり両者の関係をプロットして示した特性図
である。図1中、Iで示した特性がドレイン電圧VDSを
1Vとした場合の特性、IIで示した特性がドレイン電圧
VDSを2Vとした場合の特性、III で示した特性がドレ
イン電圧VDSを3Vとした場合の特性である。
【0023】図1から明らかなように、ドレイン電圧V
DSを1Vとした場合では裏面電極31の電位を1Vとし
た辺りからドレイン電流が一定値を示すことが判る。同
様に、ドレイン電圧VDSを2Vとした場合では裏面電極
31の電位を2Vとした辺りからドレイン電流が一定値
を示すことが判る。また、ドレイン電圧VDSを3Vとし
た場合では裏面電極31の電位を−1Vとした辺りから
ドレイン電流が一定値を示すことが判る。これらのこと
から、ドレイン電圧VDSを1,2,3Vとしたいずれの
条件の場合も、裏面電極31に少なくともドレイン電圧
VDSと同じ電圧以上の電圧を印加すると、ドレイン電流
ID を一定値(ゲート電極21gを0Vとした条件に対
し一定値)にできることが、判る。
DSを1Vとした場合では裏面電極31の電位を1Vとし
た辺りからドレイン電流が一定値を示すことが判る。同
様に、ドレイン電圧VDSを2Vとした場合では裏面電極
31の電位を2Vとした辺りからドレイン電流が一定値
を示すことが判る。また、ドレイン電圧VDSを3Vとし
た場合では裏面電極31の電位を−1Vとした辺りから
ドレイン電流が一定値を示すことが判る。これらのこと
から、ドレイン電圧VDSを1,2,3Vとしたいずれの
条件の場合も、裏面電極31に少なくともドレイン電圧
VDSと同じ電圧以上の電圧を印加すると、ドレイン電流
ID を一定値(ゲート電極21gを0Vとした条件に対
し一定値)にできることが、判る。
【0024】なお、ドレイン電圧を3Vとした場合は裏
面電極31を−1Vとした辺りからドレイン電流ID が
一定値になっている。すなわち裏面電極31の電位を従
来同様に0Vとした場合でもドレイン電流ID が一定値
になっている。しかしこのことについては、従来の駆動
方法(裏面電極の電位を0V(グランドレベル)とする
方法)においてドレイン電流−ドレイン電圧特性の変動
がドレイン電圧が0.3〜3Vの範囲で生じそれ以外の
電圧では生じないという事実(図5を参照し既に説明し
た事実)と一致するので問題とはならない。しかも、裏
面電極31にドレイン電圧VDSと同じ電圧3Vを印加す
るとドレイン電流ID が一定値になることは間違いなく
いえるから、裏面電極31の電位を3Vにする必要性は
別として、ドレイン電圧VDSを3V以上にする場合でも
この発明の主張は正しいことは明らかである。
面電極31を−1Vとした辺りからドレイン電流ID が
一定値になっている。すなわち裏面電極31の電位を従
来同様に0Vとした場合でもドレイン電流ID が一定値
になっている。しかしこのことについては、従来の駆動
方法(裏面電極の電位を0V(グランドレベル)とする
方法)においてドレイン電流−ドレイン電圧特性の変動
がドレイン電圧が0.3〜3Vの範囲で生じそれ以外の
電圧では生じないという事実(図5を参照し既に説明し
た事実)と一致するので問題とはならない。しかも、裏
面電極31にドレイン電圧VDSと同じ電圧3Vを印加す
るとドレイン電流ID が一定値になることは間違いなく
いえるから、裏面電極31の電位を3Vにする必要性は
別として、ドレイン電圧VDSを3V以上にする場合でも
この発明の主張は正しいことは明らかである。
【0025】2.第2実施例 次に、図4を用いて説明した試料であって距離Xを20
μmとした試料のFET21のゲート電極21g及びソ
ース電極21sの電位をそれぞれ0V(グランドレベ
ル)とし、かつ、裏面電極31に5Vを印加した状態と
する。そして、サイドゲート41の電位を0Vとした場
合、−5Vとした場合各々でのFET21のドレイン電
流ID −ドレイン電圧VDS特性を測定する。ただし、ド
レイン電圧VDSは0〜5Vの範囲で変化させる。つま
り、図5の特性を得た実験と同様な実験を、裏面電極3
1に印加する電圧をドレイン電圧VDSの最大値(この実
験ではVDSを0〜5Vの範囲で変化させるので5V)と
した条件で行なう。その結果、サイドゲート41の電位
が0Vの場合、−5Vの場合いずれも、同様なドレイン
電流−ドレイン電圧特性が得られた。これらの特性を、
図2に図5同様な表記方法により示した。ただし、サイ
ドゲート41の電位を0Vとした場合、−5Vとした場
合いずれのドレイン電流−ドレイン電圧特性も同じであ
るので、図2では1つの特性のごとく示されている。
μmとした試料のFET21のゲート電極21g及びソ
ース電極21sの電位をそれぞれ0V(グランドレベ
ル)とし、かつ、裏面電極31に5Vを印加した状態と
する。そして、サイドゲート41の電位を0Vとした場
合、−5Vとした場合各々でのFET21のドレイン電
流ID −ドレイン電圧VDS特性を測定する。ただし、ド
レイン電圧VDSは0〜5Vの範囲で変化させる。つま
り、図5の特性を得た実験と同様な実験を、裏面電極3
1に印加する電圧をドレイン電圧VDSの最大値(この実
験ではVDSを0〜5Vの範囲で変化させるので5V)と
した条件で行なう。その結果、サイドゲート41の電位
が0Vの場合、−5Vの場合いずれも、同様なドレイン
電流−ドレイン電圧特性が得られた。これらの特性を、
図2に図5同様な表記方法により示した。ただし、サイ
ドゲート41の電位を0Vとした場合、−5Vとした場
合いずれのドレイン電流−ドレイン電圧特性も同じであ
るので、図2では1つの特性のごとく示されている。
【0026】この第2実施例の条件では従来問題とされ
ていたドレイン電流−ドレイン電圧のサイドゲート効果
に起因する特性変動を全く生じさせなくできることが判
る。然も、FETと他の素子(この実施例ではサイドゲ
ート41)との間の距離を20μmとした場合でも上記
特性変動を全く生じさせなくできるので、個別素子間距
離を従来より短縮できることは明らかであり、したがっ
て各個別素子を従来より高集積化できるといえる。
ていたドレイン電流−ドレイン電圧のサイドゲート効果
に起因する特性変動を全く生じさせなくできることが判
る。然も、FETと他の素子(この実施例ではサイドゲ
ート41)との間の距離を20μmとした場合でも上記
特性変動を全く生じさせなくできるので、個別素子間距
離を従来より短縮できることは明らかであり、したがっ
て各個別素子を従来より高集積化できるといえる。
【0027】上述においてはこの発明の半導体装置の駆
動方法の実施例について説明したがこの発明は上述の実
施例に限られない。
動方法の実施例について説明したがこの発明は上述の実
施例に限られない。
【0028】例えば、上述の実施例では半絶縁性GaA
s基板を用い構成された半導体装置の駆動にこの発明を
適用した例を述べたが、この発明の駆動方法は他の化合
物半導体基板を用い構成された半導体装置例えば半絶縁
性InP基板を用いた物に対しても適用できる。また、
この発明を適用できる半導体装置構造は図4のものに限
られないことも明らかである。
s基板を用い構成された半導体装置の駆動にこの発明を
適用した例を述べたが、この発明の駆動方法は他の化合
物半導体基板を用い構成された半導体装置例えば半絶縁
性InP基板を用いた物に対しても適用できる。また、
この発明を適用できる半導体装置構造は図4のものに限
られないことも明らかである。
【0029】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体装置の駆動方法によれば、FETと他の
個別素子との距離を従来ではサイドゲート効果に起因す
るFETのドレイン電流−ドレイン電圧特性の変動(図
5を用いて説明した変動)が生じていた距離まで(実験
例でいえば200μmはもとより20μmまで)近づけ
た半導体装置を駆動する場合でも、この特性変動を軽減
させることができ、さらにはある距離の範囲まで(実験
例では少なくとも20μmまで)であればこの特性変動
を生じさせなくできる。このため、半導体装置を正常動
作させることができる。さらに、FETと他の個別素子
との距離を従来より短くすることができるので、その
分、半導体装置の設計自由度の向上、高集積化、小型化
が図れる。
の発明の半導体装置の駆動方法によれば、FETと他の
個別素子との距離を従来ではサイドゲート効果に起因す
るFETのドレイン電流−ドレイン電圧特性の変動(図
5を用いて説明した変動)が生じていた距離まで(実験
例でいえば200μmはもとより20μmまで)近づけ
た半導体装置を駆動する場合でも、この特性変動を軽減
させることができ、さらにはある距離の範囲まで(実験
例では少なくとも20μmまで)であればこの特性変動
を生じさせなくできる。このため、半導体装置を正常動
作させることができる。さらに、FETと他の個別素子
との距離を従来より短くすることができるので、その
分、半導体装置の設計自由度の向上、高集積化、小型化
が図れる。
【図1】第1実施例の説明に供する図であり、ドレイン
電圧VDSをパラメータとした場合の裏面電極電位とドレ
イン電流との関係を示した図である。
電圧VDSをパラメータとした場合の裏面電極電位とドレ
イン電流との関係を示した図である。
【図2】第2実施例の説明に供する図であり、ドレイン
電極に印加される電圧の最大値を裏面電極に印加すると
サイドゲート効果の影響が防止できることを示した図で
ある。
電極に印加される電圧の最大値を裏面電極に印加すると
サイドゲート効果の影響が防止できることを示した図で
ある。
【図3】駆動対象となる半導体装置の一例の要部断面図
である。
である。
【図4】実験に用いた試料の説明に供する図である。
【図5】従来技術の問題点の説明に供する図である。
11:化合物半導体基板(例えば半絶縁性GaAs基
板) 13:バッファ層 15:チャネル層 17:コンタクト層 21:電界効果トランジスタ(FET) 21s:ソース電極 21g:ゲート電極 21d:ドレイン電極 31:基板の他方の面側に設けられた電極(裏面電極) 41:FET以外の他の個別素子の電極(この場合サイ
ドゲート)
板) 13:バッファ層 15:チャネル層 17:コンタクト層 21:電界効果トランジスタ(FET) 21s:ソース電極 21g:ゲート電極 21d:ドレイン電極 31:基板の他方の面側に設けられた電極(裏面電極) 41:FET以外の他の個別素子の電極(この場合サイ
ドゲート)
Claims (1)
- 【請求項1】 化合物半導体基板と、該化合物半導体基
板の一方の面側に集積された個別素子群であって少なく
とも1つの電界効果トランジスタを含む個別素子群と、
前記化合物半導体基板の他方の面側に設けられた電極と
を具える半導体装置を駆動するに当たり、 前記他方の面側に設けられた電極に、最低でも前記電界
効果トランジスタのドレイン電極に印加される電圧の最
大電圧と同じ電圧を印加することを特徴とする半導体装
置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34215692A JPH06196646A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34215692A JPH06196646A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06196646A true JPH06196646A (ja) | 1994-07-15 |
Family
ID=18351560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34215692A Pending JPH06196646A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06196646A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006165387A (ja) * | 2004-12-09 | 2006-06-22 | Sumitomo Electric Ind Ltd | 双方向型電界効果トランジスタおよびマトリクスコンバータ |
-
1992
- 1992-12-22 JP JP34215692A patent/JPH06196646A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006165387A (ja) * | 2004-12-09 | 2006-06-22 | Sumitomo Electric Ind Ltd | 双方向型電界効果トランジスタおよびマトリクスコンバータ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |