JPH06196646A - 半導体装置の駆動方法 - Google Patents
半導体装置の駆動方法Info
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- JPH06196646A JPH06196646A JP34215692A JP34215692A JPH06196646A JP H06196646 A JPH06196646 A JP H06196646A JP 34215692 A JP34215692 A JP 34215692A JP 34215692 A JP34215692 A JP 34215692A JP H06196646 A JPH06196646 A JP H06196646A
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Abstract
(57)【要約】
【目的】 ＦＥＴを含む半導体装置の駆動方法であっ
て、ＦＥＴのドレイン電流−ドレイン電圧特性の、サイ
ドゲート効果に起因する変動が生じにくい駆動方法を提
供する。 【構成】 ＧａＡｓ基板１１の表面にＦＥＴ２１を含む
多数の個別素子が形成され、裏面に裏面電極３１が形成
されている半導体装置を駆動する際に、裏面電極３１に
最低でもＦＥＴ２１のドレイン電極２１ｄに印加される
電圧の最大電圧と同じ大きさの電圧を印加する。
て、ＦＥＴのドレイン電流−ドレイン電圧特性の、サイ
ドゲート効果に起因する変動が生じにくい駆動方法を提
供する。 【構成】 ＧａＡｓ基板１１の表面にＦＥＴ２１を含む
多数の個別素子が形成され、裏面に裏面電極３１が形成
されている半導体装置を駆動する際に、裏面電極３１に
最低でもＦＥＴ２１のドレイン電極２１ｄに印加される
電圧の最大電圧と同じ大きさの電圧を印加する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の駆動方
法であってサイドゲート効果の低減に有効な駆動方法に
関するものである。
法であってサイドゲート効果の低減に有効な駆動方法に
関するものである。
【０００２】
【従来の技術】電界効果トランジスタ（以下、「ＦＥ
Ｔ」と称することもある。）、ダイオード、抵抗、コン
デンサなどの個別素子を半導体基板に多数集積して構成
される半導体装置の一例として、図３にその一部の断面
図をもって示したような、化合物半導体基板としての半
絶縁性ＧａＡｓ基板１１と、該ＧａＡｓ基板１１の一方
の面（以下、表面）側に集積された少なくとも１つのＦ
ＥＴ２１を含む個別素子群と、ＧａＡｓ１１の他方の面
（以下、裏面）側に設けられた電極３１（以下、裏面電
極３１）とを具えた半導体装置がある。なお、図３にお
いて、１３はバッファ層、１５はチャネル層、１７はコ
ンタクト層、１９は素子間分離領域、２１ｓ、２１ｇ、
２１ｄは、それぞれＦＥＴ２１のソース電極、ゲート電
極、ドレイン電極である。
Ｔ」と称することもある。）、ダイオード、抵抗、コン
デンサなどの個別素子を半導体基板に多数集積して構成
される半導体装置の一例として、図３にその一部の断面
図をもって示したような、化合物半導体基板としての半
絶縁性ＧａＡｓ基板１１と、該ＧａＡｓ基板１１の一方
の面（以下、表面）側に集積された少なくとも１つのＦ
ＥＴ２１を含む個別素子群と、ＧａＡｓ１１の他方の面
（以下、裏面）側に設けられた電極３１（以下、裏面電
極３１）とを具えた半導体装置がある。なお、図３にお
いて、１３はバッファ層、１５はチャネル層、１７はコ
ンタクト層、１９は素子間分離領域、２１ｓ、２１ｇ、
２１ｄは、それぞれＦＥＴ２１のソース電極、ゲート電
極、ドレイン電極である。
【０００３】このような半導体装置では、各個別素子は
その集積度を高めるため互いの距離ができるだけ短くな
るように高密度に集積化される。ただし、この集積化の
際、各個別素子間距離（例えば、図３中の隣接するＦＥ
Ｔのソース電極−ドレイン電極間距離Ｘ）は、各個別素
子の電極間で生じる漏れ電流及びサイドゲート効果とト
レードオフの関係となるので、それらを考慮し決定され
る。ここで、サイドゲート効果とは、半導体装置中のＦ
ＥＴの特性が、このＦＥＴに隣接する他の個別素子に印
加される信号によって変動する種々の現象をいう（その
一例をこの発明では後に説明するように問題としてい
る。）。
その集積度を高めるため互いの距離ができるだけ短くな
るように高密度に集積化される。ただし、この集積化の
際、各個別素子間距離（例えば、図３中の隣接するＦＥ
Ｔのソース電極−ドレイン電極間距離Ｘ）は、各個別素
子の電極間で生じる漏れ電流及びサイドゲート効果とト
レードオフの関係となるので、それらを考慮し決定され
る。ここで、サイドゲート効果とは、半導体装置中のＦ
ＥＴの特性が、このＦＥＴに隣接する他の個別素子に印
加される信号によって変動する種々の現象をいう（その
一例をこの発明では後に説明するように問題としてい
る。）。
【０００４】また、この半導体装置を駆動する際の裏面
電極３１の電位は、従来は一般に、ＯＶ（グランドレベ
ル）とされていた。
電極３１の電位は、従来は一般に、ＯＶ（グランドレベ
ル）とされていた。
【０００５】
【発明が解決しようとする課題】しかしながら、裏面電
極の電位をグランドレベルとして半導体装置を駆動する
従来の半導体装置駆動方法では、隣接するＦＥＴ間距離
（図３中のＸで示す距離）を２００μｍ程度まで広くし
たとしても、サイドゲート効果に起因する以下に説明す
るＦＥＴの特性劣化が生じることが、この出願に係る発
明者の以下に説明する実験により判明した。
極の電位をグランドレベルとして半導体装置を駆動する
従来の半導体装置駆動方法では、隣接するＦＥＴ間距離
（図３中のＸで示す距離）を２００μｍ程度まで広くし
たとしても、サイドゲート効果に起因する以下に説明す
るＦＥＴの特性劣化が生じることが、この出願に係る発
明者の以下に説明する実験により判明した。
【０００６】実験に用いた試料は、この場合図４に断面
図をもって示したようなもので、図３の構成の半導体装
置に準じた物である。すなわち、半絶縁性ＧａＡｓ基板
１１上にＧａＡｓバッファ層１３、ｎ型ＧａＡｓチャネ
ル層１５、ｎ+ 型ＧａＡｓコンタクト層１７を具え、さ
らにこの積層体にリセス構造のＦＥＴ２１を具え、さら
にこのＦＥＴ２１のドレイン電極２１ｄから距離Ｘだけ
離れた位置に別の電極４１（以下、「サイドゲート４
１」と称する。）を具えた試料である。ただし、試料の
厚さ（コンタクト層１７表面から裏面電極３１の裏面ま
での厚さ（図４中Ｔで示す））を３００μｍとし、ドレ
イン電極２１ｄとサイドゲート４１との距離Ｘを２０〜
２００μｍの範囲で種々に設定した複数の試料である。
図をもって示したようなもので、図３の構成の半導体装
置に準じた物である。すなわち、半絶縁性ＧａＡｓ基板
１１上にＧａＡｓバッファ層１３、ｎ型ＧａＡｓチャネ
ル層１５、ｎ+ 型ＧａＡｓコンタクト層１７を具え、さ
らにこの積層体にリセス構造のＦＥＴ２１を具え、さら
にこのＦＥＴ２１のドレイン電極２１ｄから距離Ｘだけ
離れた位置に別の電極４１（以下、「サイドゲート４
１」と称する。）を具えた試料である。ただし、試料の
厚さ（コンタクト層１７表面から裏面電極３１の裏面ま
での厚さ（図４中Ｔで示す））を３００μｍとし、ドレ
イン電極２１ｄとサイドゲート４１との距離Ｘを２０〜
２００μｍの範囲で種々に設定した複数の試料である。
【０００７】そして、これらの試料について次の（ａ）
及び（ｂ）の測定をそれぞれ行なう。
及び（ｂ）の測定をそれぞれ行なう。
【０００８】（ａ）試料の裏面電極３１の電位及びＦＥ
Ｔ２１のゲート電極２１ｇ及びソース電極２１ｓの電位
をそれぞれ０Ｖ（グランドレベル）とし、かつ、サイド
ゲート４１に−５Ｖの電圧を印加した状態で、試料中の
ＦＥＴ２１のドレイン電流ＩD −ドレイン電圧ＶDS特性
を測定する。ただし、この測定において、ドレイン電極
−ソース電極間の電圧すなわちドレイン電圧ＶDSは、０
〜５Ｖの範囲で変化させる。
Ｔ２１のゲート電極２１ｇ及びソース電極２１ｓの電位
をそれぞれ０Ｖ（グランドレベル）とし、かつ、サイド
ゲート４１に−５Ｖの電圧を印加した状態で、試料中の
ＦＥＴ２１のドレイン電流ＩD −ドレイン電圧ＶDS特性
を測定する。ただし、この測定において、ドレイン電極
−ソース電極間の電圧すなわちドレイン電圧ＶDSは、０
〜５Ｖの範囲で変化させる。
【０００９】（ｂ）サイドゲート４１の電位を０Ｖ（グ
ランドレベル）としたこと以外は上記（ａ）と同様にし
て、ＦＥＴ２１のドレイン電流ＩD −ドレイン電圧ＶDS
特性を測定する。
ランドレベル）としたこと以外は上記（ａ）と同様にし
て、ＦＥＴ２１のドレイン電流ＩD −ドレイン電圧ＶDS
特性を測定する。
【００１０】その結果、距離Ｘを２０〜２００μｍとし
た各試料いずれでも、サイドゲート４１の電位がグラン
ドレベルの場合と−５Ｖの場合とで、ＦＥＴ２１のドレ
イン電流ＩD −ドレイン電圧ＶDS特性のＶDSが０．３〜
３Ｖの部分において違いが生じることが分かった。図５
に、その一例として、図４中に示した距離Ｘを２０μｍ
とした試料での上記（ａ）の条件による測定結果及び上
記（ｂ）の条件による測定結果をそれぞれ示した。図５
中（ａ）を付した特性が上記測定条件（ａ）によるも
の、（ｂ）を付した特性が上記測定条件（ｂ）によるも
のである。ただし、図５において、ドレイン電圧ＶDSが
０〜０．３Ｖの領域と３〜５Ｖの領域では、（ａ）、
（ｂ）の測定条件で得た特性は共に同じであるのでこれ
ら領域では特性は１本の線で示してある。
た各試料いずれでも、サイドゲート４１の電位がグラン
ドレベルの場合と−５Ｖの場合とで、ＦＥＴ２１のドレ
イン電流ＩD −ドレイン電圧ＶDS特性のＶDSが０．３〜
３Ｖの部分において違いが生じることが分かった。図５
に、その一例として、図４中に示した距離Ｘを２０μｍ
とした試料での上記（ａ）の条件による測定結果及び上
記（ｂ）の条件による測定結果をそれぞれ示した。図５
中（ａ）を付した特性が上記測定条件（ａ）によるも
の、（ｂ）を付した特性が上記測定条件（ｂ）によるも
のである。ただし、図５において、ドレイン電圧ＶDSが
０〜０．３Ｖの領域と３〜５Ｖの領域では、（ａ）、
（ｂ）の測定条件で得た特性は共に同じであるのでこれ
ら領域では特性は１本の線で示してある。
【００１１】このような特性変動が生じると、半導体装
置の正常な動作の支障となる。この特性変動を軽減する
には、上記試料の条件の場合、距離Ｘを２００μｍより
さらに広くすれば良いが、そうすると今度は半導体装置
の高集積化の点で支障がでる。
置の正常な動作の支障となる。この特性変動を軽減する
には、上記試料の条件の場合、距離Ｘを２００μｍより
さらに広くすれば良いが、そうすると今度は半導体装置
の高集積化の点で支障がでる。
【００１２】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、ＦＥＴを含む個別
素子群と裏面電極とを具える半導体装置を駆動する方法
であって、該装置中のＦＥＴのドレイン電流−ドレイン
電圧特性の、サイドゲート効果に起因する変動を、従来
より軽減できる駆動方法を提供することにある。
のであり、従ってこの発明の目的は、ＦＥＴを含む個別
素子群と裏面電極とを具える半導体装置を駆動する方法
であって、該装置中のＦＥＴのドレイン電流−ドレイン
電圧特性の、サイドゲート効果に起因する変動を、従来
より軽減できる駆動方法を提供することにある。
【００１３】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、化合物半導体基板と、該化合物
半導体基板の一方の面側に集積された個別素子群であっ
て少なくとも１つの電界効果トランジスタを含む個別素
子群と、前述の化合物半導体基板の他方の面側に設けら
れた電極とを具える半導体装置を駆動するに当たり、前
記他方の面側に設けられた電極に、最低でも前記電界効
果トランジスタのドレイン電極に印加される電圧の最大
電圧と同じ大きさの電圧を印加することを特徴とする。
め、この発明によれば、化合物半導体基板と、該化合物
半導体基板の一方の面側に集積された個別素子群であっ
て少なくとも１つの電界効果トランジスタを含む個別素
子群と、前述の化合物半導体基板の他方の面側に設けら
れた電極とを具える半導体装置を駆動するに当たり、前
記他方の面側に設けられた電極に、最低でも前記電界効
果トランジスタのドレイン電極に印加される電圧の最大
電圧と同じ大きさの電圧を印加することを特徴とする。
【００１４】ここで、この発明において電界効果トラン
ジスタとは、通常の電界効果トランジスタは勿論のこ
と、高電子移動度トランジスタ（ＨＥＭＴ）、さらには
臨界膜厚以下の膜厚の半導体層であって基板に格子不整
合した半導体層をチャネル層とするＦＥＴなど、種々の
ＦＥＴであることができる。
ジスタとは、通常の電界効果トランジスタは勿論のこ
と、高電子移動度トランジスタ（ＨＥＭＴ）、さらには
臨界膜厚以下の膜厚の半導体層であって基板に格子不整
合した半導体層をチャネル層とするＦＥＴなど、種々の
ＦＥＴであることができる。
【００１５】また、ドレイン電極に印加される電圧の最
大電圧とは、ドレイン電極に一定値の電圧が印加される
場合はその電圧のことであり、ドレイン電極に電圧が変
化する信号が印加される場合はその信号中の最大電圧の
ことであるものとする。
大電圧とは、ドレイン電極に一定値の電圧が印加される
場合はその電圧のことであり、ドレイン電極に電圧が変
化する信号が印加される場合はその信号中の最大電圧の
ことであるものとする。
【００１６】また、この発明の実施に当たり、他方の面
側に設けられた電極（裏面電極）に印加する電圧の上限
は、当該半導体装置が破壊されることなく、然も、該半
導体装置の特性を損ねることのない範囲で任意とでき
る。
側に設けられた電極（裏面電極）に印加する電圧の上限
は、当該半導体装置が破壊されることなく、然も、該半
導体装置の特性を損ねることのない範囲で任意とでき
る。
【００１７】
【作用】この発明の構成によれば、後述の実験結果から
明らかなように、ＦＥＴと他の個別素子との距離を従来
ではサイドゲート効果に起因するＦＥＴのドレイン電流
−ドレイン電圧特性の変動（図５を用いて説明した変
動）が生じていた距離まで（実験例でいえば２００μｍ
はもとより２０μｍまで）近づけた半導体装置を駆動す
る場合でも、この特性変動を軽減させることができ、さ
らにはある距離の範囲までであれば（実験例では少なく
とも２０μｍまでであれば）この特性変動を生じさせな
くできる。
明らかなように、ＦＥＴと他の個別素子との距離を従来
ではサイドゲート効果に起因するＦＥＴのドレイン電流
−ドレイン電圧特性の変動（図５を用いて説明した変
動）が生じていた距離まで（実験例でいえば２００μｍ
はもとより２０μｍまで）近づけた半導体装置を駆動す
る場合でも、この特性変動を軽減させることができ、さ
らにはある距離の範囲までであれば（実験例では少なく
とも２０μｍまでであれば）この特性変動を生じさせな
くできる。
【００１８】
【実施例】以下、実施例として、図４を用いて説明した
試料をこの発明の駆動方法で駆動する例を説明する。な
お、この説明をいくつかの図面を参照して行なう。しか
しながら、これら図面はいずれもこの発明を理解できる
程度に概略的に示してあるにすぎない。
試料をこの発明の駆動方法で駆動する例を説明する。な
お、この説明をいくつかの図面を参照して行なう。しか
しながら、これら図面はいずれもこの発明を理解できる
程度に概略的に示してあるにすぎない。
【００１９】１．第１実施例 先ず、図４を用いて説明した試料であって距離Ｘを２０
μｍとした試料のＦＥＴ２１のゲート電極２１ｇ及びソ
ース電極２１ｓの電位をそれぞれ０Ｖ（グランドレベ
ル）とする。さらに、ドレイン電圧ＶDSを１Ｖと一定に
した状態で、かつ、サイドゲート４１に−５Ｖを印加し
た状態で、裏面電極３１に印加する電圧を−５Ｖ〜５Ｖ
の範囲で徐々に変え、その都度ドレイン電流ＩD を測定
する。
μｍとした試料のＦＥＴ２１のゲート電極２１ｇ及びソ
ース電極２１ｓの電位をそれぞれ０Ｖ（グランドレベ
ル）とする。さらに、ドレイン電圧ＶDSを１Ｖと一定に
した状態で、かつ、サイドゲート４１に−５Ｖを印加し
た状態で、裏面電極３１に印加する電圧を−５Ｖ〜５Ｖ
の範囲で徐々に変え、その都度ドレイン電流ＩD を測定
する。
【００２０】また、ドレイン電圧ＶDSを２Ｖにしたこと
以外は上述の実施例と同様にして、上記裏面電極３１に
印加する電圧に対するドレイン電流ＩD の測定を行な
う。
以外は上述の実施例と同様にして、上記裏面電極３１に
印加する電圧に対するドレイン電流ＩD の測定を行な
う。
【００２１】さらに、ドレイン電圧ＶDSを３Ｖにしたこ
と以外は上述の実施例と同様にして、上記裏面電極３１
に印加する電圧に対するドレイン電流ＩD の測定を行な
う。
と以外は上述の実施例と同様にして、上記裏面電極３１
に印加する電圧に対するドレイン電流ＩD の測定を行な
う。
【００２２】そして、裏面電極３１に印加する電圧とド
レイン電流ＩD との関係をプロットする。図１は、横軸
に裏面電極３１に印加する電圧をとり、縦軸にドレイン
電流ＩD をとり両者の関係をプロットして示した特性図
である。図１中、Ｉで示した特性がドレイン電圧ＶDSを
１Ｖとした場合の特性、IIで示した特性がドレイン電圧
ＶDSを２Ｖとした場合の特性、III で示した特性がドレ
イン電圧ＶDSを３Ｖとした場合の特性である。
レイン電流ＩD との関係をプロットする。図１は、横軸
に裏面電極３１に印加する電圧をとり、縦軸にドレイン
電流ＩD をとり両者の関係をプロットして示した特性図
である。図１中、Ｉで示した特性がドレイン電圧ＶDSを
１Ｖとした場合の特性、IIで示した特性がドレイン電圧
ＶDSを２Ｖとした場合の特性、III で示した特性がドレ
イン電圧ＶDSを３Ｖとした場合の特性である。
【００２３】図１から明らかなように、ドレイン電圧Ｖ
DSを１Ｖとした場合では裏面電極３１の電位を１Ｖとし
た辺りからドレイン電流が一定値を示すことが判る。同
様に、ドレイン電圧ＶDSを２Ｖとした場合では裏面電極
３１の電位を２Ｖとした辺りからドレイン電流が一定値
を示すことが判る。また、ドレイン電圧ＶDSを３Ｖとし
た場合では裏面電極３１の電位を−１Ｖとした辺りから
ドレイン電流が一定値を示すことが判る。これらのこと
から、ドレイン電圧ＶDSを１，２，３Ｖとしたいずれの
条件の場合も、裏面電極３１に少なくともドレイン電圧
ＶDSと同じ電圧以上の電圧を印加すると、ドレイン電流
ＩD を一定値（ゲート電極２１ｇを０Ｖとした条件に対
し一定値）にできることが、判る。
DSを１Ｖとした場合では裏面電極３１の電位を１Ｖとし
た辺りからドレイン電流が一定値を示すことが判る。同
様に、ドレイン電圧ＶDSを２Ｖとした場合では裏面電極
３１の電位を２Ｖとした辺りからドレイン電流が一定値
を示すことが判る。また、ドレイン電圧ＶDSを３Ｖとし
た場合では裏面電極３１の電位を−１Ｖとした辺りから
ドレイン電流が一定値を示すことが判る。これらのこと
から、ドレイン電圧ＶDSを１，２，３Ｖとしたいずれの
条件の場合も、裏面電極３１に少なくともドレイン電圧
ＶDSと同じ電圧以上の電圧を印加すると、ドレイン電流
ＩD を一定値（ゲート電極２１ｇを０Ｖとした条件に対
し一定値）にできることが、判る。
【００２４】なお、ドレイン電圧を３Ｖとした場合は裏
面電極３１を−１Ｖとした辺りからドレイン電流ＩD が
一定値になっている。すなわち裏面電極３１の電位を従
来同様に０Ｖとした場合でもドレイン電流ＩD が一定値
になっている。しかしこのことについては、従来の駆動
方法（裏面電極の電位を０Ｖ（グランドレベル）とする
方法）においてドレイン電流−ドレイン電圧特性の変動
がドレイン電圧が０．３〜３Ｖの範囲で生じそれ以外の
電圧では生じないという事実（図５を参照し既に説明し
た事実）と一致するので問題とはならない。しかも、裏
面電極３１にドレイン電圧ＶDSと同じ電圧３Ｖを印加す
るとドレイン電流ＩD が一定値になることは間違いなく
いえるから、裏面電極３１の電位を３Ｖにする必要性は
別として、ドレイン電圧ＶDSを３Ｖ以上にする場合でも
この発明の主張は正しいことは明らかである。
面電極３１を−１Ｖとした辺りからドレイン電流ＩD が
一定値になっている。すなわち裏面電極３１の電位を従
来同様に０Ｖとした場合でもドレイン電流ＩD が一定値
になっている。しかしこのことについては、従来の駆動
方法（裏面電極の電位を０Ｖ（グランドレベル）とする
方法）においてドレイン電流−ドレイン電圧特性の変動
がドレイン電圧が０．３〜３Ｖの範囲で生じそれ以外の
電圧では生じないという事実（図５を参照し既に説明し
た事実）と一致するので問題とはならない。しかも、裏
面電極３１にドレイン電圧ＶDSと同じ電圧３Ｖを印加す
るとドレイン電流ＩD が一定値になることは間違いなく
いえるから、裏面電極３１の電位を３Ｖにする必要性は
別として、ドレイン電圧ＶDSを３Ｖ以上にする場合でも
この発明の主張は正しいことは明らかである。
【００２５】２．第２実施例 次に、図４を用いて説明した試料であって距離Ｘを２０
μｍとした試料のＦＥＴ２１のゲート電極２１ｇ及びソ
ース電極２１ｓの電位をそれぞれ０Ｖ（グランドレベ
ル）とし、かつ、裏面電極３１に５Ｖを印加した状態と
する。そして、サイドゲート４１の電位を０Ｖとした場
合、−５Ｖとした場合各々でのＦＥＴ２１のドレイン電
流ＩD −ドレイン電圧ＶDS特性を測定する。ただし、ド
レイン電圧ＶDSは０〜５Ｖの範囲で変化させる。つま
り、図５の特性を得た実験と同様な実験を、裏面電極３
１に印加する電圧をドレイン電圧ＶDSの最大値（この実
験ではＶDSを０〜５Ｖの範囲で変化させるので５Ｖ）と
した条件で行なう。その結果、サイドゲート４１の電位
が０Ｖの場合、−５Ｖの場合いずれも、同様なドレイン
電流−ドレイン電圧特性が得られた。これらの特性を、
図２に図５同様な表記方法により示した。ただし、サイ
ドゲート４１の電位を０Ｖとした場合、−５Ｖとした場
合いずれのドレイン電流−ドレイン電圧特性も同じであ
るので、図２では１つの特性のごとく示されている。
μｍとした試料のＦＥＴ２１のゲート電極２１ｇ及びソ
ース電極２１ｓの電位をそれぞれ０Ｖ（グランドレベ
ル）とし、かつ、裏面電極３１に５Ｖを印加した状態と
する。そして、サイドゲート４１の電位を０Ｖとした場
合、−５Ｖとした場合各々でのＦＥＴ２１のドレイン電
流ＩD −ドレイン電圧ＶDS特性を測定する。ただし、ド
レイン電圧ＶDSは０〜５Ｖの範囲で変化させる。つま
り、図５の特性を得た実験と同様な実験を、裏面電極３
１に印加する電圧をドレイン電圧ＶDSの最大値（この実
験ではＶDSを０〜５Ｖの範囲で変化させるので５Ｖ）と
した条件で行なう。その結果、サイドゲート４１の電位
が０Ｖの場合、−５Ｖの場合いずれも、同様なドレイン
電流−ドレイン電圧特性が得られた。これらの特性を、
図２に図５同様な表記方法により示した。ただし、サイ
ドゲート４１の電位を０Ｖとした場合、−５Ｖとした場
合いずれのドレイン電流−ドレイン電圧特性も同じであ
るので、図２では１つの特性のごとく示されている。
【００２６】この第２実施例の条件では従来問題とされ
ていたドレイン電流−ドレイン電圧のサイドゲート効果
に起因する特性変動を全く生じさせなくできることが判
る。然も、ＦＥＴと他の素子（この実施例ではサイドゲ
ート４１）との間の距離を２０μｍとした場合でも上記
特性変動を全く生じさせなくできるので、個別素子間距
離を従来より短縮できることは明らかであり、したがっ
て各個別素子を従来より高集積化できるといえる。
ていたドレイン電流−ドレイン電圧のサイドゲート効果
に起因する特性変動を全く生じさせなくできることが判
る。然も、ＦＥＴと他の素子（この実施例ではサイドゲ
ート４１）との間の距離を２０μｍとした場合でも上記
特性変動を全く生じさせなくできるので、個別素子間距
離を従来より短縮できることは明らかであり、したがっ
て各個別素子を従来より高集積化できるといえる。
【００２７】上述においてはこの発明の半導体装置の駆
動方法の実施例について説明したがこの発明は上述の実
施例に限られない。
動方法の実施例について説明したがこの発明は上述の実
施例に限られない。
【００２８】例えば、上述の実施例では半絶縁性ＧａＡ
ｓ基板を用い構成された半導体装置の駆動にこの発明を
適用した例を述べたが、この発明の駆動方法は他の化合
物半導体基板を用い構成された半導体装置例えば半絶縁
性ＩｎＰ基板を用いた物に対しても適用できる。また、
この発明を適用できる半導体装置構造は図４のものに限
られないことも明らかである。
ｓ基板を用い構成された半導体装置の駆動にこの発明を
適用した例を述べたが、この発明の駆動方法は他の化合
物半導体基板を用い構成された半導体装置例えば半絶縁
性ＩｎＰ基板を用いた物に対しても適用できる。また、
この発明を適用できる半導体装置構造は図４のものに限
られないことも明らかである。
【００２９】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体装置の駆動方法によれば、ＦＥＴと他の
個別素子との距離を従来ではサイドゲート効果に起因す
るＦＥＴのドレイン電流−ドレイン電圧特性の変動（図
５を用いて説明した変動）が生じていた距離まで（実験
例でいえば２００μｍはもとより２０μｍまで）近づけ
た半導体装置を駆動する場合でも、この特性変動を軽減
させることができ、さらにはある距離の範囲まで（実験
例では少なくとも２０μｍまで）であればこの特性変動
を生じさせなくできる。このため、半導体装置を正常動
作させることができる。さらに、ＦＥＴと他の個別素子
との距離を従来より短くすることができるので、その
分、半導体装置の設計自由度の向上、高集積化、小型化
が図れる。
の発明の半導体装置の駆動方法によれば、ＦＥＴと他の
個別素子との距離を従来ではサイドゲート効果に起因す
るＦＥＴのドレイン電流−ドレイン電圧特性の変動（図
５を用いて説明した変動）が生じていた距離まで（実験
例でいえば２００μｍはもとより２０μｍまで）近づけ
た半導体装置を駆動する場合でも、この特性変動を軽減
させることができ、さらにはある距離の範囲まで（実験
例では少なくとも２０μｍまで）であればこの特性変動
を生じさせなくできる。このため、半導体装置を正常動
作させることができる。さらに、ＦＥＴと他の個別素子
との距離を従来より短くすることができるので、その
分、半導体装置の設計自由度の向上、高集積化、小型化
が図れる。
【図１】第１実施例の説明に供する図であり、ドレイン
電圧ＶDSをパラメータとした場合の裏面電極電位とドレ
イン電流との関係を示した図である。
電圧ＶDSをパラメータとした場合の裏面電極電位とドレ
イン電流との関係を示した図である。
【図２】第２実施例の説明に供する図であり、ドレイン
電極に印加される電圧の最大値を裏面電極に印加すると
サイドゲート効果の影響が防止できることを示した図で
ある。
電極に印加される電圧の最大値を裏面電極に印加すると
サイドゲート効果の影響が防止できることを示した図で
ある。
【図３】駆動対象となる半導体装置の一例の要部断面図
である。
である。
【図４】実験に用いた試料の説明に供する図である。
【図５】従来技術の問題点の説明に供する図である。
１１：化合物半導体基板（例えば半絶縁性ＧａＡｓ基
板） １３：バッファ層 １５：チャネル層 １７：コンタクト層 ２１：電界効果トランジスタ（ＦＥＴ） ２１ｓ：ソース電極 ２１ｇ：ゲート電極 ２１ｄ：ドレイン電極 ３１：基板の他方の面側に設けられた電極（裏面電極） ４１：ＦＥＴ以外の他の個別素子の電極（この場合サイ
ドゲート）
板） １３：バッファ層 １５：チャネル層 １７：コンタクト層 ２１：電界効果トランジスタ（ＦＥＴ） ２１ｓ：ソース電極 ２１ｇ：ゲート電極 ２１ｄ：ドレイン電極 ３１：基板の他方の面側に設けられた電極（裏面電極） ４１：ＦＥＴ以外の他の個別素子の電極（この場合サイ
ドゲート）
Claims (1)
- 【請求項１】 化合物半導体基板と、該化合物半導体基
板の一方の面側に集積された個別素子群であって少なく
とも１つの電界効果トランジスタを含む個別素子群と、
前記化合物半導体基板の他方の面側に設けられた電極と
を具える半導体装置を駆動するに当たり、 前記他方の面側に設けられた電極に、最低でも前記電界
効果トランジスタのドレイン電極に印加される電圧の最
大電圧と同じ電圧を印加することを特徴とする半導体装
置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34215692A JPH06196646A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34215692A JPH06196646A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196646A true JPH06196646A (ja) | 1994-07-15 |
Family
ID=18351560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34215692A Pending JPH06196646A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165387A (ja) * | 2004-12-09 | 2006-06-22 | Sumitomo Electric Ind Ltd | 双方向型電界効果トランジスタおよびマトリクスコンバータ |
-
1992
- 1992-12-22 JP JP34215692A patent/JPH06196646A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165387A (ja) * | 2004-12-09 | 2006-06-22 | Sumitomo Electric Ind Ltd | 双方向型電界効果トランジスタおよびマトリクスコンバータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |