JPH05121442A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH05121442A
JPH05121442A JP27954391A JP27954391A JPH05121442A JP H05121442 A JPH05121442 A JP H05121442A JP 27954391 A JP27954391 A JP 27954391A JP 27954391 A JP27954391 A JP 27954391A JP H05121442 A JPH05121442 A JP H05121442A
Authority
JP
Japan
Prior art keywords
active layer
layer
buffer layer
gate electrode
effect transistor
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Pending
Application number
JP27954391A
Other languages
English (en)
Inventor
Kenji Wasa
憲治 和佐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Abstract

(57)【要約】 【目的】GaAsFETにおいて、活性層と表面保護膜
との間に生じる表面空乏層の影響を低減する。 【構成】半絶縁性GaAs基板1の上に第1のバッファ
層2、活性層3、第2のバッファ層4を順次成長させ
る。つぎにゲート電極5、ソース−ドレイン用のオーミ
ック電極6を形成する。つぎに表面保護膜7を形成し、
金属配線8を形成する。 【効果】バッファ層と活性層との間の界面準位が減り、
チャネル狭窄が起らなくなって、DCおよびRF特性が
向上した。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特にGaAsをはじめとする化合物半導体を用い
た電界効果トランジスタに関するものである。
【0002】
【従来の技術】従来のGaAs電界効果トランジスタ
(FET)について、図2を参照して説明する。
【0003】半絶縁性GaAs基板1の上にMBE、M
O−CVD、VPEなどの結晶成長方法によりバッファ
層2および活性層3を順次成長させる。つぎにゲート電
極5およびソース−ドレイン用のオーミック電極6を形
成する。最後にSiO2 、SiNなどからなる表面保護
膜7を形成し、金属配線8を形成して素子部が完成す
る。
【0004】このGaAsFETにおいては、ゲート電
極5とソース−ドレイン電極6との間の活性層3上に直
接表面保護膜7が形成されている。表面保護膜7と活性
層3との間の界面準位の存在により表面空乏層9が形成
される。
【0005】
【発明が解決しようとする課題】従来のGaAsFET
においては、表面空乏層が活性層のチャネルを狭めて、
DCおよびAC特性に重大な影響を及ぼすという問題が
あった。
【0006】
【課題を解決するための手段】本発明のGaAsFET
は、活性層の両面をバッファ層で挟んだサンドイッチ構
造の半導体結晶を用いたものである。
【0007】
【実施例】本発明の第1の実施例について、図1(a)
を参照して説明する。
【0008】半絶縁性GaAs基板1の上に、MBE、
MO−CVD、VPEなどの結晶成長方法により、第1
のバッファ層2、活性層3、第2のバッファ層4を順次
成長させる。バッファ層2,4と活性層3との間の界面
準位を減らし、チャネル狭窄が起らない結晶構造であ
る。
【0009】つぎにゲート電極5およびソース−ドレイ
ン用のオーミック電極6を形成する。最後にSiO2
SiNなどからなる表面保護膜7を形成し、金属配線8
を形成して素子部が完成する。
【0010】つぎに本発明の第2の実施例について、図
1(b)を参照して説明する。
【0011】第1の実施例ではゲート電極5が第2のバ
ッファ層4にめり込んでいた。そのためゲート−ドレイ
ンおよびゲート−ソース間の容量が大きかった。一方、
本実施例ではゲート電極5が第2のバッファ層4の上に
形成されている。そのためゲート電極5側面の影響を低
減してRF特性を改善することができる。
【0012】さらにゲート電極5が第2のバッファ層4
の上に形成されているので、ゲート−ドレイン間のブレ
ークダウン電圧を高くすることができ、高電圧動作を要
する高出力FETにも有効である。
【0013】
【発明の効果】活性層をバッファ層で挟んだサンドイッ
チ構造により、活性層とバッファ層との間の界面準位を
制御できる。そのため従来のSiO2 やSiNを表面保
護膜とした場合に比べて表面空乏層によるチャネル狭窄
を低減できることが明らかになり、DCおよびRF特性
を向上させることができた。
【図面の簡単な説明】
【図1】本発明の一実施例を示す断面図である。
【図2】従来のGaAsFETを示す断面図である。
【符号の説明】
1 半絶縁性GaAs基板 2 第1のバッファ層 3 活性層 4 第2のバッファ層 5 ゲート電極 6 オーミック電極 7 表面保護膜 8 金属配線 9 表面空乏層

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 活性層表面のゲート電極およびソース−
    ドレインオーミック電極を除く領域と前記活性層裏面と
    にバッファ層が形成された電界効果トランジスタ。
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