CN109256417A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，具备：形成在半导体基板的漂移区、在半导体基板的上表面延伸而设置的栅极沟槽部、分别与栅极沟槽部的一侧和另一侧邻接的第一台面部和第二台面部、在第一台面部中设置在漂移区的上方的积累区、在第一台面部中设置在积累区的上方的基区、在第一台面部中设置在基区与半导体基板的上表面之间的发射极区、在第二台面部中设置在漂移区的上方的中间区、以及在第二台面部的上表面设置在中间区的上方的接触区，栅极沟槽部具有栅极导电部，栅极导电部的底部在与第一台面部相对的一侧和与第二台面部相对的一侧分别具有第一台阶和第二台阶，中间区的至少一部分设置在台阶与栅极沟槽部的底部之间。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知绝缘栅双极型晶体管(IGBT)等半导体装置(例如，参照专利文献1和2)。
现有技术文献
专利文献
专利文献1：日本特开2012-138567号公报
专利文献2：日本特开平8-274301号公报
发明内容
技术问题
在半导体装置中，期望对导通损耗等特性进行改善。
技术方案
在本发明的第一形态中，提供一种具备半导体基板的半导体装置，该半导体基板具有第一导电型的漂移区。半导体装置可以具备从半导体基板的上表面起设置到漂移区，并沿在半导体基板的上表面预先设定的延伸方向延伸而配置的栅极沟槽部。半导体装置可以具备以与栅极沟槽部邻接的方式设置在半导体基板中的与延伸方向垂直的方向的一侧的第一台面部。半导体装置可以具备以与栅极沟槽部邻接的方式设置在半导体基板中的与延伸方向垂直的方向的另一侧的第二台面部。半导体装置可以具备在第一台面部中以与栅极沟槽部邻接的方式设置在漂移区的上方，且掺杂浓度比漂移区的掺杂浓度高的第一导电型的积累区。半导体装置可以具备在第一台面部中以与栅极沟槽部邻接的方式设置在积累区的上方的第二导电型的基区。半导体装置可以具备在第一台面部中以与栅极沟槽部邻接的方式设置在基区与半导体基板的上表面之间，且掺杂浓度比漂移区的掺杂浓度高的第一导电型的发射极区。半导体装置可以具备在第二台面部中以与栅极沟槽部邻接的方式设置在漂移区的上方的第二导电型的中间区。半导体装置可以具备在第二台面部的上表面以与栅极沟槽部邻接的方式设置在中间区的上方的第二导电型的接触区。栅极沟槽部可以具有栅极沟槽、以覆盖栅极沟槽的内壁的方式形成的栅极绝缘膜、在栅极沟槽的内部形成在比栅极绝缘膜更靠内侧的位置的栅极导电部。栅极导电部的底部可以在与第一台面部相对的一侧具有第一台阶。栅极导电部的底部可以在与第二台面部相对的一侧具有与所述延伸方向垂直的方向上的宽度比第一台阶的与所述延伸方向垂直的方向上的宽度小的第二台阶或者没有第二台阶。在半导体基板的深度方向上，中间区的至少一部分可以设置在第一台阶与栅极沟槽部的底部之间。
在与在半导体基板的上表面预先设定的延伸方向垂直的方向上，栅极导电部的底部一端可以设置在比栅极沟槽部的中央更靠第二台面部侧的位置。在比第一台阶更靠上方的位置，与第一台面部相对的一侧的栅极绝缘膜的厚度可以不同于与第二台面部相对的一侧的栅极绝缘膜的厚度。与第二台面部相对的一侧的栅极绝缘膜的厚度可以比与第一台面部相对的一侧的栅极绝缘膜的厚度大。
中间区可以覆盖栅极沟槽部的底部的至少一部分。在第二台面部中，可以在中间区的上方且接触区的下方设置掺杂浓度比漂移区的掺杂浓度高的第一导电型的积累区。在第二台面部中，积累区可以以与栅极沟槽部接触的方式设置。在第二台面部中，积累区可以以与栅极沟槽部分离的方式设置。在第二台面部中，可以在积累区设置开口。
在第二台面部中，积累区可以具有：第一积累区和设置在第一积累区的下方且中间区的上方的第二积累区。在第二台面部中，第一积累区可以具有第一开口，第二积累区可以具有第二开口，在与延伸方向垂直的方向上，第一开口与第二开口的位置可以不同。
在第一台面部中，积累区可以在半导体基板的深度方向上具有N个积累区。在第二台面部中，积累区可以在半导体基板的深度方向上具有M个积累区。N和M可以是N<M。
中间区可以以与接触区接触的方式设置在接触区的下方。掺杂浓度可以从接触区到中间区连续地变化。中间区可以在半导体基板的深度方向上具有掺杂浓度的峰值。中间区的掺杂浓度的峰值在半导体基板的深度方向上可以存在于从第一台阶起到栅极沟槽部的底部一端之间。中间区的掺杂浓度的峰值在半导体基板的深度方向上可以存在于比从第一台阶起到栅极沟槽部的底部一端为止的深度的1/2更靠下方的位置。
多个栅极沟槽部可以以隔着第二台面部相邻的方式设置。在相邻的多个栅极沟槽部之间可以不设置虚拟沟槽部。
第二台面部的台面宽度可以比第一台面部的台面宽度大。第一台面部的台面宽度可以比从半导体基板的上表面起到栅极沟槽部的底部一端为止的深度小。
半导体装置可以还具备形成在半导体基板上的层间绝缘膜。层间绝缘膜可以具有接触孔。在第二台面部的上方可以设置多个接触孔。
接触区和中间区的掺杂浓度均可以比基区的掺杂浓度高。接触区的掺杂浓度可以与基区的掺杂浓度相等。
在本发明的第二形态中，提供一种具备半导体基板的半导体装置，该半导体基板具有第一导电型的漂移区。半导体装置可以具备从半导体基板的上表面起设置到漂移区，并沿在半导体基板的上表面预先设定的延伸方向延伸而配置的虚拟沟槽部。半导体装置可以具备以在半导体基板中的与延伸方向垂直的方向上与虚拟沟槽部邻接的方式设置的二极管台面部。半导体装置可以具备在二极管台面部中以与虚拟沟槽部邻接的方式设置在漂移区的上方，且掺杂浓度比漂移区的掺杂浓度高的第一导电型的积累区。半导体装置可以具备在二极管台面部中以与虚拟沟槽部邻接的方式设置在积累区的上方的第二导电型的基区。半导体装置可以具备在二极管台面部中设置在基区与半导体基板的上表面之间，且掺杂浓度比漂移区的掺杂浓度高的第一导电型的发射极区。半导体装置可以具备在二极管台面部中设置在基区与半导体基板的上表面之间的第二导电型的接触区。半导体装置可以具备在二极管台面部中以与虚拟沟槽部邻接的方式设置在漂移区的上方的第二导电型的中间区。
二极管台面部中的发射极区和所述接触区的边界可以与延伸方向平行。二极管台面部中的发射极区和所述接触区的边界可以与延伸方向垂直。
虚拟沟槽部可以具有：虚拟沟槽、以覆盖虚拟沟槽的内壁的方式形成的虚拟绝缘膜、在虚拟沟槽的内部形成在比虚拟绝缘膜更靠内侧的位置的虚拟导电部。虚拟导电部的底部可以在与二极管台面部相反的一侧具有第三台阶。虚拟导电部的底部可以在与二极管台面部相对的一侧具有与所述延伸方向垂直的方向上的宽度比第三台阶的与所述延伸方向垂直的方向上的宽度小的第四台阶或者没有第四台阶。在半导体基板的深度方向上，中间区的至少一部分可以设置在第三台阶与虚拟沟槽部的底部之间。
上述发明概要并未列举本发明的全部特征。这些特征组的子组合也构成发明。
附图说明
图1a是局部地示出本实施方式的半导体装置100的上表面的一例的图。
图1b是示出图1a中的a-a’截面的一例的图。
图2a是局部地示出本实施方式的半导体装置100的上表面的另一例的图。
图2b是示出图2a中的g-g’截面的一例的图。
图3a是局部地示出本实施方式的半导体装置100的上表面的另一例的图。
图3b是示出图3a中的h-h’截面的一例的图。
图4a是示出图1a中的b-b’截面的一例的图。
图4b是示出图1a中的b-b’截面的另一例的图。
图4c是示出图1a中的b-b’截面的另一例的图。
图5a是图4a中的区域A的放大图。
图5b是示出在图5a中设置第二台阶46-2的一例的图。
图5c是图1b中的区域S的放大图。
图5d是示出具有第一台阶46-1和第二台阶46-2的栅极导电部44的制造方法的一例的图。
图6是示出在图5b中不具有第一台阶46-1和第二台阶46-2的比较例的图。
图7是示出图5a中的e-e’截面和f-f’截面的掺杂浓度的曲线的一例的图。
图8a是示出图1a中的b-b’截面的另一例的图。
图8b是示出图1a中的b-b’截面的另一例的图。
图8c是示出图1a中的b-b’截面的另一例的图。
图9是示出图1a中的b-b’截面的另一例的图。
图10是示出图9的g-g’截面的掺杂浓度的曲线的一例的图。
图11是示出图1a中的b-b’截面的另一例的图。
图12是示出图1a中的b-b’截面的另一例的图。
图13是示出图1a中的b-b’截面的另一例的图。
图14是示出图1a中的b-b’截面的另一例的图。
图15是示出图1a中的b-b’截面的另一例的图。
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下实施方式并不限定权利要求所涉及的发明。此外，实施方式中所说明的特征的全部组合并不一定是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主表面中的一面称为上表面，将另一面称为下表面。“上”、“下”的方向不限于重力方向或在实际安装半导体装置时向基板等的安装方向。
在本说明书中，有时利用X轴、Y轴和Z轴的直角坐标轴来说明技术事项。在本说明书中，将与半导体基板的上表面平行的面设为XY面，将半导体基板的深度方向设为Z轴。
在各实施例中，示出了将第一导电型作为N型，将第二导电型作为P型的例子，但是也可以将第一导电型作为P型，将第二导电型作为N型。在此情况下，各实施例中的基板、层、区域等的导电性分别成为相反的极性。
图1a是局部地示出本实施方式的半导体装置100的上表面的一例的图。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。晶体管部70包括IGBT等晶体管。二极管部80在半导体基板的上表面与晶体管部70邻接地设置，并包括FWD(Free WheelDiode：续流二极管)等二极管。边界部90是晶体管部70中的与二极管部80相邻的区域。在图1a中示出了芯片端部周围的芯片上表面，并省略其他区域。
此外，在图1a中示出半导体装置100中的半导体基板的有源区，但半导体装置100可以以包围有源区的方式具有边缘终端结构部。有源区是指在将半导体装置100控制为导通状态的情况下有电流流通的区域。边缘终端结构部缓和半导体基板的上表面侧的电场集中。边缘终端结构部具有例如保护环、场板、降低表面场结构以及将他们进行组合而得到的结构。
本例的半导体装置100具备设置于半导体基板的内部且在半导体基板的上表面露出的栅极沟槽部40、虚拟沟槽部30、阱区11、发射极区12、基区14和接触区15。此外，本例的半导体装置100具备设置在半导体基板的上表面的上方的发射极电极52和栅极金属层50。发射极电极52和栅极金属层50相互分离地设置。
在发射极电极52和栅极金属层50与半导体基板的上表面之间形成有层间绝缘膜，但在图1a中省略。在本例的层间绝缘膜以贯通该层间绝缘膜的方式形成有接触孔56、接触孔49和接触孔54。
此外，发射极电极52通过接触孔56而与虚拟沟槽部30内的虚拟导电部连接。在发射极电极52与虚拟导电部之间可以设置由掺入有杂质的多晶硅等具有导电性的材料形成的连接部25。在连接部25与半导体基板的上表面之间形成有氧化膜等绝缘膜。
栅极金属层50通过接触孔49而与栅极流道48接触。栅极流道48由掺入有杂质的多晶硅等形成。栅极流道48在半导体基板的上表面与栅极沟槽部40内的栅极导电部连接。栅极流道48不与虚拟沟槽部30内的虚拟导电部连接。本例的栅极流道48从接触孔49的下方形成到栅极沟槽部40的前端部。在栅极流道48与半导体基板的上表面之间形成有氧化膜等绝缘膜。在栅极沟槽部40的前端部，栅极导电部在半导体基板的上表面露出。栅极沟槽部40通过栅极导电部的该露出的部分与栅极流道48接触。
发射极电极52和栅极金属层50由包含金属的材料形成。例如，各电极的至少一部分区域由铝或铝-硅合金形成。各电极可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的势垒金属。此外，各电极可以在接触孔内具有由钨等形成的插塞。
一个以上的栅极沟槽部40和一个以上的虚拟沟槽部30以预定的间隔沿着预定的排列方向(在本例中为Y轴方向)进行排列。本例的栅极沟槽部40可以具有沿着与半导体基板的上表面平行且与排列方向垂直的延伸方向(在本例中为X轴方向)延伸的两个延伸部分39、和将两个延伸部分39连接的连接部分41。连接部分41的至少一部分优选形成为曲线状。通过将栅极沟槽部40的两个延伸部分39的端部连接，能够缓和在延伸部分39的端部的电场集中。栅极流道48可以在栅极沟槽部40的连接部分41与栅极导电部连接。
本例的虚拟沟槽部30可以与栅极沟槽部40同样地在半导体基板的上表面具有U字形状。即，本例的虚拟沟槽部30可以具有沿着延伸方向延伸的两个延伸部分29、和将两个延伸部分29连接的连接部分31。
发射极电极52形成在栅极沟槽部40、虚拟沟槽部30、阱区11、发射极区12、基区14和接触区15的上方。阱区11是第二导电型。阱区11形成在从设置栅极金属层50的一侧的有源区的端部起的预定的范围。阱区11的扩散深度可以比栅极沟槽部40和虚拟沟槽部30的深度深。栅极沟槽部40和虚拟沟槽部30的栅极金属层50侧的一部分区域形成在阱区11。栅极沟槽部40和虚拟沟槽部30的延伸方向一端的底可以被阱区11所覆盖。
在晶体管部70中，接触孔54形成在接触区15和发射极区12的各区域的上方。在二极管部80中，接触孔54形成在基区14的上方。任一接触孔54都没有配置于在X轴方向两端配置的基区14和阱区11的上方。
在与半导体基板的上表面平行的方向上，在与各沟槽部的延伸方向垂直的方向以与各沟槽部邻接的方式设置有台面部。台面部可以是夹在相邻的两个沟槽部之间的半导体基板的部分且是从半导体基板的上表面到各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的两个延伸部分作为一个沟槽部。即，可以将夹在两个延伸部分之间的区域作为台面部。
在晶体管部70中，在与各沟槽部的延伸方向垂直的排列方向(本例中为Y轴方向)上，以与各沟槽部的一侧邻接的方式设置有第一台面部60。此外，在排列方向上以与各沟槽部的另一侧邻接的方式设置有第二台面部62。此外，在晶体管部70的与二极管部80相邻的区域设置有边界部90。边界部90具有边界台面部64。边界部90可以具有第二台面部62。第二台面部62在与二极管部80相反的一侧与边界台面部64相邻。作为一例，在边界部90配置有虚拟沟槽部30，没有配置栅极沟槽部40。在晶体管部70中的除了边界部90之外的区域配置有栅极沟槽部40，没有配置虚拟沟槽部30。此外，在二极管部80中，在夹在相邻的虚拟沟槽部30之间的区域设置有二极管台面部66。在二极管部80中，可以在一个二极管台面部66形成多个接触孔54。在晶体管部70中，也可以在一个第二台面部62形成多个接触孔54。
第一台面部60和第二台面部62可以交替地设置在与各沟槽部的延伸方向垂直的排列方向上。作为一例，在各第一台面部60和各第二台面部62的X轴方向上的两端部设置有基区14。应予说明，在图1a中，仅示出了X轴方向的一侧的端部。
在第一台面部60的上表面以与栅极沟槽部40邻接的方式设置发射极区12。就发射极区12而言，与第一台面部60的+Y轴方向接触的栅极沟槽部40与发射极区12接触，且与第一台面部60的-Y轴方向接触的栅极沟槽部40与发射极区12接触。发射极区12可以形成为将以夹着第一台面部60的方式与第一台面部60接触的两个栅极沟槽部40连接起来。本例的发射极区12为N+型。
此外，在第一台面部60的上表面设置掺杂浓度比基区14的掺杂浓度高的第二导电型的接触区15。就接触区15而言，与第一台面部60的+Y轴方向接触的栅极沟槽部40与接触区15接触，且与第一台面部60的-Y轴方向接触的栅极沟槽部40与接触区15接触。接触区15可以形成为将以夹着第一台面部60的方式与第一台面部60接触的两个栅极沟槽部40连接起来。
在第一台面部60中，发射极区12和接触区15可以交替地邻接地设置在栅极沟槽部40的延伸方向上。在第一台面部60的上表面，发射极区12可以以与虚拟沟槽部30邻接的方式设置，也可以以与虚拟沟槽部30分离的方式设置。图1a的例子中的发射极区12以与虚拟沟槽部30邻接的方式设置。
在第二台面部62的上表面设置掺杂浓度比基区14的掺杂浓度高的第二导电型的接触区15。此外，在第二台面部62的上表面可以与栅极沟槽部40邻接地设置发射极区12，但也可以不设置发射极区12。图1a示出了在第二台面部62的上表面不设置发射极区12的一例。在第二台面部62的上表面，接触区15可以以与虚拟沟槽部30邻接的方式设置，也可以以与虚拟沟槽部30分离的方式设置。图1a的例子中的接触区15以与虚拟沟槽部30邻接的方式设置。
半导体装置100在半导体基板的内部，在基区14的下方具有第一导电型的积累区16。在图1a中以虚线示出形成积累区16的范围。积累区16在半导体基板的俯视图中，从-X轴方向一端的接触区15与接触孔54重叠的区域起向+X轴方向侧而形成。应予说明，在第二台面部62也可以不设置积累区16。
第二台面部62的Y轴方向的宽度Wwm比第一台面部60的Y轴方向的宽度Wm大。Wwm是指在XY面内被夹着第二台面部62的两个沟槽部所夹的半导体基板的Y轴方向的宽度。Wm是指在XY面内被夹着第一台面部60的两个沟槽部所夹的半导体基板的Y轴方向的宽度。Wwm可以是Wm的两倍以上，也可以是Wm的五倍以上。
在边界台面部64的上表面设置掺杂浓度比基区14的掺杂浓度高的第二导电型的接触区15。该接触区15可以设置在被在边界台面部64的X轴方向上的两端部设置的基区14所夹的整个区域。
在二极管台面部66的上表面，在X轴方向上的两端部设置接触区15。此外，在被该接触区15所夹的区域设置基区14。基区14可以设置在被该接触区15所夹的整个区域。
本例的半导体装置100在二极管部80中设置虚拟沟槽部30。在本例中，作为一例，利用连接部分31将各个虚拟沟槽部30的直线状的延伸部分29连接。在被各个虚拟沟槽部30所夹的区域设置二极管台面部66。
在二极管台面部66可以不形成发射极区12，也可以形成发射极区12。在本例中不形成发射极区12。在二极管台面部66中，接触区15或基区14以从夹着二极管台面部66的一侧的虚拟沟槽部30起遍及到另一侧的虚拟沟槽部30的方式形成。即，在半导体基板的上表面，二极管台面部66的Y轴方向的宽度与设置在二极管台面部66的接触区15或基区14的Y轴方向的宽度相等。
二极管部80在半导体基板的下表面侧具有第一导电型的阴极区82。本例的阴极区82为N+型。图1a以虚线示出在半导体基板的俯视图中设置阴极区82的区域。二极管部80可以是将阴极区82在半导体基板的上表面进行投影而得到的区域。将阴极区82在半导体基板的上表面进行投影而得到的区域可以是向+X轴方向远离接触区15。
在二极管部80的在半导体基板的下表面露出的区域中的、未形成有阴极区82的区域，可以形成P+型的集电极区。在本例中，对于将半导体基板的下表面的阴极区82进行投影而得到的半导体基板的上表面的虚拟沟槽部30或二极管台面部66，在将该二极管台面部66的接触孔54的外周侧(朝向-X轴方向)的端部在半导体基板的下表面进行投影而得到的位置，形成有集电极区。作为一例，在半导体基板的下表面的一部分形成有阴极区82的虚拟沟槽部30或二极管台面部66中，到虚拟沟槽部30的延伸方向的端部(也包括以U字状连接的部分)为止的虚拟沟槽部30或二极管台面部66，即使在半导体基板的下表面形成有集电极区，为方便起见也可以作为二极管部80。
晶体管部70可以是将集电极区在半导体基板的上表面进行投影而得到的区域中的形成有沟槽部和台面部中的至少一个的区域。此外，可以将晶体管部70中的形成有虚拟沟槽部30和被虚拟沟槽部30夹在中间的台面部的区域作为边界部90。
图1b是示出图1a中的a-a’截面的一例的图。a-a’截面是在晶体管部70和二极管部80中通过发射极区12、接触区15和基区14的YZ面。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射极电极52和集电极电极24。发射极电极52形成在半导体基板10的上表面21和层间绝缘膜38的上表面。
集电极电极24形成在半导体基板10的下表面23。发射极电极52和集电极电极24由金属等导电材料形成。在本说明书中，将连结发射极电极52和集电极电极24的方向称为深度方向(Z轴方向)。
半导体基板10可以是硅基板，可以是碳化硅基板，也可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
本例的半导体基板10具备第一导电型的漂移区18。本例的漂移区18为N-型。漂移区18可以是不形成其他掺杂区而残留的区域。此外，在漂移区18的下方形成N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达P+型的集电极区22和N+型的阴极区82的场截止层而发挥功能。
二极管部80在缓冲区20的下方具有N+型的阴极区82。阴极区82可以设置在与晶体管部70的集电极区22相同的深度。通过将阴极区82设置在与晶体管部70的集电极区22相同的深度，二极管部80可以在逆变器等电力变换电路中其他半导体装置100的晶体管部70进行关断时，作为使反向导通的续流电流流通的续流二极管(FWD)而发挥功能。
在晶体管部70中，在缓冲区20的下方形成P+型的集电极区22。该集电极区22可以延伸到边界台面部64的下表面23侧的区域。通过使集电极区22延伸到边界台面部64的下表面23，能够确保晶体管部70的发射极区12与二极管部80的阴极区82之间的距离。因此，能够防止从包括晶体管部70的发射极区12在内的栅极结构部注入到漂移区18的电子流出到二极管部80的阴极区82。
与将阴极区82设置到边界台面部64的正下方的情况相比，在本例中，能够使边界台面部64的接触区15与二极管部80的阴极区82之间的距离加长。由此，能够在二极管部80导通时，抑制空穴从掺杂浓度比基区14的掺杂浓度高的接触区15注入到阴极区82。
在第一台面部60中，在漂移区18的上方设置第一导电型的积累区16。积累区16以与栅极沟槽部40邻接的方式设置。积累区16的掺杂浓度比漂移区18的掺杂浓度高。通过设置积累区16，能够提高载流子注入促进效应(IE效应)而降低导通电压。
在第一台面部60中，在积累区16的上方设置第二导电型的基区14。基区14以与栅极沟槽部40邻接的方式设置。进一步地，在第一台面部60中，在基区14与上表面21之间设置发射极区12。发射极区12以与栅极沟槽部40邻接的方式设置。发射极区12的掺杂浓度比漂移区18的掺杂浓度高。发射极区12的掺杂剂的一例为砷(As)。
在第二台面部62中，在漂移区18的上方设置第二导电型的中间区17。中间区17以与栅极沟槽部40邻接的方式设置。此外，在第二台面部62中，可以在中间区17的上方设置第一导电型的积累区16，也可以不设置第一导电型的积累区16。图1b示出设置积累区16的一例。此外，在第二台面部62的上表面21，在中间区17的上方设置接触区15。接触区15以与栅极沟槽部40邻接的方式设置。接触区15可以在半导体基板10的深度方向上设置得比第一台面部60的发射极区12深。
在边界台面部64中，在漂移区18的上方设置第一导电型的积累区16。积累区16以与栅极沟槽部40邻接的方式设置。此外，在边界台面部64中，在积累区16的上方设置第二导电型的接触区15。接触区15以与栅极沟槽部40邻接的方式设置。在边界台面部64中，可以不设置发射极区12。
在本例的半导体装置100中，多个栅极沟槽部40以隔着第二台面部62相邻的方式设置。在相邻的栅极沟槽部40之间可以不设置虚拟沟槽部30。应予说明，在图1b的二极管部80的Y轴方向负侧可以存在未图示的晶体管部70。二极管部80与晶体管部70可以在Y轴方向上交替地配置。在各个晶体管部70中，在除了边界部90之外的区域可以设置栅极沟槽部40，且不设置虚拟沟槽部30。即，在各个晶体管部70中，在除了与二极管部80的边界部90之外，未设置虚拟沟槽部30。通过减少虚拟沟槽部30，能够效率良好地执行虚拟沟槽部30的绝缘膜的屏蔽等。此外，第二台面部62的Y轴方向的宽度Wwm比第一台面部60的Y轴方向的宽度Wm大。Wwm可以是Wm的两倍以上。
在晶体管部70的与边界台面部64相邻的区域中，可以设置虚拟沟槽部30。此外，在二极管部80中可以设置虚拟沟槽部30。
在二极管台面部66中，可以在漂移区18的上方设置第二导电型的中间区17。中间区17可以与虚拟沟槽部30邻接地设置。此外，在二极管台面部66中，可以在中间区17的上方设置第一导电型的积累区16。积累区16可以与虚拟沟槽部30邻接地设置。此外，在二极管台面部66中，可以在积累区16的上方设置基区14。在二极管台面部66中，可以设置发射极区12，也可以不设置发射极区12。
在上表面21形成一个以上的栅极沟槽部40和一个以上的虚拟沟槽部30。各沟槽部被设置为从上表面21到漂移区18。在设置有发射极区12、接触区15和积累区16中的至少任一个的区域中，各沟槽部贯通这些区域而到达漂移区18。沟槽部贯通掺杂区并不限于以在形成掺杂区之后形成沟槽部的顺序进行制造的情况。在形成沟槽部之后在沟槽部之间形成掺杂区的情况也属于沟槽部贯通掺杂区。
在图1b中，虚拟沟槽部30可以具有与栅极沟槽部40相同的结构。虚拟沟槽部30具有形成在上表面21侧的虚拟沟槽、虚拟绝缘膜32和虚拟导电部34。虚拟绝缘膜32以覆盖虚拟沟槽的内壁的方式形成。虚拟导电部34形成在虚拟沟槽的内部，且形成在比虚拟绝缘膜32更靠内侧的位置。虚拟绝缘膜32将虚拟导电部34与半导体基板10进行绝缘。
图2a是局部地示出本实施方式的半导体装置100的上表面的另一例的图。图2a所示的半导体装置100与图1a所示的半导体装置100的不同之处在于，在二极管台面部66的上表面形成有基区14的区域，以使发射极区12与接触区15相接触的边界与Y轴方向平行的方式，在X轴方向上交替地形成发射极区12和接触区15。
如图2a所示，二极管台面部66中的发射极区12和接触区15以从在二极管部80中沿X轴方向延伸的一侧的虚拟沟槽部30起到沿X轴方向延伸且利用连接部分31而与该一侧的虚拟沟槽部30连接的另一侧的虚拟沟槽部30为止，遍及二极管台面部66的整个Y轴方向的方式设置。此外，二极管台面部66中的发射极区12和接触区15以与该一侧的虚拟沟槽部30和该另一侧的虚拟沟槽部30双方都接触的方式设置。
图2b是示出图2a中的g-g’截面的一例的图。如图2b所示，本例的半导体装置100在g-g’截面中，在二极管部80中的上表面21具有发射极区12。此外，在二极管部80中的阴极区82的上方具有浮置区84。
如图2b所示，在二极管台面部66中，可以在漂移区18的上方设置第二导电型的中间区17。中间区17可以与虚拟沟槽部30邻接地设置。此外，在二极管台面部66中，可以在中间区17的上方设置第一导电型的积累区16。积累区16可以与虚拟沟槽部30邻接地设置。此外，在二极管台面部66中，可以在积累区16的上方设置基区14。可以在基区14的上方设置发射极区12。
应予说明，由于图2b是图2a中的g-g’截面的一例，所以在基区14的上方设置有发射极区12。在图2a中与g-g’截面平行的截面，且在比g-g’截面更靠X轴方向正侧或X轴方向负侧，在上表面21中设置接触区15的位置处的截面中，在基区14的上方设置有接触区15。
本例的半导体装置100在二极管台面部66，以使发射极区12与接触区15相接触的边界与虚拟沟槽部30的延伸方向垂直(与Y轴方向平行)的方式，在X轴方向上交替地形成发射极区12和接触区15。由此，在二极管部80中，能够抑制载流子从基区14或中间区17注入到漂移区18(在本例中为空穴的注入)。因此，能够减小二极管部80的反向恢复损耗。此外，本例的半导体装置100由于在二极管部80具有中间区17和浮置区84，所以能够抑制二极管部80的反向恢复浪涌。
图3a是局部地示出本实施方式的半导体装置100的上表面的另一例的图。图3a所示的半导体装置100与图1a所示的半导体装置100的不同之处在于，在二极管台面部66的上表面形成有基区14的区域，以使发射极区12与接触区15相接触的边界与X轴方向平行的方式，在Y轴方向上交替地形成发射极区12和接触区15。
如图3a所示，二极管台面部66中的发射极区12以从接触孔54的Y轴方向正侧遍及到Y轴方向负侧的方式设置在接触孔54的下方。如图3a所示，二极管台面部66中的接触区15可以以从接触孔54的Y轴方向正侧遍及到Y轴方向负侧的方式设置在接触孔54的下方。
在二极管台面部66中设置在Y轴方向的最靠正侧的发射极区12可以与二极管部80中的Y轴方向正侧的虚拟沟槽部30接触。在二极管台面部66中设置在Y轴方向的最靠负侧的发射极区12可以与二极管部80中的Y轴方向负侧的虚拟沟槽部30接触。在本例中，发射极区12与虚拟沟槽部30接触，但也可以在Y轴方向上在虚拟沟槽部30与发射极区之间设置接触区15，并使该接触区15与虚拟沟槽部30接触。
图3b是示出图3a中的h-h’截面的一例的图。如图3b所示，本例的半导体装置100在h-h’截面中，在二极管部80的上表面21具有发射极区12和接触区15。此外，在二极管部80中的阴极区82的上方具有浮置区84。
在二极管台面部66中，如图3b所示，可以在漂移区18的上方设置第二导电型的中间区17。中间区17可以与虚拟沟槽部30邻接地设置。此外，在二极管台面部66中，可以在中间区17的上方设置第一导电型的积累区16。积累区16可以与虚拟沟槽部30邻接地设置。此外，在二极管台面部66中，可以在积累区16的上方设置基区14。可以在基区14的上方设置发射极区12和接触区15。
本例的半导体装置100在二极管台面部66，以使发射极区12与接触区15相接触的边界与虚拟沟槽部30的延伸方向(X轴方向)平行的方式，在Y轴方向上交替地形成发射极区12和接触区15。由此，在二极管部80中，能够抑制载流子从基区14或中间区17注入到漂移区18。因此，能够减小二极管部80的反向恢复损耗。此外，本例的半导体装置100由于在二极管部80具有中间区17和浮置区84，所以能够抑制二极管部80的反向恢复浪涌。
图4a是示出图1a中的b-b’截面的一例的图。如图4a所示，栅极沟槽部40具有形成在上表面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以以将栅极沟槽的内壁的半导体氧化或氮化的方式形成。栅极导电部44在栅极沟槽的内部形成在比栅极绝缘膜42更靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10进行绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44包括与夹着栅极绝缘膜42而在第一台面部60侧相邻的基区14相对的区域。如果在栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成因电子的反转层而产生的沟道。此外，栅极导电部44包括与夹着栅极绝缘膜42而在第二台面部62侧相邻的接触区15相对的区域。此外，栅极沟槽部40在上表面21被层间绝缘膜38覆盖。
如图4a所示，第一台面部60的台面宽度Wm，可以比从上表面21起到栅极沟槽底部一端为止的深度Wgd小。通过使Wm比Wgd小，能够增大晶体管部70的耐压。台面宽度Wm可以是深度Wgd的一半以下，也可以是深度Wgd的1/3以下。
在第二台面部62中，在中间区17的上方且接触区15的下方可以设置掺杂浓度比漂移区18的掺杂浓度高的积累区16。图4a示出在第二台面部62中积累区16以与栅极沟槽部40邻接的方式设置的一例。通过将积累区16以与栅极沟槽部40邻接的方式设置，从下表面23侧向上表面21侧移动的空穴必定通过积累区16。因此，能够抑制空穴从下表面23侧向上表面21侧逃离。
如图4a所示，中间区17可以覆盖栅极沟槽部40的底部的至少一部分。栅极沟槽部40的底部可以是栅极沟槽的内壁的YZ平面上的切线t-t’相对于半导体基板10的上表面21倾斜的绝对值为0度(即，与上表面21平行)以上且45度以下的范围的部分。但是，在比栅极沟槽部40的深度方向的中央更靠上侧的位置，即使切线t-t’的倾斜处于上述范围，该区域也不属于底部。通过将中间区17形成到覆盖栅极沟槽部40的底部的至少一部分的深度，从而与形成到不覆盖栅极沟槽部40的底部的深度的情况相比能够增大晶体管部70的耐压。此外，通过设置中间区17能够良好地从下表面23侧抽取空穴。因此，能够良好地权衡导通电压与关断损耗。中间区17可以通过P型的区域与接触区15连接，也可以不与接触区15连接。
第二台面部62中的接触区15和中间区17的掺杂浓度均可以比第一台面部60中的基区14的掺杂浓度高。通过使接触区15和中间区17的掺杂浓度比基区14的掺杂浓度高，能够增大晶体管部70的耐压。
第二台面部62中的接触区15的掺杂浓度也可以与第一台面部60中的基区14的掺杂浓度相等。这里，掺杂浓度相等是指接触区15的掺杂浓度与基区14的掺杂浓度之间包含5％以内的误差范围的情况。在本说明书中，在记载有“相等”、“相同”、“同一”等的情况下，可以包含5％以内的误差。通过使接触区15的掺杂浓度与基区14的掺杂浓度相等，能够将接触区15和基区14在同一工序中进行掺杂。因此，能够使接触区15和基区14的掺杂工序简化。
图4b是示出图1a中的b-b’截面的另一例的图。与图4a的不同之处在于，积累区16以与栅极沟槽部40分离的方式设置。通过将积累区16以与栅极沟槽部40分离的方式设置，从而能够容易地抽取空穴。此外，通过将积累区16以与栅极沟槽部40分离的方式设置，从而使耗尽层从接触孔54起进行扩展。因此，与将积累区16以与栅极沟槽部40邻接的方式设置的情况相比，能够增大晶体管部70的耐压。
图4c是示出图1a中的b-b’截面的另一例的图。与图4a的不同之处在于，在积累区16设置开口19。通过在积累区16设置开口19，从而能够容易地抽取空穴。此外，通过在积累区16设置开口19，从而使耗尽层从接触孔54起进行扩展。因此，与未在积累区16设置开口19的情况相比，能够增大晶体管部70的耐压。就开口19而言，在图4c的例子中示出设置一个开口的例子，但也可以设置多个开口。此外，就开口19而言，在图4c的例子中示出在第二台面部62的中央设置开口的一例，但也可以偏向任一栅极沟槽部40的一侧而形成。
图5a是图4a中的区域A的放大图。如图5a所示，栅极导电部44的底部在与第一台面部60相对的一侧具有第一台阶46-1。第一台阶46-1在Y轴方向上沿从栅极导电部44的表面朝向内部的方向设置。第一台阶46-1的宽度W1为从比第一台阶46-1更靠上方的栅极导电部44的表面起到比第一台阶46-1更靠下方的栅极导电部44的表面为止的Y轴方向上的距离。此外，Wgdb为在Z轴方向上从第一台阶46-1起到栅极沟槽部40的底部一端B1为止的深度。栅极沟槽部40的底部一端B1是指在图5a中的栅极沟槽部40的Z轴方向的最下端。通过在栅极导电部44设置第一台阶46-1，从而与未设置第一台阶46-1时相比能够抑制在第一台面部60侧的栅极沟槽部40的底部产生P型反转层。因此，能够抑制因空穴被从该P型反转层抽取到发射极区12而产生的导通损耗。此外，如图5a所示，中间区17的至少一部分设置在第一台阶46-1与栅极沟槽部40的底部之间。
在比第一台阶46-1更靠上方的位置，与第一台面部60相对的一侧的栅极绝缘膜42的厚度Wgi1可以不同于与第二台面部62相对的一侧的栅极绝缘膜42的厚度Wgi2。如图5a所示，Wgi1和Wgi2可以是Wgi1<Wgi2的关系。即，Wgi2可以形成得比Wgi1厚。通过使Wgi2形成得比Wgi1厚，从而能够使第二台面部62中的集电极电极24与栅极沟槽部40之间的电容比第一台面部60中的集电极电极24与栅极沟槽部40之间的电容小。因此，能够减小导通损耗。此外，从栅极导电部44的底部一端B2到栅极沟槽部40的底部一端B1为止的深度Wgi3可以比Wgi1和Wgi2都大。即，可以是Wgi1<Wgi2<Wgi3的关系。通过使Wgi3形成得比Wgi1和Wgi2都大，能够抑制在栅极沟槽部40的底部产生的P型反转层。因此，能够在第一台面部60中，抑制因空穴被从该P型反转层抽取到发射极区12而产生的导通损耗。
如图5a的虚线q所示，第一台阶46-1可以设置在与第一台面部60的积累区16的下表面大致相同的深度。积累区16的下表面可以是指表示第一台面部60中的积累区16比漂移区18高五倍的掺杂浓度的边界。在另一例中，也可以将与第二台面部62中的积累区16和中间区17的边界大致相同的深度位置作为第一台面部60的积累区16的下表面。通过将第一台阶46-1设置在与积累区16的下表面相同的高度，能够抑制栅极沟槽部40的底部的P型反转层在积累区16产生。第一台阶46-1也可以配置在比积累区16的下表面更靠上方的位置。
如图5a所示，栅极导电部44的底部一端B2在Y轴方向上可以设置在比栅极沟槽部40的中央更靠第二台面部62侧的位置。将栅极导电部44的底部一端B2设置在比栅极沟槽部40的中央更靠第二台面部62侧的位置是指在图5a中，通过栅极导电部44的底部一端B2的d-d’虚线部与通过栅极导电部44的Y轴方向的中心和栅极沟槽部40的底部一端B1的c-c’虚线部相比位于靠第二台面部62侧。通过将栅极导电部44的底部一端B2设置在第二台面部62侧，从而能够使在栅极沟槽部40的底部产生的P型反转层在第二台面部62侧产生得比在第一台面部60侧多。因此，能够在第一台面部60中，抑制因空穴被从该P型反转层抽取到发射极区12而产生的导通损耗。
图5b是示出在图5a中设置第二台阶46-2的一例的图。如图5b所示，栅极导电部44的底部除了具有第一台阶46-1之外，还在与第二台面部62相对的一侧具有第二台阶46-2。第二台阶46-2在Y轴方向上沿从栅极导电部44的表面朝向内部的方向设置。如图5b所示，第二台阶46-2的宽度W2为从比第二台阶46-2更靠上方的栅极导电部44的表面起到比第二台阶46-2更靠下方的栅极导电部44的表面为止的距离。在本例中，W1可以比W2大。通过使W1比W2大，能够使在栅极沟槽部40的底部产生的P型反转层在第二台面部62侧产生得比在第一台面部60侧多。因此，能够在第一台面部60中，抑制因空穴被从该P型反转层抽取到发射极区12而产生的导通损耗。
如图5b的虚线q和虚线r所示，第二台阶46-2可以设置在与第一台阶46-1大致相同的深度。此外，如图5b的虚线r所示，第二台阶46-2可以设置在与第二台面部62的积累区16的下表面大致相同的深度。通过使第一台阶46-1和第二台阶46-2设置在与积累区16的下表面大致相同的高度，从而能够抑制栅极沟槽部40的底部的P型反转层在积累区16产生。
栅极导电部44的底部一端B2与图5a同样地在Y轴方向上可以设置在比栅极沟槽部40的中央更靠第二台面部62侧的位置。通过将栅极导电部44的底部一端B2设置在第二台面部62侧，从而能够使在栅极沟槽部40的底部产生的P型反转层在第二台面部62侧产生得比在第一台面部60侧多。因此，能够在第一台面部60中，抑制因空穴被从该P型反转层抽取到发射极区12而产生的导通损耗。
图5c是图1b中的区域S的放大图。如图5c所示，在二极管部80的虚拟沟槽部30中，也可以与图5a和图5b同样地在虚拟导电部34设置台阶。可以在二极管部80的虚拟沟槽部30中的、与图1b、图2b和图3b所示的边界台面部64邻接的虚拟沟槽部30中，在与边界台面部64相对的一侧以与第一台阶46-1大致相同的深度且与第一台阶46-1的宽度W1相同的宽度设置第三台阶46-3。
可以在二极管部80的虚拟沟槽部30中的、与图1b、图2b和图3b所示的边界台面部64邻接的虚拟沟槽部30中，如图5c所示，在与二极管台面部66相对的一侧以与第二台阶46-2大致相同的深度且与第二台阶46-2的宽度W2相同的宽度设置第四台阶46-4。
可以在二极管部80的虚拟沟槽部30中的、利用连接部分31而和与图1b、图2b和图3b所示的边界台面部64邻接的一侧的虚拟沟槽部30进行连接的另一侧的虚拟沟槽部30中，在与二极管台面部66相对的一侧的Y轴方向的相反侧以与第一台阶46-1大致相同的深度且与第一台阶46-1的宽度W1相同的宽度设置第三台阶46-3。
可以在二极管部80的虚拟沟槽部30中的、利用连接部分31而和与图1b、图2b和图3b所示的边界台面部64邻接的一侧的虚拟沟槽部30进行连接的另一侧的虚拟沟槽部30中，在与二极管台面部66相对的一侧以与第二台阶46-2大致相同的深度且与第二台阶46-2的宽度W2相同的宽度设置第四台阶46-4。如图5c所示，中间区17的至少一部分可以设置在第三台阶46-3与虚拟沟槽部30的底部之间。
图5d是示出具有第一台阶46-1和第二台阶46-2的栅极导电部44的制造方法的一例的图。在工序(a)中，形成栅极沟槽。接下来，在工序(b)中，以从该栅极沟槽的底部一端B1起到Wgdb的高度为止沉积栅极绝缘膜42。接下来，在工序(c)中，在该栅极绝缘膜42形成以d-d’虚线部为中心的孔部43。接下来，在工序(d)中，在该孔部43填充多晶硅等导电材料作为栅极导电部44。接下来，在工序(e)中，将比该栅极绝缘膜42更靠上方的栅极沟槽的内壁氧化或氮化而形成栅极绝缘膜42。接下来，在工序(f)中，在栅极沟槽填充多晶硅等导电材料作为栅极导电部44。通过以上工序形成第一台阶46-1和第二台阶46-2。
图6是示出在图5b中不具有第一台阶46-1和第二台阶46-2，而将栅极导电部44设置在栅极沟槽的Y轴方向中心的比较例的图。在比较例的半导体装置200中，由于在栅极沟槽部40的底部不具有台阶，所以容易在栅极沟槽部40的底部产生P型反转层。此外，由于栅极导电部44设置在栅极沟槽的Y轴方向中心，所以无法使第二台面部62中的集电极电极24与栅极沟槽部40之间的电容比第一台面部60中的集电极电极24与栅极沟槽部40之间的电容小。因此，与图5b的半导体装置100相比，导通损耗大。
图7是示出图5a中的e-e’截面和f-f’截面的掺杂浓度的曲线的一例的图。从图7可知，第一台面部60的e-e’截面的曲线在与第二台面部62的中间区17相同的深度不具有掺杂浓度的峰值。第二台面部62的f-f’截面的曲线在中间区17具有掺杂浓度的峰值(P1)。通过在第二台面部62的中间区17具有掺杂浓度的峰值(P1)，从而能够增大晶体管部70的耐压。应予说明，图7以在第二台面部62具有积累区16的例子来示出，但第二台面部62也可以不具有积累区16。
如图7所示，中间区17的峰值在图5b的Z轴方向上可以存在于从第一台阶46-1和第二台阶46-2起到栅极沟槽部40的底部一端B1之间。通过使中间区17的峰值存在于从第一台阶46-1和第二台阶46-2起到栅极沟槽部40的底部之间，能够增大晶体管部70的耐压。
如图7所示，中间区17的峰值在Z轴方向上可以存在于比从第一台阶46-1和第二台阶46-2起到栅极沟槽部40的底部一端B1为止的深度Wgdb的1/2更靠下方的位置。通过使中间区17的峰值存在于比从第一台阶46-1和第二台阶46-2起到栅极沟槽部40的底部为止的深度Wgdb的1/2更靠下方的位置，能够进一步增大晶体管部70的耐压。
图8a是示出图1a中的b-b’截面的另一例的图。图8a的半导体装置100与图4a的半导体装置100的不同之处在于，第二台面部62的积累区16具有第一积累区16-1和第二积累区16-2。第二积累区16-2可以设置在第一积累区16-1的下方且中间区17的上方。第一积累区16-1的Z轴方向的厚度可以与第二积累区16-2的Z轴方向的厚度相同，也可以不同。图8a的例子示出第一积累区16-1的Z轴方向的厚度比第二积累区16-2的厚度大的一例。本例的半导体装置100通过在第二台面部62中使积累区16具有第一积累区16-1和第二积累区16-2，从而与图4a的半导体装置100相比能够抑制空穴从下表面23侧向上表面21侧逃离。
图8b是示出图1a中的b-b’截面的另一例的图。图8b的半导体装置100与图8a的半导体装置100的不同之处在于，第一积累区16-1具有第一开口19-1，第二积累区16-2具有第二开口19-2。第一开口19-1和第二开口19-2如图8b所示在Y轴方向上设置在不同的位置。第一积累区16-1和第二积累区16-2可以与栅极沟槽部40接触地设置，也可以与栅极沟槽部40分离地设置。此外，第一开口19-1和第二开口19-2也可以分别设置多个于第一积累区16-1和第二积累区16-2。图8b示出第一积累区16-1和第二积累区16-2以与栅极沟槽部40接触的方式设置，并分别各具有一个第一开口19-1和第二开口19-2的一例。通过使第一开口19-1和第二开口19-2的位置在Y轴方向上不同，从而使从下表面23侧移动到上表面21侧的空穴必定通过积累区16。因此，能够抑制空穴从下表面23侧向上表面21侧逃离。此外，通过设置第一开口19-1和第二开口19-2，从而使耗尽层从接触孔54起进行扩展。因此，能够增大晶体管部70的耐压。
图8c是示出图1a中的b-b’截面的另一例的图。图8c的半导体装置100与图8a的半导体装置100的不同之处在于，在深度方向上第一台面部60具有积累区16-1和积累区16-2，第二台面部62具有积累区16-1、积累区16-2和积累区16-3。即，在第一台面部60设置两个积累区，在第二台面部62设置三个积累区。通过使第二台面部62比第一台面部60多具有积累区16-3，从而与第一台面部60相比第二台面部62能够抑制空穴从下表面23侧向上表面21侧逃离。因此，能够在第一台面部60中，抑制因空穴被抽取到发射极区12而产生的导通损耗。
就积累区16的个数而言，如果将第一台面部60的积累区16的个数设为N个，将第二台面部62的积累区16的个数设为M个，则只要N<M即可。图8c是N＝2和M＝3的情况的一例。
图9是示出图1a中的b-b’截面的另一例的图。图9的半导体装置100与图4a的半导体装置100的不同之处在于，将中间区17设置在接触区15的下方，并以与接触区15接触的方式设置。此外，图9的半导体装置100与图4a的半导体装置100的不同之处在于，没有在第二台面部62设置积累区16。
图10是示出图9的g-g’截面的掺杂浓度的曲线的一例的图。如图10所示，第二台面部62的g-g’截面的曲线中，掺杂浓度从接触区15到中间区17连续地变化。掺杂浓度连续地变化是指在图10的h-h’线所示的从接触区15到中间区17的边界，掺杂浓度从接触区15遍及到中间区17平滑地变化。图10示出接触区15的掺杂浓度沿深度方向单调地减小的一例，但也可以在接触区15具有掺杂浓度的峰值。
在中间区17可以与图7的例子同样地具有掺杂浓度的峰值(P2)。此外，中间区17的峰值(P2)在Z轴方向上可以存在于从第一台阶46-1和第二台阶46-2起到栅极沟槽部40的底部一端B1之间。此外，中间区17的峰值在Z轴方向上可以存在于比从第一台阶46-1和第二台阶46-2起到栅极沟槽部40的底部一端B1为止的深度Wgdb的1/2更靠下方的位置。在本例中，由于第二台面部62由第二导电型的接触区15和中间区17形成，所以与图4a的例子相比耗尽层进一步从接触孔54扩展。因此，与图4a的半导体装置100相比能够增大晶体管部70的耐压。应予说明，此外，在中间区17中，也可以具有图10所示的峰值(P2)以外的峰值。
图11是示出图1a中的b-b’截面的另一例的图。图11的半导体装置100与图4a的半导体装置100的不同之处在于，在第二台面部62的上方设置多个接触孔54。接触孔54形成在层间绝缘膜38。通过在第二台面部62设置多个接触孔54，从而与图4a的半导体装置100相比耗尽层进一步从接触孔54扩展。因此，与图4a的半导体装置100相比能够增大晶体管部70的耐压。
图12是示出图1a中的b-b’截面的另一例的图。图12的半导体装置100与图4a的半导体装置100的不同之处在于，没有将中间区17形成到栅极沟槽部40的底部。在本例中，中间区17仅形成在栅极沟槽部40的侧面(XZ面)。在本例中，由于中间区17形成得比图4a的半导体装置100的中间区浅，所以无法得到图4a的半导体装置100的程度的晶体管部70的耐压。但是，与没有在第二台面部62的积累区16的下方设置中间区17的情况相比，能够提高晶体管部70的耐压。
图13是示出图1a中的b-b’截面的另一例的图。图13的半导体装置100与图8a的半导体装置100的不同之处在于，没有将中间区17形成到栅极沟槽部40的底部。在本例中，中间区17仅形成在栅极沟槽部40的侧面(XZ面)。在本例中，由于中间区17比图8a的半导体装置100的中间区浅，所以无法得到图8a的半导体装置100的程度的晶体管部70的耐压。但是，与没有在第二台面部62的积累区16的下方设置中间区17的情况相比，能够提高晶体管部70的耐压。
图14是示出图1a中的b-b’截面的另一例的图。图14的半导体装置100与图9的半导体装置100的不同之处在于，没有将中间区17形成到栅极沟槽部40的底部。在本例中，中间区17仅形成在栅极沟槽部40的侧面(XZ面)。在本例中，由于中间区17比图9的半导体装置100的中间区浅，所以无法得到图9的半导体装置100的程度的晶体管部70的耐压。但是，与没有在第二台面部62的积累区16的下方设置中间区17的情况相比，能够提高晶体管部70的耐压。
图15是示出图1a中的b-b’截面的另一例的图。图15的半导体装置100与图11的半导体装置100的不同之处在于，没有将中间区17形成到栅极沟槽部40的底部。在本例中，中间区17仅形成在栅极沟槽部40的侧面(XZ面)。在本例中，由于中间区17比图11的半导体装置100的中间区浅，所以无法得到图11的半导体装置100的程度的晶体管部70的耐压。但是，与没有在第二台面部62的积累区16的下方设置中间区17的情况相比，能够提高晶体管部70的耐压。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。可以对上述实施方式进行各种变更或改进对本领域技术人员来说是显而易见的。根据权利要求书的记载，进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。
应注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以这一顺序来实施。

Claims (26)

1.一种半导体装置，其特征在于，具备：
半导体基板，具有第一导电型的漂移区；
栅极沟槽部，设置为从所述半导体基板的上表面起到所述漂移区为止，并且配置为沿在所述半导体基板的上表面预先设定的延伸方向延伸；
第一台面部，在所述半导体基板中以与所述栅极沟槽部邻接的方式设置在与所述延伸方向垂直的方向的一侧；
第二台面部，在所述半导体基板中以与所述栅极沟槽部邻接的方式设置在与所述延伸方向垂直的方向的另一侧；
第一导电型的积累区，在所述第一台面部中以与所述栅极沟槽部邻接的方式设置在所述漂移区的上方，且掺杂浓度比所述漂移区的掺杂浓度高；
第二导电型的基区，在所述第一台面部中以与所述栅极沟槽部邻接的方式设置在所述积累区的上方；
第一导电型的发射极区，在所述第一台面部中以与所述栅极沟槽部邻接的方式设置在所述基区与所述半导体基板的上表面之间，且掺杂浓度比所述漂移区的掺杂浓度高；
第二导电型的中间区，在所述第二台面部中以与所述栅极沟槽部邻接的方式设置在所述漂移区的上方；以及
第二导电型的接触区，在所述第二台面部的上表面以与所述栅极沟槽部邻接的方式设置在所述中间区的上方，
所述栅极沟槽部具有：
栅极沟槽；
栅极绝缘膜，以覆盖所述栅极沟槽的内壁的方式形成；以及
栅极导电部，在所述栅极沟槽的内部形成在比所述栅极绝缘膜更靠内侧的位置，
所述栅极导电部的底部在与所述第一台面部相对的一侧具有第一台阶，
所述栅极导电部的底部在与所述第二台面部相对的一侧具有与所述延伸方向垂直的方向上的宽度比所述第一台阶的与所述延伸方向垂直的方向上的宽度小的第二台阶或者没有第二台阶，
在所述半导体基板的深度方向上，所述中间区的至少一部分设置在所述第一台阶与所述栅极沟槽部的底部之间。
2.根据权利要求1所述的半导体装置，其特征在于，
在与所述延伸方向垂直的方向上，所述栅极导电部的所述底部一端设置在比所述栅极沟槽部的中央更靠所述第二台面部侧的位置。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在比所述第一台阶更靠上方的位置，与所述第一台面部相对的一侧的所述栅极绝缘膜的厚度不同于与所述第二台面部相对的一侧的所述栅极绝缘膜的厚度。
4.根据权利要求3所述的半导体装置，其特征在于，
与所述第二台面部相对的一侧的所述栅极绝缘膜的厚度比与所述第一台面部相对的一侧的所述栅极绝缘膜的厚度大。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
所述中间区覆盖所述栅极沟槽部的底部的至少一部分。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
在所述第二台面部中，在所述中间区的上方且所述接触区的下方设置掺杂浓度比所述漂移区的掺杂浓度高的第一导电型的积累区。
7.根据权利要求6所述的半导体装置，其特征在于，
在所述第二台面部中，所述积累区以与所述栅极沟槽部接触的方式设置。
8.根据权利要求6所述的半导体装置，其特征在于，
在所述第二台面部中，所述积累区以与所述栅极沟槽部分离的方式设置。
9.根据权利要求7或8所述的半导体装置，其特征在于，
在所述第二台面部中，在所述积累区设置开口。
10.根据权利要求6所述的半导体装置，其特征在于，
在所述第二台面部中，所述积累区具有：第一积累区和设置在所述第一积累区的下方且所述中间区的上方的第二积累区。
11.根据权利要求10所述的半导体装置，其特征在于，
在所述第二台面部中，
所述第一积累区具有第一开口，
所述第二积累区具有第二开口，
在与所述延伸方向垂直的方向上，所述第一开口与所述第二开口的位置不同。
12.根据权利要求6所述的半导体装置，其特征在于，
在所述第一台面部中，所述积累区在所述深度方向上具有N个积累区，
在所述第二台面部中，所述积累区在所述深度方向上具有M个积累区，
其中，N<M。
13.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
所述中间区以与所述接触区接触的方式设置在所述接触区的下方，且掺杂浓度从所述接触区到所述中间区连续地变化。
14.根据权利要求1～12中任一项所述的半导体装置，其特征在于，
所述中间区在所述深度方向上具有掺杂浓度的峰值。
15.根据权利要求14所述的半导体装置，其特征在于，
所述中间区的所述峰值在所述深度方向上存在于从所述第一台阶起到所述栅极沟槽部的所述底部一端之间。
16.根据权利要求14所述的半导体装置，其特征在于，
所述中间区的所述峰值在所述深度方向上存在于比从所述第一台阶起到所述栅极沟槽部的所述底部一端为止的深度的1/2更靠下方的位置。
17.根据权利要求1～16中任一项所述的半导体装置，其特征在于，
多个所述栅极沟槽部以隔着所述第二台面部相邻的方式设置，
在相邻的多个所述栅极沟槽部之间不设置虚拟沟槽部。
18.根据权利要求1～17中任一项所述的半导体装置，其特征在于，
所述第二台面部的与所述延伸方向垂直的方向的宽度比所述第一台面部的与所述延伸方向垂直的方向的宽度大。
19.根据权利要求18所述的半导体装置，其特征在于，
所述第一台面部的所述宽度比从所述半导体基板的上表面起到所述栅极沟槽部的底部一端为止的深度小。
20.根据权利要求1～19中任一项所述的半导体装置，其特征在于，所述半导体装置还具备层间绝缘膜，所述层间绝缘膜形成在所述半导体基板的上表面，
所述层间绝缘膜具有接触孔，并在所述第二台面部的上方设置多个所述接触孔。
21.根据权利要求1～20中任一项所述的半导体装置，其特征在于，
所述接触区和所述中间区的掺杂浓度均比所述基区的掺杂浓度高。
22.根据权利要求1～20中任一项所述的半导体装置，其特征在于，
所述接触区的掺杂浓度与所述基区的掺杂浓度相等。
23.一种半导体装置，其特征在于，具备：
半导体基板，具有第一导电型的漂移区；
虚拟沟槽部，设置为从所述半导体基板的上表面起到所述漂移区为止，并且配置为沿在所述半导体基板的上表面预先设定的延伸方向延伸；
二极管台面部，在所述半导体基板中，以在与所述延伸方向垂直的方向上与所述虚拟沟槽部邻接的方式设置；
第一导电型的积累区，在所述二极管台面部中以与所述虚拟沟槽部邻接的方式设置在所述漂移区的上方，且掺杂浓度比所述漂移区的掺杂浓度高；
第二导电型的基区，在所述二极管台面部中以与所述虚拟沟槽部邻接的方式设置在所述积累区的上方；
第一导电型的发射极区，在所述二极管台面部中设置在所述基区与所述半导体基板的上表面之间，且掺杂浓度比所述漂移区的掺杂浓度高；
第二导电型的接触区，在所述二极管台面部中设置在所述基区与所述半导体基板的上表面之间；以及
第二导电型的中间区，在所述二极管台面部中以与所述虚拟沟槽部邻接的方式设置在所述漂移区的上方。
24.根据权利要求23所述的半导体装置，其特征在于，
所述发射极区和所述接触区的边界与所述延伸方向平行。
25.根据权利要求23所述的半导体装置，其特征在于，
所述发射极区和所述接触区的边界与所述延伸方向垂直。
26.根据权利要求23～25中任一项所述的半导体装置，其特征在于，
所述虚拟沟槽部具有：
虚拟沟槽；
虚拟绝缘膜，以覆盖所述虚拟沟槽的内壁的方式形成；以及
虚拟导电部，在所述虚拟沟槽的内部形成在比所述虚拟绝缘膜更靠内侧的位置，
所述虚拟导电部的底部在与所述二极管台面部相反的一侧具有第三台阶，
所述虚拟导电部的底部在与所述二极管台面部相对的一侧具有与所述延伸方向垂直的方向上的宽度比所述第三台阶的与所述延伸方向垂直的方向上的宽度小的第四台阶或者没有第四台阶，
在所述半导体基板的深度方向上，所述中间区的至少一部分设置在所述第三台阶与所述虚拟沟槽部的底部之间。
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