JP5741642B2 - 半導体装置 - Google Patents

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Description

この発明は、大電力用の縦型半導体装置に関するものであり、特に、半導体基板の一部に超接合層を有する半導体装置に関する。
従来、パワーエレクトロニクス分野における電源機器の小型化や高性能化のため、電力用半導体装置では、高耐圧化や大電流化とともに、低損失化、高破壊耐量化、高速化が求められている。このために、半導体装置の基板構造としては、超接合型基板が提案されており、表面構造としては、縦型ＭＯＳパワーデバイス構造が提案されている。
半導体装置の基板構造としては、単一の導電型を有する半導体基板と、超接合型基板と、が広く知られている。超接合型基板は、第１導電型の半導体基板と、第２導電型の半導体層と、の間に、半導体基板と垂直な方向に第１導電型と第２導電型の半導体領域が交互に形成された超接合層を有している（例えば、下記特許文献１、下記特許文献２、下記特許文献３参照。）。この超接合型基板は、第１導電型と第２導電型の半導体領域の濃度がそれぞれ高い場合でも、オフ時に超接合層全体に空間電荷領域を広げることができる。したがって、特に高耐圧の半導体装置においてオン抵抗を小さくすることができる。
なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
このような縦型ＭＯＳデバイスの一例について説明する。図３２は、第１従来例の縦型ＭＯＳデバイスの構成について示す平面図である。また、図３３は、図３２の切断線ＡＡ−ＡＡ’における断面構造について示す断面図である。図３３に示すように、ｎ+ドレイン領域である抵抗率の低いｎ+基板４１の第１主面側の表面に、ｎ型ドリフト領域（第１導電型半導体領域）４２およびｐ型仕切領域（第２導電型半導体領域）４３からなる並列ｐｎ層（超接合層）が設けられている。並列ｐｎ層は、オン状態ではｎ型ドリフト領域４２に電流を流すとともに、オフ状態ではｎ型ドリフト領域４２およびｐ型仕切領域４３を空乏化する。このように、ｎ型ドリフト領域４２と、ｐ型仕切領域４３とが交互に配置された並列ｐｎ層と、ｎ+基板４１と、からなる並列ｐｎ構造の半導体基板（超接合型基板）が形成されている。
並列ｐｎ構造の半導体基板の第１主面側には、プレーナ型のＭＯＳ構造が形成されている。ｐ型仕切領域４３の上部には、ｐベース領域４８が設けられている。ｐベース領域４８には、２つのｎ+ソース領域４９が互いに離れて設けられている。ｎ+ソース領域４９は、図示してないが、そのストライプの端部において互いが連結された環状である場合が多い。また、ｐベース領域４８には、それぞれのｎ+ソース領域４９と接するように、ｐ+ピックアップ領域５０が設けられている。ｐ+ピックアップ領域５０は、それぞれのｎ+ソース領域４９の下側の一部を占めている。
また、ｎ型ドリフト領域４２と、ｐベース領域４８の、ｎ型ドリフト領域４２とｎ+ソース領域４９とに挟まれた領域上に、ゲート酸化膜４６を介してゲート電極４７が設けられている。ソース電極５１は、ｐ+ピックアップ領域５０と、ｎ+ソース領域４９とに接している。したがって、ソース電極５１は、ｐ型仕切領域４３と電気的に接続されている。ドレイン電極５２は、並列ｐｎ構造の半導体基板の第２の主面側、すなわちｎ+基板４１の第２主面側の表面に接している。
ｐベース領域４８は、ゲート酸化膜４６との界面の近傍でｎ型ドリフト領域４２に張り出す。ここで、ｎ型ドリフト領域４２の表面の、ｐベース領域４８以外の部分（ｎ型半導体の残し（ネック）部分）の幅（ネック長）をＬｎ３とする。
また、図３２に示すように、平面構造において、ｎ型ドリフト領域４２とｐ型仕切領域４３とはストライプ状に設けられている。そして、並列ｐｎ構造の半導体基板の表面で、ゲート電極４７はストライプ状に設けられ、図示しない端部において隣接するゲート電極と繋がっている。ソース電極５１は図示してないＢＰＳＧ等の層間絶縁膜を介してゲート電極４７上をシート状に覆っている。また、ゲート電極４７の下の領域で、ｎ型ドリフト領域４２のネック部分が、ゲート電極４７の長手方向と平行な方向に、ストライプ状になっている。
並列ｐｎ層を有する縦型ＭＯＳデバイスは、ｎ型ドリフト領域４２の濃度Ｎ0と、ｐ型仕切領域４３の濃度Ｐ0と、のチャージバランスによって耐圧が決まり、ｎ型ドリフト領域４２の濃度Ｎ0によってオン抵抗が決まる。したがって、従来の単一の導電型を有する半導体基板を用いた縦型ＭＯＳデバイスに比べると、オン抵抗−耐圧のトレードオフ関係が改善する。特に、図３２に示すように、ゲート電極４７の長手方向をｎ型ドリフト領域４２とｐ型仕切領域４３との界面に平行な方向（奥行き方向）と平行にすることで、電流の無駄な回り込みが抑制されて、オン抵抗が大幅に低くなる。
ここで、図３２または図３３に示す半導体装置において、デバイスの微細化を行うためには、並列ｐｎ構造の半導体基板の第１主面側に形成する表面構造を微細化する必要がある。したがって、ゲート電極４７の幅を狭くしなければならない。一方、ｐベース領域４８は、ゲート電極４７をマスクとして、例えばホウ素などのｐ型不純物をイオン注入し、熱拡散を行うことで形成される。このとき、注入された不純物が横方向にも拡散してｐベース領域４８がｎ型ドリフト領域４２に張り出すため、ｎ型ドリフト領域４２の幅Ｗｎが狭まると、ｎ型ドリフト領域４２のネック長Ｌｎ３も狭まり、オン抵抗が上昇する。さらに、ネック長Ｌｎ３がゼロになる可能性もあり、この場合、トランジスタがオンしなくなってしまう。
また、並列ｐｎ構造の半導体基板の微細化によってネック長Ｌｎ３が狭くなると、ゲート−ドレイン間容量Ｃｇｄが減少して、ターンオフ時のドレイン−ソース間電圧（以下、ｄＶds／ｄｔとする）が上昇する。したがって、ターンオフ損失Ｅｏｆｆと、ｄＶds／ｄｔとのトレードオフ関係が悪化するという問題がある。さらに、ｎ型ドリフト領域４２の濃度Ｎ0と、ｐ型仕切領域４３の濃度Ｐ0と、のチャージバランスによって耐圧が決まるため、アバランシェ耐量が低下するという問題がある。
このような問題を解決するために、並列ｐｎ構造の半導体基板の第１主面側に形成されるＭＯＳ構造の幅を広くする方法が提案されている（例えば、下記特許文献４、下記特許文献５参照。）。図３４は、第２従来例の縦型ＭＯＳデバイスの構造について示す平面図である。また、図３５は、図３４の切断線ＡＢ−ＡＢ’の断面構造について示す断面図である。図３４においては、並列ｐｎ構造の半導体基板において、ｐ型仕切領域のうちの、ｐベース領域４８とｎ+ソース領域４９が形成され、ソース電極５１と電気的に接続されているものを第１ｐ型仕切領域（第１の第２導電型半導体領域）４３ａとし、ｐベース領域４８とｎ+ソース領域４９が形成されておらず、ソース電極５１と電気的に接続されていないものを第２ｐ型仕切領域（第２の第２導電型半導体領域）４３ｂとする。第２従来例においては、図３５に示すように、ｐ型仕切領域の繰り返しにおいて、第１ｐ型仕切領域４３ａの間に、１つの第２ｐ型仕切領域４３ｂが設けられている。
また、ｎ型ドリフト領域４２および第２ｐ型仕切領域４３ｂの表面には、ｎ型表面バッファ領域４５が形成されている。すなわち、第２ｐ型仕切領域４３ｂに隣接するｎ型ドリフト領域４２は、ともにｎ型表面バッファ領域４５に接している。ゲート電極４７は、ｐベース領域４８の、ｎ型表面バッファ領域４５とｎ+ソース領域４９とに挟まれた領域と、ｎ型表面バッファ領域４５と、の上に、ゲート酸化膜４６を介して設けられている。すなわち、ゲート電極４７が、ｎ型表面バッファ領域４５の表面全体を覆っている。したがって、第１従来例と比べると、ゲート電極４７の幅が広くなる。
図３４および図３５においては、第１ｐ型仕切領域４３ａの幅をＷｐ1とする。また、第２ｐ型仕切領域４３ｂの幅をＷｐ2とする。ソース電極５１の一方の端の間の幅（セルピッチ）をＳｃ４とする。また、第２従来例におけるネック長は、ｎ型表面バッファ領域４５の表面の、ｐベース領域４８、ｎ+ソース領域４９およびｐ+ピックアップ領域５０以外の部分（ｎ型表面バッファ領域４５の残し（ネック）部分）の幅Ｌｎ４とする。
ここで、例えば、第１ｐ型仕切領域４３ａの幅と、第２ｐ型仕切領域４３ｂの幅とが同一の場合、すなわちＷｐ1＝Ｗｐ2＝Ｗｐの場合、ネック長Ｌｎ４は、第１従来例のネック長Ｌｎ３より並列ｐｎ層の単位カラム分（Ｗｎ＋Ｗｐ）増える。並列ｐｎ層の単位カラムとは、ｎ型ドリフト領域４２とｐ型仕切領域４３をそれぞれ１つずつ並べた場合の幅である。したがって、並列ｐｎ構造の半導体基板を微細化しても、第１従来例よりもネック長が長くなるので、オン抵抗の上昇を抑制することができる。
なお、第２従来例においては、ｐ型仕切領域の繰り返しにおいて、第１ｐ型仕切領域４３ａの間に、１つの第２ｐ型仕切領域４３ｂが設けられている場合（Ｓｃ４＝２・（Ｗｎ＋Ｗｐ））について示したが、さらに微細化を行う場合、第１ｐ型仕切領域４３ａの間に、２つの第２ｐ型仕切領域４３ｂが設けられている場合（Ｓｃ４＝３・（Ｗｎ＋Ｗｐ））、３つの第２ｐ型仕切領域４３ｂが設けられている場合（Ｓｃ４＝４・（Ｗｎ＋Ｗｐ））、またはそれ以上の第２ｐ型仕切領域４３ｂが設けられている場合にも適用可能である。このため、ネック長Ｌｎ４をさらに大きくすることができるため、微細化してもオン抵抗の上昇を抑制することができる。
また、ネック長を確保することで、単位面積あたりのゲート−ドレイン間容量Ｃｇｄが増加し、第１従来例よりもｄＶds／ｄｔを下げることができる。このため、ターンオフ損失とｄＶds／ｄｔとのトレードオフ関係を改善することができる。
特開平９−２６６３１１号公報 米国特許第５２１６２７５号明細書 特開２００４−１１９６１１号公報 特開２００１−２６７５６８号公報 特開２００７−１３００３号公報
しかしながら、上述した特許文献４または特許文献５の技術では、ゲート電極とｎ型表面バッファ領域との間に、通常の縦型ＭＯＳデバイスにおいて形成される薄いゲート酸化膜を介しているのみである。したがって、ｎ型表面バッファ領域の表面に電界が集中して、耐圧が低下する。このため、オン抵抗は抑制できるが、耐圧が下がるため、オン抵抗−耐圧のトレードオフ関係が悪化するという問題がある。
また、第１ｐ型仕切領域の間の幅を広げると、単位面積あたりのチャネル幅が減少し、単位面積あたりのオン抵抗が上昇するため、オン抵抗−耐圧のトレードオフ関係が悪化するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、ターンオフ損失−ｄＶds／ｄｔとのトレードオフ関係が良好な、並列ｐｎ構造の半導体基板を用いた半導体装置において、オン抵抗−耐圧とのトレードオフ関係を改善することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、高不純物濃度の半導体基板と、前記半導体基板の表面に設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層と、前記第２導電型半導体領域の表面層の複数箇所に設けられた第１導電型のソース領域と、前記ソース領域と前記第２導電型半導体領域との間に設けられた第２導電型のベース領域と、前記並列ｐｎ層の表面にゲート酸化膜を介して設けられたゲート電極と、前記並列ｐｎ層の表面の、前記ソース領域の中心部を露出させるように、前記ゲート電極および前記ゲート酸化膜に設けられた開口部と、前記開口部において、前記ソース領域に電気的に接続し、かつ、前記ゲート電極と離れて設けられたソース電極と、を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向において、前記半導体装置のセルピッチＳｃ２と、セルピッチと平行な方向のネック部分の長さＬｎ２とが、０．１≦Ｌｎ２／Ｓｃ２≦０．７を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、前記半導体装置のセルピッチＳｃ１と、セルピッチと平行な方向のネック部分の長さＬｎ１とが、０．１≦Ｌｎ１／Ｓｃ１≦０．７を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ネック部分の表面層に、第１導電型の表面バッファ領域が形成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極に形成された前記開口部の形状が多角形、円形または楕円形のいずれかであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極に形成された前記開口部は、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、位置がずれていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記並列ｐｎ層の表面の、前記ベース領域および前記ソース領域以外のネック部分と、前記ゲート電極との間に選択的に設けられた、前記ゲート酸化膜よりも厚い絶縁膜を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極の長手方向と、前記絶縁膜の長手方向とが平行な方向であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、前記ネック部分の表面に前記絶縁膜の島が複数個設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と、前記絶縁膜とが、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向において、ストライプ状になるように形成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記並列ｐｎ層において、前記第２導電型半導体領域は、前記ベース領域が形成された第１の第２導電型半導体領域と、前記ベース領域が形成されていない第２の第２導電型半導体領域と、が交互に形成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第２導電型半導体領域間は等間隔に形成されており、前記第１の第２導電型半導体領域の間に、前記第２の第２導電型半導体領域が複数個形成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板と、前記並列ｐｎ層との間に、第１導電型の裏面バッファ領域が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板と、前記第２の第２導電型半導体領域との間に、第１導電型の裏面バッファ領域が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、前記並列ｐｎ層と前記ゲート電極との間に、前記ゲート酸化膜よりも厚い絶縁膜が更に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記並列ｐｎ層と前記ゲート電極との間に形成された前記ゲート酸化膜よりも厚い絶縁膜の厚さが、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向と、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向とにおいて、厚さが等しいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記並列ｐｎ層と前記ゲート電極との間に形成された前記ゲート酸化膜よりも厚い絶縁膜が、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向と、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向とにおいて、接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記並列ｐｎ層と前記ゲート電極との間に形成された前記ゲート酸化膜よりも厚い絶縁膜が、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向と、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向とにおいて、離れていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域の幅、厚さおよび濃度が、Ｗｎ、ｔ2およびＮ0であり、前記第１の第２導電型半導体領域の幅、厚さおよび濃度が、Ｗｐ1、ｔ3aおよびＰ1であり、前記第２の第２導電型半導体領域の幅、厚さおよび濃度が、Ｗｐ2、ｔ3bおよびＰ2であり、前記表面バッファ領域の厚さおよび濃度が、ｔ5およびＮ1である場合、０．８５＜（Ｗｐ1・ｔ3a・Ｐ1＋Ｗｐ2・ｔ3b・Ｐ2）／［２・Ｗｎ・ｔ2・Ｎ0＋｛Ｌｎ１＋（Ｓｃ１−Ｌｎ１）・Ｌｎ２／Ｓｃ２｝・ｔ5・Ｎ1］＜１．１５を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記表面バッファ領域の厚さｔ5が、ｔ5＜５・ｔ2（Ｎ1／Ｎ0）またはＮ1＞０．２・（ｔ5／ｔ2）・Ｎ0を満たすことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、第１導電型または第２導電型の一方の導電型であることを特徴とする。
上述した発明によれば、並列ｐｎ層の第１主面側に電界が集中するのを抑えることができるため、耐圧を上げることができる。また、オン抵抗の上昇率を、並列ｐｎ層の表面の、ゲート酸化膜より厚い絶縁膜がない場合に比べて、５％以下に抑制することができる。
また、上述した発明によれば、単位面積あたりのチャネル幅が増えるため、オン抵抗を下げることができる。
本発明にかかる半導体装置、半導体方法によれば、ターンオフ損失−ｄＶds／ｄｔとのトレードオフ関係が良好な、並列ｐｎ構造の半導体基板を用いた半導体装置において、オン抵抗−耐圧とのトレードオフ関係を改善することができるという効果を奏する。
本発明の実施の形態１にかかる半導体装置の平面構造について示す平面図である。 図１の切断線Ａ−Ａ’における断面構造について示す断面図である。 実施の形態１にかかる半導体装置における、規格化したオン抵抗、ｄＶds／ｄｔまたは耐圧と、面積１に対する面積２の割合と、の関係について示す特性図である。 実施の形態１にかかる半導体装置の第１変形例の平面構造について示す平面図である。 図４の切断線Ｃ−Ｃ’の断面構造について示す断面図である。 実施の形態１にかかる半導体装置の第２変形例の構造について示す断面図である。 第１変形例に第２変形例を適用した半導体装置の構造について示す断面図である。 実施の形態１にかかる半導体装置の第３変形例の構造について示す断面図である。 第１変形例に第３変形例を適用した半導体装置の構造について示す断面図である。 実施の形態２にかかる半導体装置の平面構造について示す平面図である。 図１０の切断線Ｇ−Ｇ’における断面構造について示す断面図である。 図１０の切断線Ｈ−Ｈ’における断面構造について示す断面図である。 図１０の切断線Ｉ−Ｉ’における断面構造について示す断面図である。 ネック長の占める割合と、オン抵抗との関係について示す特性図である。 ネック長の占める割合と、ゲート−ドレイン間容量との関係について示す特性図である。 実施の形態３にかかる半導体装置の平面構造について示す平面図である。 図１６の切断線Ｌ−Ｌ’における断面構造について示す断面図である。 実施の形態４にかかる半導体装置の構造について示す断面図である。 隣り合う第１ｐ型仕切領域の間の第２ｐ型仕切領域の個数と、規格化したオン抵抗との関係について示す特性図である。 実施の形態５にかかる半導体装置における、規格化したオン抵抗と、セルピッチＳｃ１に対するネック長Ｌｎ１の占める割合と、の関係について示す特性図である。 実施の形態５における、規格化したゲート−ドレイン間容量Ｃｇｄと、セルピッチＳｃ１に対するネック長Ｌｎ１の占める割合と、の関係について示す特性図である。 実施の形態６にかかる半導体装置の構造について示す平面図である。 図２２の切断線Ｄ−Ｄ’における断面構造について示す断面図である。 実施の形態１にかかる半導体装置における、規格化したオン抵抗、ｄＶds／ｄｔまたは耐圧と、面積１に対する面積２の割合と、の関係について示す特性図である。 実施の形態６にかかる半導体装置における、規格化したオン抵抗、ｄＶds／ｄｔまたは耐圧と、面積１に対する面積２の割合と、の関係について示す特性図である。 実施の形態６にかかる半導体装置の変形例について示す断面図である。 実施の形態６を実施の形態２に適用した例を示す平面図である。 実施の形態６を実施の形態４に適用した例を示す断面図である。 実施の形態７にかかる半導体装置の平面構造について示す平面図である。 図２９の切断線Ｑ−Ｑ’における断面構造について示す断面図である。 実施の形態８にかかる半導体装置の構造について示す平面図である。 第１従来例の縦型ＭＯＳデバイスの構成について示す平面図である。 図３２の切断線ＡＡ−ＡＡ’における断面構造について示す断面図である。 第２従来例の縦型ＭＯＳデバイスの構造について示す平面図である。 図３４の切断線ＡＢ−ＡＢ’の断面構造について示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置の平面構造について示す平面図である。また、図２は、図１の切断線Ａ−Ａ’における断面構造について示す断面図である。なお、以下の半導体装置の平面構造の説明においては、半導体装置の構造を明確にするため、ゲート酸化膜を省略している。
図２に示すように、実施の形態１にかかる半導体装置は、並列ｐｎ構造の半導体基板を用いて作製されている。並列ｐｎ構造の半導体基板は、ｎ+ドレイン領域である抵抗率の低いｎ+基板１の第１主面側の表面に、ｎ型ドリフト領域（第１導電型半導体領域）２およびｐ型仕切領域（第２導電型半導体領域）３からなる並列ｐｎ層が設けられている。
ｐ型仕切領域３の上部には、ｐベース領域８が設けられている。ｐベース領域８の表面には、ｎ+ソース領域９が互いに離れて２箇所に設けられている。さらに、それぞれのｎ+ソース領域９の間に、ｐ+ピックアップ領域１０が設けられている。この、ｐベース領域８とｎ+ソース領域９が形成されたｐ型仕切領域３を、第１ｐ型仕切領域（第１の第２導電型半導体領域）３ａとする。また、ｐベース領域８とｎ+ソース領域９が形成されていないｐ型仕切領域３を、第２ｐ型仕切領域（第２の第２導電型半導体領域）３ｂとする。図１および図２においては、ｐ型仕切領域３の繰り返しにおいて、第１ｐ型仕切領域３ａの間に、１つの第２ｐ型仕切領域３ｂが設けられている。すなわち、ｎ型ドリフト領域２を挟んで、第１ｐ型仕切領域３ａと、第２ｐ型仕切領域３ｂと、が交互に、ストライプ状に形成されている。
ｎ型ドリフト領域２および第２ｐ型仕切領域３ｂの表面には、ｎ型表面バッファ領域５が設けられている。上述したｎ+基板１からｎ型表面バッファ領域５、ｐベース領域８、ｎ+ソース領域９およびｐ+ピックアップ領域１０までが並列ｐｎ構造の半導体基板である。
ｎ型表面バッファ領域５の表面上には、ゲート酸化膜６よりも厚い絶縁膜１６が選択的に設けられている。実施の形態１においては、隣り合うｎ型ドリフト領域２の間の、ｎ型表面バッファ領域５の表面上の、１箇所に絶縁膜１６の島が設けられている。ここで、並列ｐｎ構造の半導体基板の表面には、電界が集中する領域（電界集中領域）が生じる。このため、絶縁膜１６の端部が電界集中領域（例えば図２の破線で囲んだ領域Ｂ、Ｂ’）と一致するか、絶縁膜１６が電界集中領域を全て覆うようにする。また、ゲート電極７は、ｐベース領域８の、ｎ型表面バッファ領域５とｎ+ソース領域９とに挟まれた領域と、ｎ型表面バッファ領域５と、の上に、ゲート酸化膜６と絶縁膜１６を介して設けられている。
ソース電極１１は、ｎ+ソース領域９とｐ+ピックアップ領域１０とに接するように設けられている。したがって、ソース電極１１は、第１ｐ型仕切領域３ａと電気的に接続されている。また、ドレイン電極１２は、ｎ+基板１の第２主面側に接するように設けられている。ここで、図１に示すように、それぞれのゲート電極７の下の領域に、１つの厚い絶縁膜１６が形成されており、ゲート電極７の長手方向と、絶縁膜１６の長手方向と、が平行である。また、ゲート電極７および絶縁膜１６が、ｎ型ドリフト領域２とｐ型仕切領域３との界面と平行な方向（以下、奥行き方向とする）で、ストライプ状となっている。
ここで、活性領域を覆っているゲート電極の面積を面積１（第１面積）とし、面積１のうちの、厚い絶縁膜を覆っている領域の面積を面積２（第２面積）とする。実施の形態１において、オン抵抗の上昇を５％程度に抑えるために、面積１に対する面積２の割合（面積２／面積１）を、次の（１）式を満たす値にする必要がある。その理由については、後述する。
０．１≦（面積２／面積１）≦０．４ ・・・（１）
つぎに、実施の形態１にかかる半導体装置の製造方法について説明する。実施の形態１にかかる半導体装置は、まず、ｎ+基板１の第１主面側に、ｎ型ドリフト領域２とｐ型仕切領域３とが交互に形成された並列ｐｎ層を形成する。並列ｐｎ層は、ｎ型ドリフト領域２を形成するためのｎ型半導体層のエピタキシャル成長と、ｐ型仕切領域３を形成するためのｐ型不純物の選択イオン注入と、を繰り返しおこなう方法（多段エピタキシャル方式）により形成される。また、並列ｐｎ層は、あらかじめｎ型ドリフト領域２となるｎ型半導体を全面にエピタキシャル成長させた後に、ｎ+基板１に達するトレンチを設け、このトレンチにｐ型半導体を埋め込む方法（トレンチ埋め込み方式）により形成されてもよい。なお、多段エピタキシャル方式より、トレンチ埋め込み方式の方が、製造コストが低いため好ましい。さらに、研磨などによって、並列ｐｎ層の表面を露出させることで、ｎ+基板１と、並列ｐｎ層とからなる並列ｐｎ構造の半導体基板が作成される。
ついで、並列ｐｎ構造の半導体基板の第１主面側の表面層に、ｎ型表面バッファ領域５を形成する。ｎ型表面バッファ領域５は、エピタキシャル成長によって形成されてもよいし、イオン注入と熱拡散によって形成されてもよい。ついで、ｎ型表面バッファ領域５の表面に、選択的に絶縁膜１６の島を形成し、さらにゲート酸化膜６を形成する。ついで、絶縁膜１６およびゲート酸化膜６の上にゲート電極７となるポリシリコンを堆積する。ついで、ポリシリコンをパターニングして、第１ｐ型仕切領域３ａの上のポリシリコンを除去して、ゲート電極７の島を形成する。このとき、ゲート電極７のそれぞれの島と絶縁膜１６が、ストライプ状になるようにする。また、面積１に対する面積２の割合を０．１以上０．４以下にする。
ついで、ゲート電極７をマスクとして、チャネルとなるｐベース領域８を形成し、それぞれマスクを用いて、ｎ+ソース領域９とｐ+ピックアップ領域１０とを形成する。ついで、図示はしないが、並列ｐｎ構造の半導体基板とゲート電極７の表面に層間絶縁膜を形成する。さらに、層間絶縁膜にコンタクトホールを形成し、ソース電極１１を形成し、パッシベーションを施すことにより、実施の形態１にかかる半導体装置が完成する。
つぎに、実施の形態１にかかる半導体装置の耐圧について説明する。実施の形態１にかかる半導体装置においては、図１または図２に示すように、絶縁膜１６が設けられているため、ｎ型表面バッファ領域５の表面の電界の集中を抑制し、耐圧が低下しない。例えば、ゲート酸化膜６の厚さが１０００Åで、絶縁膜１６の厚さが４０００Åの場合に、オン抵抗を同様にして、第２従来例と耐圧を比較する。オン抵抗が、例えば１８ｍΩｃｍ2の場合、第２従来例の耐圧が１００Ｖ程度であるのに対して、実施の形態１にかかる半導体装置の耐圧が７００Ｖ程度以上となる。このように、実施の形態１にかかる半導体装置においては、従来より耐圧が増加する。
図３は、実施の形態１にかかる半導体装置における、規格化したオン抵抗、ｄＶds／ｄｔまたは耐圧と、面積１に対する面積２の割合（面積２／面積１）と、の関係について示す特性図である。図３においては、ｎ型ドリフト領域の幅Ｗｎおよびｐ型仕切領域の幅Ｗｐが、ともに４μｍ程度以下の場合について説明する。
図３に示すように、面積１に対する面積２の割合を上述の（１）式を満たす値にする理由は、面積１に対する面積２の割合が、０．１より小さくなると、ｎ型表面バッファ領域の表面に電界が集中し、耐圧が低下するからである。また、面積１に対する面積２の割合が、０．４より大きくなると、オン抵抗およびｄＶds／ｄｔが急激に上昇するからである。このため、ターンオフ損失−ｄＶds／ｄｔのトレードオフ関係が悪化する。
ここで、上述の（１）式を満たすためには、ｎ型ドリフト領域の幅Ｗｎおよびｐ型仕切領域の幅Ｗｐが、４μｍ程度以下であるのが好ましい。その理由は、実施の形態１にかかる半導体装置においては、それぞれのゲート電極７の島の下に、絶縁膜１６の島が１つのみ形成されているためである。このため、絶縁膜１６が電界集中領域を覆い、かつ前述の（１）式を満たすためには、ｎ型表面バッファ領域５における電界集中領域間の幅（図２に示すＢからＢ’までの幅）を狭めなければならない。したがって、微細化を行い、ｎ型ドリフト領域２の幅Ｗｎおよびｐ型仕切領域の幅Ｗｐを、４μｍ程度以下にすることで、電界集中領域の幅を十分に狭くすることができるからである。
つぎに、実施の形態１にかかる半導体装置の変形例について説明する。図４は、実施の形態１にかかる半導体装置の第１変形例の平面構造について示す平面図である。また、図５は、図４の切断線Ｃ−Ｃ’の断面構造について示す断面図である。図４または図５に示すように、第１変形例においては、ｎ型ドリフト領域２および第２ｐ型仕切領域３ｂの表面に、ｎ型表面バッファ領域が形成されていない。第１変形例においては、ｐベース領域８の不純物濃度を少なくして、熱拡散処理を行う時間を短縮し、オン抵抗を下げることで、ｎ型表面バッファ領域が形成されていないことによるオン抵抗の上昇を相殺することができる。その他の構成は、図１または図２と同様のため、説明を省略する。
第１変形例によれば、ｎ型表面バッファ領域がないため、並列ｐｎ構造の半導体基板の表面における電界の集中を緩和することができる。
図６は、実施の形態１にかかる半導体装置の第２変形例の構造について示す断面図である。また、図７は、第１変形例に第２変形例を適用した半導体装置の構造について示す断面図である。なお、平面構造は図１または図４と同様であるため説明を省略する。図６または図７に示すように、第２変形例においては、並列ｐｎ層とｎ+基板１との間に、ｎ型ドリフト領域２とは不純物濃度が異なるｎ型裏面バッファ領域１５が設けられている。
また、図８は、実施の形態１にかかる半導体装置の第３変形例の構造について示す断面図である。また、図９は、第１変形例に第３変形例を適用した半導体装置の構造について示す断面図である。なお、平面構造は図１または図４と同様であるため説明を省略する。図８または図９に示すように、第３変形例においては、ｐ型仕切領域３（第１ｐ型仕切領域３ａおよび第２ｐ型仕切領域３ｂ）とｎ+基板１との間にのみ、ｎ型裏面バッファ領域１５が設けられている。
第２変形例および第３変形例によれば、ｐ型仕切領域３とｎ型裏面バッファ領域１５との界面から、ｎ型裏面バッファ領域１５とｎ+基板１との界面までのチャージバランスが、ｐ型仕切領域３とｎ型裏面バッファ領域１５との界面より第１主面側の領域とは異なるチャージバランスになる。したがって、実施の形態１および第１変形例よりもアバランシェ耐量を向上させることができる。
また、第２変形例および第３変形例によれば、ｎ+基板の第１主面側の表面から、並列ｐｎ構造の半導体基板の第１主面側までの厚さｔtotalを同一にした場合、ｎ型裏面バッファ領域の不純物濃度を、ｎ型ドリフト領域の不純物濃度よりも高くすることで、実施の形態１および第１変形例よりもオン抵抗を低くすることができる。
実施の形態１によれば、並列ｐｎ構造の半導体基板を用いて作製された、基板表面のＭＯＳ構造の幅が広く、ターンオフ損失−ｄＶds／ｄｔのトレードオフ関係が良好な半導体装置において、基板表面とゲート電極の間にゲート絶縁膜より厚い絶縁膜を形成し、かつゲート電極が活性領域を覆っているゲート電極の面積に対するゲート電極が絶縁膜を覆っている領域の面積を、０．１以上０．４未満にすることで、オン抵抗−耐圧のトレードオフ関係を改善することができる。
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置について説明する。図１０は、実施の形態２にかかる半導体装置の平面構造について示す平面図である。図１０に示すように、実施の形態２にかかる半導体装置の平面構造においては、第２ｐ型仕切領域３ｂの表面層に、ｐ+ピックアップ領域１０の島が形成され、ｐ+ピックアップ領域１０の島を囲むように、ｎ+ソース領域９が形成されている。さらに、ｎ+ソース領域９を囲むように、ｐベース領域８が形成され、その他の領域には、ｎ型表面バッファ領域５が形成されている。
ゲート電極７は、並列ｐｎ構造の半導体基板の第１主面側の全面の上に形成されている。そして、ｐ+ピックアップ領域１０およびｎ+ソース領域９の中央部を露出するように開口部が設けられている。ソース電極１１は、ゲート電極７と離れて、ｐ+ピックアップ領域１０およびｎ+ソース領域９の中央部の上に形成されている。したがって、ゲート電極７が、ｎ+ソース領域９の外周部と、ｐベース領域８と、ｎ型表面バッファ領域５との上に、平面形状が網目状となるように形成されている。
また、図１１は、図１０の切断線Ｇ−Ｇ’における断面構造について示す断面図である。図１１に示すように、ソース電極１１は、ｐ+ピックアップ領域１０およびｎ+ソース領域９の中央部と接している。したがって、ソース電極１１と、第１ｐ型仕切領域３ａと電気的に接続されている。また、ゲート電極７は、ｎ+ソース領域９の外周部と、ｐベース領域８と、ｎ型表面バッファ領域５との上に、ゲート酸化膜６を介して形成されている。
また、図１２は、図１０の切断線Ｈ−Ｈ’における断面構造について示す断面図である。図１２に示すように、第１ｐ型仕切領域３ａの表面には、ｎ型表面バッファ領域５が形成されている。ｎ型表面バッファ領域５の表面には、ｐベース領域８が第１ｐ型仕切領域３ａに接するように設けられている。それぞれのｐベース領域８の表面には、ｎ+ソース領域９が２箇所に設けられており、それぞれのｎ+ソース領域９に接するように、ｐ+ピックアップ領域１０が設けられている。ゲート電極７は、ｐベース領域８の、ｎ型表面バッファ領域５とｎ+ソース領域９とに挟まれた領域と、ｎ型表面バッファ領域５と、の上に、ゲート酸化膜６を介して設けられている。ソース電極１１は、ｎ+ソース領域９の一部とｐ+ピックアップ領域１０とに接するように設けられている。
また、図１３は、図１０の切断線Ｉ−Ｉ’における断面構造について示す断面図である。図１３に示すように、第２ｐ型仕切領域３ｂの表面には、ｎ型表面バッファ領域５が設けられている。ｎ型表面バッファ領域５の表面の全面にゲート酸化膜６を介してゲート電極７が設けられている。
つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２にかかる半導体装置は、ｎ型表面バッファ領域を形成した後に、ｎ型表面バッファ領域の表面の全面に、ゲート酸化膜を形成する。ついで、ゲート酸化膜の表面にゲート電極用のポリシリコンを形成する。さらに、ゲート電極用のポリシリコンをパターニングするときに、第１ｐ型仕切領域の上の領域に、奥行き方向と平行な方向に、所定の間隔で開口部を形成する。後の工程は、実施の形態１と同様のため、説明を省略する。
つぎに、実施の形態２にかかる半導体装置と、第１従来例および第２従来例とを比較する。ここで、第１従来例または第２従来例においては、図３２または図３４に示すように、ゲート電極４７が、奥行き方向と平行な方向で、ストライプ状に形成されている。また、第１従来例または第２従来例において、隣り合うソース電極の一方の端の間の幅（セルピッチ）を、それそれＳｃ３またはＳｃ４とする。例えば、第２従来例において、セルピッチＳｃ４は、隣り合う第１ｐ型仕切領域３ｂの間隔となるため、セルピッチＳｃ４の方向が奥行き方向と直交した方向となる。
したがって、例えば、第２従来例のように、第２ｐ型仕切領域４３ｂを形成し、隣り合う第１ｐ型仕切領域４３ａの間隔を広げると、単位面積あたりのオン抵抗が上昇するという問題がある。また、耐圧−アバランシェ耐量のトレードオフ関係を改善するためには、ｎ型表面バッファ領域の濃度Ｎ1を下げなければならなく、このためにオン抵抗が上昇してしまうという問題がある。
まず、実施の形態２にかかる半導体装置オン抵抗について説明する。図１０に示すように、奥行き方向と直交する方向における、隣り合うソース電極の一方の端の間の幅をセルピッチＳｃ１とし、同方向におけるｎ型表面バッファ領域５の残し部分をネック長Ｌｎ１とする。Ｓｃ１は、次の（２）式によって与えられる。
Ｓｃ１＝２・Ｗｎ＋Ｗｐ1＋Ｗｐ2 ・・・（２）
また、図１０に示すように、奥行き方向と平行な方向における、隣り合うソース電極の一方の端の間の幅をセルピッチＳｃ２とし、同方向におけるｎ型表面バッファ領域５の残し部分をネック長Ｌｎ２とする。
実施の形態２にかかる半導体装置の単位面積あたりのオン抵抗ＲｏｎＡは、次の（３）式によって与えられる。但し、（３）式において、ＲｏｎＡにおけるネック長Ｌｎ１を経路とする成分をＲｏｎ１、ＲｏｎＡにおけるネック長Ｌｎ２を経路とする成分をＲｏｎ２とする。
ＲｏｎＡ＝（Ｓｃ１・Ｓｃ２）／｛（１／Ｒｏｎ１）＋（１／Ｒｏｎ２）｝ ・・・（３）
また、Ｒｏｎ１は、次の（４）式によって与えられる。但し、（４）式において、チャネルのシート抵抗をＲch-sh、チャネル長をＬｃｈ、ｎ型ドリフト領域２の抵抗率をρ2、ｎ型ドリフト領域２の厚さをｔ2、ｎ型表面バッファ領域５の抵抗率をρ5、ｎ型表面バッファ領域５の厚さをｔ5とする。
Ｒｏｎ１≡｛Ｒch-sh・Ｌｃｈ／（Ｓｃ２−Ｌｎ２）｝＋｛ρ2・ｔ2／（２・Ｗｎ・Ｓｃ２）｝＋｛ρ5・ｔ5／（Ｌｎ１・（Ｓｃ２−Ｌｎ２））｝ ・・・（４）
また、Ｒｏｎ２は、次の（５）式によって与えられる。
Ｒｏｎ２≡｛Ｒch-sh・Ｌｃｈ／（Ｓｃ１−Ｌｎ１）｝＋｛ρ2・ｔ2／（２・Ｌｎ２・Ｓｃ１）｝＋｛ρ5・ｔ5／（Ｌｎ２・（Ｓｃ１−Ｌｎ１））｝ ・・・（５）
また、第２従来例の半導体装置の単位面積あたりのオン抵抗Ｒｏｎ４・Ａは、次の（６）式によって与えられる。但し、第２従来例のセルピッチＳｃ４をセルピッチＳｃ１と同様とし、第２従来例のネック長Ｌｎ４をネック長Ｌｎ１と同様とする。
Ｒｏｎ４・Ａ≡｛（Ｒch-sh・Ｌｃｈ）＋｛ρ2・ｔ2／（２・Ｗｎ）｝・Ｓｃ１＋｛（ρ5・ｔ5／Ｌｎ１）｝・Ｓｃ１ ・・・（６）
また、第１従来例の半導体装置の単位面積あたりのオン抵抗Ｒｏｎ３・Ａは、次の（７）式によって与えられる。但し、第１従来例において同一のソース電極に接するｎ+ソース領域の外側同士の間の距離をＷSOURCEとする。
Ｒｏｎ３・Ａ≡｛（Ｒch-sh・Ｌｃｈ）＋｛ρ2・ｔ2／（２・Ｗｎ）｝・Ｓｃ３＋｛（ρ5・ｔ5／Ｌｎ３）｝・Ｓｃ３ ・・・（７）
ここで、セルピッチＳｃ３は、次の（８）式によって与えられ、ネック長Ｌｎ３は、次の（９）式によって与えられる。
Ｓｃ３＝Ｓｃ４／２＝Ｓｃ１／２ ・・・（８）
Ｌｎ３＝Ｓｃ３−（２・Ｌｃｈ＋ＷSOURCE） ・・・（９）
図１４は、ネック長の占める割合と、オン抵抗との関係について示す特性図である。図１４においては、横軸は、前述の（２）式〜（９）式を用いて算出した、セルピッチＳｃ２に対するネック長Ｌｎ２の占める割合（Ｌｎ２／Ｓｃ２）であり、縦軸は前述の（７）式において示したＲｏｎ３・Ａの値で規格化したオン抵抗である。
図１４において、破線は規格化した第１従来例のオン抵抗Ｒｏｎ３・Ａを示す。また、菱形印（◆）はオン抵抗Ｒｏｎ３・Ａで規格化した実施の形態２にかかる半導体装置のオン抵抗ＲｏｎＡ／Ｒｏｎ３・Ａを示す。また、四角印（□）はオン抵抗Ｒｏｎ３・Ａで規格化した第２従来例のオン抵抗Ｒｏｎ４・Ａ／Ｒｏｎ３・Ａを示す。
図１４に示すように、ネック長Ｌｎ２の占める割合が０．１以上０．７以下の間は、第１従来例および第２従来例よりも実施の形態２にかかる半導体装置のオン抵抗が低い。そして、実施の形態２にかかる半導体装置のオン抵抗は、ネック長Ｌｎ２の占める割合が０．４から０．５程度までの間で最適値となり、次の（１０）式を満たす。
ＲｏｎＡ≒０．３５・Ｒｏｎ３・Ａ≒０．７・Ｒｏｎ４・Ａ ・・・（１０）
一方、実施の形態２にかかる半導体装置のオン抵抗は、ネック長Ｌｎ２の占める割合が０．８以上となると急激に上昇する。その理由は、ネック長Ｌｎ２が増えることで、単位面積あたりのチャネル幅（チャネル密度）が減少し、そのためにオン抵抗が増加するからである。
また、図１５は、ネック長の占める割合と、ゲート−ドレイン間容量との関係について示す特性図である。図１５においては、縦軸は第１従来例のゲート−ドレイン間容量Ｃｇｄ４で規格化したＣｇｄ値であり、横軸はセルピッチＳｃ２に対するネック長の占める割合（Ｌｎ２／Ｓｃ２）である。また、図１５において、破線は規格化した第１従来例のゲート−ドレイン間容量Ｃｇｄ３を示し、菱形印（◆）はＣｇｄ３で規格化した実施の形態２にかかる半導体装置のゲート−ドレイン間容量Ｃｇｄ／Ｃｇｄ３を示す。また、四角印（□）はＣｇｄ３で規格化した第２従来例のゲート−ドレイン間容量Ｃｇｄ４／Ｃｇｄ３を示す。
図１５に示すように、実施の形態２にかかる半導体装置のゲート−ドレイン間容量Ｃｇｄは、第１従来例および第２従来例よりも大きい。また、実施の形態２にかかる半導体装置のオン抵抗が最適値となる、ネック長Ｌｎ２の占める割合（Ｌｎ２／Ｓｃ２）が０．４から０．５程度までの間では、ゲート−ドレイン間容量Ｃｇｄが、第１従来例のゲート−ドレイン間容量Ｃｇｄ３の約９倍程度となる。一方、第２従来例のゲート−ドレイン間容量Ｃｇｄ４は、ネック長Ｌｎ２の占める割合（Ｌｎ２／Ｓｃ２）が０．４から０．５程度までの間では、第１従来例のゲート−ドレイン間容量Ｃｇｄ３の約６．５倍程度にとどまる。
ここで、ｄＶds／ｄｔは、ゲート−ドレイン間容量Ｃｇｄにほぼ反比例して減少するため、ターンオフ損失Ｅｏｆｆが同じ場合、実施の形態２にかかる半導体装置は、第１従来例よりもｄＶds／ｄｔが１桁程度減少する。
このように、ネック長Ｌｎ２の占める割合（Ｌｎ２／Ｓｃ２）が０．１以上０．７以下の場合に、オン抵抗とゲート−ドレイン間容量とがともに第１従来例および第２従来例よりも良好となる。
また、セルピッチＳｃ１に対するネック長Ｌｎ１の占める割合（Ｌｎ１／Ｓｃ１）は、０．１以上０．７以下がよい。その理由は、ネック長Ｌｎ１の占める割合が０．７を超えると、チャネル密度が減少してオン抵抗が上昇するからである。また、ネック長Ｌｎ１の占める割合（Ｌｎ１／Ｓｃ１）が０．１未満の場合、オン抵抗がネック部分で上昇するからである。
なお、実施の形態２においては、ゲート電極７の開口部の形状を、正方形、長方形などの四角形としたが、これに限るものではない。例えば、ゲート電極７の開口部の形状は、多角形、円形、楕円形などでもよい。この場合、Ｌｎ１およびＬｎ２は、ゲート電極７の開口部の幅の平均値によって算出する。
また、ゲート電極７に設けられた開口部は、奥行き方向に直交する方向で、位置がずれていてもよい。すなわち、平面構造において、ゲート電極７の開口部が、千鳥格子状に形成されていてもよい。
実施の形態２によれば、単位面積あたりのチャネル幅が増え、オン抵抗を低減することができる。したがって、オン抵抗−耐圧のトレードオフ関係を改善することができる。また、単位面積あたりのネック部分の面積を増やすことで、ゲート−ドレイン間容量Ｃｇｄを増やし、ｄＶds／ｄｔを減少させるため、ターンオフ損失−ｄＶds／ｄｔのトレードオフ関係を改善することができる。
（実施の形態３）
図１６は、実施の形態３にかかる半導体装置の平面構造について示す平面図である。実施の形態３にかかる半導体装置は、実施の形態２に実施の形態１を適用した構造である。図１６に示すように、実施の形態３にかかる半導体装置においては、網目状のゲート電極７と第２ｐ型仕切領域３ｂとの間に、絶縁膜１６が形成されている。絶縁膜１６の長手方向は、奥行き方向と平行となっている。
また、図１７は、図１６の切断線Ｌ−Ｌ’における断面構造について示す断面図である。図１７に示すように、第２ｐ型仕切領域３ｂの表面全面に、ｎ型表面バッファ領域５が形成され、ｎ型表面バッファ領域５の表面全面には、絶縁膜１６が形成されている。なお、実施の形態３においては、切断線Ｊ−Ｊ’における断面構造は、図２と同様のため、説明を省略する。また、切断線Ｋ−Ｋ’における断面構造は、図１２と同様のため、説明を省略する。
ここで、図１６に示すように、ゲート電極７の、奥行き方向と平行な方向における開口部間の幅Ｗｙは、次の（１１）式によって与えられる。但し、（１１）式において、ゲート電極７の、奥行き方向と直交する方向における開口部間の幅をＷｘ、絶縁膜１６の、奥行き方向と直交する方向における幅をＷ16とする。
Ｗｙ≦（Ｗｘ−Ｗ16）／２ ・・・（１１）
実施の形態３においては、空乏層がゲート電極７の開口部を囲むように広がる。このため、幅Ｗｙが上述の式（１１）を満たすことで、ゲート酸化膜６の下のｎ型表面バッファ領域５において電界が集中するのを防ぎ、耐圧が低下するのを防ぐことができる。
実施の形態３によれば、実施の形態１と、実施の形態２とを組み合わせた効果を得ることができる。
（実施の形態４）
つぎに、実施の形態４にかかる半導体装置について説明する。図１８は、実施の形態４にかかる半導体装置の構造について示す断面図である。図１８に示すように、実施の形態４においては、ｐ型仕切領域の繰り返しにおいて、第１ｐ型仕切領域３ａの間に、第２ｐ型仕切領域３ｂがｎ個（図１８においては２個）設けられている。すなわち、セルピッチＳｃ１が、次の（１２）式によって与えられる。但し、ｎは１以上とする。
Ｓｃ１＝（ｎ＋１）・Ｗｎ＋Ｗｐ1＋ｎ・Ｗｐ2 ・・・（１２）
つぎに、実施の形態４を実施の形態２に適用した例と、第２従来例とを比較する。図１９は、隣り合う第１ｐ型仕切領域の間の第２ｐ型仕切領域の個数と、規格化したオン抵抗との関係について示す特性図である。なお、図１９においては、セルピッチＳｃ２に対するネック長Ｌｎ２の占める割合（Ｌｎ２／Ｓｃ２）を、図１４において示した最適値（例えば０．４）にして、オン抵抗を第２従来例のオン抵抗Ｒｏｎ４・Ａによって規格化している。また、Ｓｃ１およびＳｃ２、Ｌｎ１およびＬｎ２は、一定の値である。すなわち、第２ｐ型仕切領域３ｂの個数ｎの値が大きいほど微細化していることを示す。
また、図１９においては、四角印（□）は規格化した第２従来例のオン抵抗Ｒｏｎ４・Ａ≡１を示す。また、菱形印（◆）はオン抵抗Ｒｏｎ４・Ａで規格化した実施の形態４にかかる半導体装置のオン抵抗ＲｏｎＡ／Ｒｏｎ４・Ａを示す。図１９に示すように、第２従来例は、セルピッチが一定の場合、微細化の度合いが高くなっても、オン抵抗が一定であるが、実施の形態４にかかる半導体装置においては、微細化の度合いが高くなるにしたがって、オン抵抗が低くなる。特に、第２ｐ型仕切領域３ｂの個数ｎが４個以上の場合、実施の形態４にかかる半導体装置のオン抵抗は、第２従来例のオン抵抗の半分以下の値となる。
実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。また、実施の形態４によれば、微細化をしても、オン抵抗を低くすることができる。
（実施の形態５）
つぎに、実施の形態５にかかる半導体装置ついて説明する。実施の形態５にかかる半導体装置は、実施の形態４において、第２ｐ型仕切領域３ｂの個数ｎが０個の場合の構造である。すなわち、第２ｐ型仕切領域３ｂが形成されず、ｎ型ドリフト領域２と第１ｐ型仕切領域３ａとが交互に形成された構造となっている。
つぎに、実施の形態５を実施の形態２に適用した例と、第１従来例とを比較する。図２０は、実施の形態５にかかる半導体装置における、規格化したオン抵抗と、セルピッチＳｃ１に対するネック長Ｌｎ１の占める割合（Ｌｎ１／Ｓｃ１）と、の関係について示す特性図である。図２０においては、オン抵抗を第１従来例のオン抵抗Ｒｏｎ３・Ａで規格化している。図２０に示すように、実施の形態５にかかる半導体装置は、ネック長Ｌｎ１の占める割合を増加させると０．４までの範囲でオン抵抗が減少し、０．４より大きくなるとオン抵抗が上昇する。そして、ネック長Ｌｎ１の占める割合が０．８以上では、第１従来例のオン抵抗より大きくなる。
オン抵抗が大きくなる理由は、ネック長Ｌｎ１の占める割合を大きくすることにともない、ｎ型ドリフト領域２および第１ｐ型仕切領域３ａの幅が広くなるためである。したがって、ゲート電極７を網目状とすることで増大したチャネル密度よりも、ｎ型ドリフト領域２および第１ｐ型仕切領域３ａの幅が広くなることによるチャネル密度の減少が多くなってしまう。このように、チャネル密度が減少することでオン抵抗の減少が妨げられるからである。
また、図２１は、実施の形態５における、規格化したゲート−ドレイン間容量Ｃｇｄと、セルピッチＳｃ１に対するネック長Ｌｎ１の占める割合（Ｌｎ１／Ｓｃ１）と、の関係について示す特性図である。図２１に示すように、実施の形態５にかかる半導体装置のゲート−ドレイン間容量Ｃｇｄは、第１従来例のゲート−ドレイン間容量Ｃｇｄ３よりも大きい。そして、セルピッチＳｃ１に対するネック長Ｌｎ１の占める割合（Ｌｎ１／Ｓｃ１）が増大するにつれて、実施の形態５にかかる半導体装置のゲート−ドレイン間容量Ｃｇｄと、第１従来例のゲート−ドレイン間容量Ｃｇｄ３との値が近接する。
実施の形態５によれば、第２ｐ型仕切領域が形成されていない場合、セルピッチＳｃ１に対するネック長Ｌｎ１の占める割合（Ｌｎ１／Ｓｃ１）が０．１以上０．７以下の場合に、オン抵抗を低減し、かつターンオフ損失−ｄＶds／ｄｔのトレードオフ関係を良好にすることができる。
（実施の形態６）
図２２は、実施の形態６にかかる半導体装置の構造について示す平面図である。また、図２３は、図２２の切断線Ｄ−Ｄ’における断面構造について示す断面図である。図２３に示すように、実施の形態６にかかる半導体装置においては、隣り合う第１ｐ型仕切領域３ａの間の、ｎ型表面バッファ領域５とゲート電極７との間の、２箇所に絶縁膜１６の島が形成されている。また、図２２に示すように、隣り合う第１ｐ型仕切領域３ａの間において、絶縁膜１６の２つの島のそれぞれの長手方向と、ゲート電極７の長手方向とが平行である。
つぎに、実施の形態６にかかる半導体装置と、実施の形態１にかかる半導体装置とを比較する。図２４は、実施の形態１にかかる半導体装置における、規格化したオン抵抗、ｄＶds／ｄｔまたは耐圧と、面積１に対する面積２の割合（面積２／面積１）と、の関係について示す特性図である。図２４においては、実施の形態１にかかる半導体装置において、ｎ型ドリフト領域の幅Ｗｎおよびｐ型仕切領域の幅Ｗｐが、ともに６μｍ程度以上の場合について説明する。図２４に示すように、面積１に対する面積２の割合（面積２／面積１）が０．２程度で、オン抵抗が急激に上昇する。
図２５は、実施の形態６にかかる半導体装置における、規格化したオン抵抗、ｄＶds／ｄｔまたは耐圧と、面積１に対する面積２の割合（面積２／面積１）と、の関係について示す特性図である。図２５においては、実施の形態６にかかる半導体装置において、ｎ型ドリフト領域の幅Ｗｎおよびｐ型仕切領域の幅Ｗｐが、ともに４μｍ程度以上の場合について説明する。図２５に示すように、実施の形態６によれば、ｎ型ドリフト領域の幅Ｗｎおよびｐ型仕切領域の幅Ｗｐを４μｍ程度以上にしても、実施の形態１と同様の特性を示す。その理由は、実施の形態６にかかる半導体装置おいては、絶縁膜１６の島が複数箇所に形成されているからである。このため、隣り合うｎ型ドリフト領域の間に、電界集中領域が複数箇所あっても、それぞれの電界集中領域に別々の絶縁膜１６の島を形成することができるため、面積２を狭くすることができる。
なお、図２５に示すように、面積１に対する面積２の割合（面積２／面積１）は、実施の形態１と同様に、前述の（１）式を満たすようにする。なお、実施の形態６においては、絶縁膜１６の島が、２つより多くてもよい。
また、図２６は、実施の形態６にかかる半導体装置の変形例について示す断面図である。図２６に示すように、例えば、トレンチ埋め込み方式によって、並列ｐｎ層を形成する場合、ｎ型ドリフト領域２とｐ型仕切領域３の高さが異なり、第１主面側の表面が凹凸形状になることがある。このため、凸部分の両端に、電界が集中しやすくなり、この部分の耐圧が低下する。図２６に示すように、実施の形態６においては、所望の領域に所望の個数の絶縁膜を形成することができるため、凸部分の両端を覆うように絶縁膜１６を形成することで、耐圧が低下するのを抑制することができる。
図２７は、実施の形態６を実施の形態２に適用した例を示す平面図である。図２７に示すように、ゲート電極７と、ネック部分との間に、奥行き方向に延びる絶縁膜１６の島が複数個（図２７においては２個）形成されている。
図２８は、実施の形態６を実施の形態４に適用した例を示す断面図である。図２８に示すように、第１ｐ型仕切領域３ａの間に、第２ｐ型仕切領域３ｂがｎ個（図２８においては２個）設けられており、かつ電界集中領域が複数の場合でも、電界集中領域ごとに絶縁膜１６の島を形成することができる。
実施の形態６によれば、実施の形態１〜実施の形態５と同様の効果を得ることができる。さらに、実施の形態１と比べると、同じ耐圧の場合、さらにオン抵抗を下げることができる。また、ゲート−ドレイン間容量Ｃｇｄを、実施の形態１よりも増やすことができるため、ターンオフ損失−ｄＶds／ｄｔのトレードオフ関係をさらに改善することができる。
（実施の形態７）
図２９は、実施の形態７にかかる半導体装置の平面構造について示す平面図である。図２９に示すように、実施の形態７においては、奥行き方向と直交する方向において、ゲート電極７とネック部分の表面との間にも絶縁膜１６が形成されている。また、絶縁膜１６が、奥行き方向に平行な方向と、奥行き方向と直交する方向と、において接している。
また、図３０は、図２９の切断線Ｑ−Ｑ’における断面構造について示す断面図である。図３０に示すように、実施の形態７にかかる半導体装置においては、ｎ型表面バッファ領域５のネック部分の表面に絶縁膜１６が形成されている。なお、実施の形態７にかかる半導体装置においては、絶縁膜１６の一部がゲート電極７からはみ出していてもよい。
実施の形態７によれば、ｎ型表面バッファ領域の表面での電界の集中をさらに抑制することができる。このため、ゲート電極の、奥行き方向における開口部間の幅Ｗｙを広くすることができる。したがって、オン抵抗を低減するために、ゲート電極がｎ型表面バッファ領域を覆う面積を広くしても、耐圧が低下するのを防ぐことができる。
（実施の形態８）
図３１は、実施の形態８にかかる半導体装置の構造について示す平面図である。図３１に示すように、実施の形態８にかかる半導体装置においては、奥行き方向と直交する方向のネック部分の表面に形成された絶縁膜１６と、奥行き方向と平行な方向のネック部分の表面に形成された絶縁膜１６と、が離れている。また、図３１の切断線Ｘ−Ｘ’における断面構造、切断線Ｙ−Ｙ’における断面構造、切断線Ｚ−Ｚ’における断面構造は、それぞれ図２、図３０、図１７と同様のため、説明を省略する。
実施の形態８によれば、実施の形態７よりも面積１に対する面積２の割合（面積２／面積１）を減らすことができるため、オン抵抗を下げることができる。
（実施の形態９）
つぎに、実施の形態９にかかる半導体装置について説明する。実施の形態９にかかる半導体装置は、並列ｐｎ層の各半導体領域の幅や厚さ、またはｎ型表面バッファ領域の濃度が異なる。実施の形態９にかかる半導体装置においては、ｎ型ドリフト領域の幅Ｗｎと、第１ｐ型仕切領域の幅Ｗｐ1と、第２ｐ型仕切領域の幅Ｗｐ2とは、それぞれいずれかと同等でもよいし異なっていてもよい。また、実施の形態９にかかる半導体装置においては、ｎ型ドリフト領域の厚さｔ2と、第１ｐ型仕切領域の厚さｔ3aと、第２ｐ型仕切領域の厚さｔ3bとは、それぞれいずれかと同等でもよいし異なっていてもよい。また、実施の形態３にかかる半導体装置においては、ｎ型表面バッファ領域の不純物濃度Ｎ1とｎ型ドリフト領域の不純物濃度Ｎ0が、同等でもよいし異なっていてもよい。
つぎに、実施の形態９を実施の形態２に適用した場合の一例について説明する。実施の形態９にかかる半導体装置において、耐圧の最適値は、次の（１３）式によって与えられる。但し、（１３）式において、ｎ型表面バッファ領域の厚さをｔ5とする。
Ｗｐ1・ｔ3a・Ｐ1＋Ｗｐ2・ｔ3b・Ｐ2＝２・Ｗｎ・ｔ2・Ｎ0＋｛Ｌｎ１＋（Ｓｃ１−Ｌｎ１）・Ｌｎ２／Ｓｃ２｝・ｔ5・Ｎ1 ・・・（１３）
また、セルピッチＳｃ１は、次の（１４）式によって与えられる。
Ｓｃ１≡２・Ｗｎ＋Ｗｐ1＋Ｗｐ2 ・・・（１４）
ここで、前述の（１３）式は、耐圧の最適値を与える理想的な条件である。しかし、実際には、並列ｐｎ層のプロファイル形状や濃度のばらつきによって、（１３）式の条件からずれる場合がある。ずれによる耐圧良品率（歩留まり）の減少を抑えるために、次の（１５）式を満たす必要がある。
０．８５＜（Ｗｐ1・ｔ3a・Ｐ1＋Ｗｐ2・ｔ3b・Ｐ2）／［２・Ｗｎ・ｔ2・Ｎ0＋｛Ｌｎ１＋（Ｓｃ１−Ｌｎ１）・Ｌｎ２／Ｓｃ２｝・ｔ2・Ｎ1］＜１．１５ ・・・（１５）
さらに、耐圧−アバランシェ耐量のトレードオフ関係を改善するためには、上述の（１５）式を満たし、かつ前述の（１３）式よりも実効的な不純物濃度が若干ｐ型もしくはｎ型になるようにするのがよい。なお、耐圧の低下を防ぐためには、ｎ型表面バッファ領域の不純物濃度Ｎ1が、ｎ型ドリフト領域の不純物濃度Ｎ0よりも低い方が好ましい。
また、ｎ型表面バッファ領域の不純物濃度Ｎ1、ｎ型ドリフト領域の不純物濃度Ｎ0、ｎ型表面バッファ領域の厚さｔ5、ｎ型ドリフト領域の厚さｔ2は、次の（１６）式または（１７）式を満たすようにする。その理由は、ｎ型表面バッファ領域の厚さｔ5が、（１６）式の右辺以上に厚いと、オン抵抗が高くなるからである。また、ｎ型表面バッファ領域の不純物濃度Ｎ1が、（１７）式の右辺以下に低いと、Ｌｎ１およびＬｎ２が短くなり、オン抵抗が上昇し、ターンオフ損失Ｅｏｆｆ−ｄＶds／ｄｔのトレードオフ関係が悪化するためである。
ｔ5＜５・ｔ2（Ｎ1／Ｎ0） ・・・（１６）
Ｎ1＞０．２・（ｔ5／ｔ2）・Ｎ0 ・・・（１７）
なお、実施の形態９においては、各半導体領域の不純物濃度を調節する代わりに、各半導体領域の厚さや各半導体領域の幅を調節することでも、同様の効果を得ることができる。
また、ｎ型ドリフト領域２、ｎ型表面バッファ領域５、第１ｐ型仕切領域３ａ、第２ｐ型仕切領域３ｂの不純物濃度は、深さ方向に濃度が均一でもよいし、不均一でもよい。深さ方向に濃度が不均一の場合、ｎ型ドリフト領域２、ｎ型表面バッファ領域５の不純物濃度を、前述の（１７）式を満たし、かつ第２主面側から第１主面側に向かって、薄くなるようにする。もしくは、第１ｐ型仕切領域３ａまたは第２ｐ型仕切領域３ｂの少なくともいずれか一方の不純物濃度を濃くする。このようにすることで、アバランシェ耐量が改善され、アバランシェ耐量−耐圧のトレードオフ関係が向上する。
実施の形態９によれば、実施の形態２と同様の効果を得ることができる。さらに、耐圧−アバランシェ耐量−オン抵抗のトレードオフ関係を改善することができる。
なお、上述の半導体装置の説明においては、ｎ+ドレイン領域である抵抗率の低いｎ+基板の第１主面側の表面に、並列ｐｎ層を形成した、ＭＯＳＦＥＴについて示したが、抵抗率の低いｐ+基板の第１主面側の表面に、並列ｐｎ層を形成した、ＩＧＢＴ等の構造にも適用可能である。
なお、上述の半導体装置の説明においては第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、大電力用半導体素子の製造に有用であり、特に、並列ｐｎ構造の半導体基板を有し、高耐圧化とオン抵抗の特性の改善を両立させることのできる半導体装置に適している。
１ ｎ+基板
２ ｎ型ドリフト領域（第１導電型半導体領域）
３ ｐ型仕切領域（第２導電型半導体領域）
３ａ 第１ｐ型仕切領域（第１の第２導電型半導体領域）
３ｂ 第２ｐ型仕切領域（第２の第２導電型半導体領域）
５ ｎ型表面バッファ領域
６ ゲート酸化膜
７ ゲート電極
８ ｐベース領域
９ ｎ+ソース領域
１０ ｐ+ピックアップ領域
１１ ソース電極
１２ ドレイン電極
１６ 絶縁膜

Claims (22)

  1. 高不純物濃度の半導体基板と、
    前記半導体基板の表面に設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層と、
    前記第２導電型半導体領域の表面層の複数箇所に設けられた第１導電型のソース領域と、
    前記ソース領域と前記第２導電型半導体領域との間に設けられた第２導電型のベース領域と、
    前記並列ｐｎ層の表面にゲート酸化膜を介して設けられたゲート電極と、
    前記並列ｐｎ層の表面の、前記ソース領域の中心部を露出させるように、前記ゲート電極および前記ゲート酸化膜に設けられた開口部と、
    前記開口部において、前記ソース領域に電気的に接続し、かつ、前記ゲート電極と離れて設けられたソース電極と、
    前記並列ｐｎ層の表面の、前記ベース領域および前記ソース領域以外のネック部分と、前記ゲート電極との間に選択的に設けられた、前記ゲート酸化膜よりも厚い絶縁膜と、
    を備え、
    前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、前記ネック部分の表面に前記絶縁膜の島が複数個設けられていることを特徴とする半導体装置。
  2. 前記ゲート電極の長手方向と、前記絶縁膜の長手方向とが平行な方向であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極と、前記絶縁膜とが、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向において、ストライプ状になるように形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 高不純物濃度の半導体基板と、
    前記半導体基板の表面に設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層と、
    前記第２導電型半導体領域の表面層の複数箇所に設けられた第１導電型のソース領域と、
    前記ソース領域と前記第２導電型半導体領域との間に設けられた第２導電型のベース領域と、
    前記並列ｐｎ層の表面にゲート酸化膜を介して設けられたゲート電極と、
    前記並列ｐｎ層の表面の、前記ソース領域の中心部を露出させるように、前記ゲート電極および前記ゲート酸化膜に設けられた開口部と、
    前記開口部において、前記ソース領域に電気的に接続し、かつ、前記ゲート電極と離れて設けられたソース電極と、
    前記並列ｐｎ層の表面の、前記ベース領域および前記ソース領域以外のネック部分と、前記ゲート電極との間に選択的に設けられた、前記ゲート酸化膜よりも厚い絶縁膜と、
    を備え、
    前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、前記並列ｐｎ層と前記ゲート電極との間に、前記ゲート酸化膜よりも厚い絶縁膜が更に設けられていることを特徴とする半導体装置。
  5. 前記並列ｐｎ層と前記ゲート電極との間に形成された前記ゲート酸化膜よりも厚い絶縁膜の厚さが、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向と、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向とにおいて、厚さが等しいことを特徴とする請求項４に記載の半導体装置。
  6. 前記並列ｐｎ層と前記ゲート電極との間に形成された前記ゲート酸化膜よりも厚い絶縁膜が、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向と、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向とにおいて、接することを特徴とする請求項４または５に記載の半導体装置。
  7. 前記並列ｐｎ層と前記ゲート電極との間に形成された前記ゲート酸化膜よりも厚い絶縁膜が、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向と、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向とにおいて、離れていることを特徴とする請求項４または５に記載の半導体装置。
  8. 高不純物濃度の半導体基板と、
    前記半導体基板の表面に設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層と、
    前記第２導電型半導体領域の表面層の複数箇所に設けられた第１導電型のソース領域と、
    前記ソース領域と前記第２導電型半導体領域との間に設けられた第２導電型のベース領域と、
    前記並列ｐｎ層の表面にゲート酸化膜を介して設けられたゲート電極と、
    前記並列ｐｎ層の表面の、前記ソース領域の中心部を露出させるように、前記ゲート電極および前記ゲート酸化膜に設けられた開口部と、
    前記開口部において、前記ソース領域に電気的に接続し、かつ、前記ゲート電極と離れて設けられたソース電極と、
    を備え、
    前記並列ｐｎ層において、前記第２導電型半導体領域は、前記ベース領域が形成された第１の第２導電型半導体領域と、前記ベース領域が形成されていない第２の第２導電型半導体領域と、が交互に形成されていることを特徴とする半導体装置。
  9. 前記第１の第２導電型半導体領域間は等間隔に形成されており、前記第１の第２導電型半導体領域の間に、前記第２の第２導電型半導体領域が複数個形成されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体基板と、前記第２の第２導電型半導体領域との間に、第１導電型の裏面バッファ領域が設けられていることを特徴とする請求項８または９に記載の半導体装置。
  11. 前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向において、前記半導体装置のセルピッチＳｃ２と、セルピッチと平行な方向のネック部分の長さＬｎ２とが、
    ０．１≦Ｌｎ２／Ｓｃ２≦０．７
    を満たすことを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
  12. 前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、前記半導体装置のセルピッチＳｃ１と、セルピッチと平行な方向のネック部分の長さＬｎ１とが、
    ０．１≦Ｌｎ１／Ｓｃ１≦０．７
    を満たすことを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
  13. 前記セルピッチと平行な方向のネック部分の表面層に、第１導電型の表面バッファ領域が形成されていることを特徴とする請求項１１または１２に記載の半導体装置。
  14. 前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向において、前記半導体装置のセルピッチＳｃ２と、セルピッチと平行な方向のネック部分の長さＬｎ２とが、
    ０．１≦Ｌｎ２／Ｓｃ２≦０．７
    を満たし、
    または、
    前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、前記半導体装置のセルピッチＳｃ１と、セルピッチと平行な方向のネック部分の長さＬｎ１とが、
    ０．１≦Ｌｎ１／Ｓｃ１≦０．７
    を満たし、
    前記セルピッチと平行な方向のネック部分の表面層に、第１導電型の表面バッファ領域が形成されており、
    前記第１導電型半導体領域の幅、厚さおよび濃度が、Ｗｎ、ｔ2およびＮ0であり、前記第１の第２導電型半導体領域の幅、厚さおよび濃度が、Ｗｐ1、ｔ3aおよびＰ1であり、前記第２の第２導電型半導体領域の幅、厚さおよび濃度が、Ｗｐ2、ｔ3bおよびＰ2であり、
    前記表面バッファ領域の厚さおよび濃度が、ｔ5およびＮ1である場合、
    ０．８５＜（Ｗｐ1・ｔ3a・Ｐ1＋Ｗｐ2・ｔ3b・Ｐ2）／［２・Ｗｎ・ｔ2・Ｎ0＋｛Ｌｎ１＋（Ｓｃ１−Ｌｎ１）・Ｌｎ２／Ｓｃ２｝・ｔ5・Ｎ1］＜１．１５
    を満たすことを特徴とする請求項８〜１０のいずれか一つに記載の半導体装置。
  15. 前記表面バッファ領域の厚さｔ5が、
    ｔ5＜５・ｔ2（Ｎ1／Ｎ0）
    または
    Ｎ1＞０．２・（ｔ5／ｔ2）・Ｎ0
    を満たすことを特徴とする請求項１４に記載の半導体装置。
  16. 前記ゲート電極に形成された前記開口部の形状が多角形、円形または楕円形のいずれかであることを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置。
  17. 前記ゲート電極に形成された前記開口部は、前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、位置がずれていることを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置。
  18. 前記半導体基板と、前記並列ｐｎ層との間に、第１導電型の裏面バッファ領域が設けられていることを特徴とする請求項１〜１７のいずれか一つに記載の半導体装置。
  19. 前記半導体基板は、第１導電型または第２導電型の一方の導電型であることを特徴とする請求項１〜１８のいずれか一つに記載の半導体装置。
  20. 高不純物濃度の半導体基板と、
    前記半導体基板の表面に設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層と、
    前記第２導電型半導体領域の表面層の複数箇所に設けられた第１導電型のソース領域と、
    前記ソース領域と前記第２導電型半導体領域との間に設けられた第２導電型のベース領域と、
    前記並列ｐｎ層の表面にゲート酸化膜を介して設けられたゲート電極と、
    前記並列ｐｎ層の表面の、前記ソース領域の中心部を露出させるように、前記ゲート電極および前記ゲート酸化膜に設けられた開口部と、
    前記開口部において、前記ソース領域に電気的に接続し、かつ、前記ゲート電極と離れて設けられたソース電極と、
    を備え、
    前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と平行な方向において、半導体装置のセルピッチＳｃ２と、セルピッチと平行な方向のネック部分の長さＬｎ２とが、
    ０．１≦Ｌｎ２／Ｓｃ２≦０．７
    を満たすことを特徴とする半導体装置。
  21. 前記Ｓｃ２と、前記Ｌｎ２とが、
    ０．４≦Ｌｎ２／Ｓｃ２≦０．５
    を満たすことを特徴とする請求項２０に記載の半導体装置。
  22. 高不純物濃度の半導体基板と、
    前記半導体基板の表面に設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に配置した並列ｐｎ層と、
    前記第２導電型半導体領域の表面層の複数箇所に設けられた第１導電型のソース領域と、
    前記ソース領域と前記第２導電型半導体領域との間に設けられた第２導電型のベース領域と、
    前記並列ｐｎ層の表面にゲート酸化膜を介して設けられたゲート電極と、
    前記並列ｐｎ層の表面の、前記ソース領域の中心部を露出させるように、前記ゲート電極および前記ゲート酸化膜に設けられた開口部と、
    前記開口部において、前記ソース領域に電気的に接続し、かつ、前記ゲート電極と離れて設けられたソース電極と、
    を備え、
    前記第１導電型半導体領域と、前記第２導電型半導体領域との界面と直交する方向において、半導体装置のセルピッチＳｃ１と、セルピッチと平行な方向のネック部分の長さＬｎ１とが、
    ０．１≦Ｌｎ１／Ｓｃ１≦０．７
    を満たすことを特徴とする半導体装置。
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