CN112289850A - 一种分裂栅mosfet器件的制备方法及分裂栅mosfet器件 - Google Patents

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Abstract

本发明涉及半导体技术领域，尤其涉及一种分裂栅MOSFET器件的制备方法及分裂栅MOSFET器件，其中，包括：步骤S1、提供一衬底，于衬底上形成一外延层，外延层的底面宽度与衬底的顶面宽度相等；外延层由下至上对应的电阻率呈非均匀渐变式变化。有益效果：通过衬底上形成外延层，并使得外延层由下至上对应的电阻率呈非均匀渐变式变化，以优化器件内部电场分布，使同一尺寸的器件的相同位置二维击穿电场线的覆盖面积更大，在提升电场强度的同时，靠近衬底方向的电场强度明显增加，耗尽区向下展宽，从而提升击穿电压，且在相同目标电压下，减小导通电阻，降低器件静态损耗。

Description

一种分裂栅MOSFET器件的制备方法及分裂栅MOSFET器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种分裂栅MOSFET器件的制备方法及分裂栅MOSFET器件。
背景技术
分裂栅MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor金属-氧化物半导体场效应晶体管)功率器件是一种基于传统沟槽式U-MOSFET的一种改进型的沟槽式功率MOSFET，其开关速度更快，开关损耗更低，具有更好的器件性能。
传统沟槽式U-MOSFET在深沟槽内只有一层多晶硅，而分裂栅MOSFET采用的是电荷耦合结构，即分裂栅MOSFET的深沟槽具有两层多晶硅，上层多晶硅为栅极多晶硅，下层多晶硅为源极多晶硅，由于分裂栅一方面作为体内多晶场板，以辅助耗尽漂移区，从而优化器件漂移区的电场分布，另一方面减小栅电极和漏电极之间的交叠面积以降低栅漏电容，因此该分裂栅器件兼具低比导通电阻和低栅电荷的优点，进而在低压小电阻领域中具有较大的优势。
然而，现有技术中，通常分裂栅MOSFET在单层外延上面制作，其对应的电阻率变化和击穿电场二维曲线，其中，横坐标为外延层的厚度T(单位：纳米\um)，左边纵坐标为电阻率(单位：欧姆.厘米\Ohm-cm)，右边纵坐标为电场强度(单位：伏特每厘米\V\cm)，如图1所示，电阻率变化趋势固定不变，击穿电场线的覆盖面积较小。在设计生产中，当器件耐压满足后，研究的其中一个重点便放在了如何获得更低的导通电阻，以降低器件的动静态功耗。当不断缩小器件元胞尺寸、加大沟槽深度，从而受到生产条件限制时，则需要从其它方面去提升击穿电压，降低导通电阻，来优化器件参数提升性能。如单层外延转换成双层外延，其对应的电阻率变化和击穿电场二维曲线，其中，横坐标为外延层的厚度T(单位：纳米\um)，左边纵坐标为电阻率(单位：欧姆.厘米\Ohm-cm)，右边纵坐标为电场强度(单位：伏特每厘米\V\cm)，如图2所示，可明显提升击穿电压的覆盖面积，并减小导通电阻。但是不管是单层分裂栅MOSFET还是双层分裂栅MOSFET，其电阻率均为固定不变，无法满足实际应用中的需求。因此，针对上述分裂栅MOSFET的电阻率固定不变而无法满足实际应用中的需求等问题，成为本领域技术人员亟待解决的难题。
发明内容
针对现有技术中存在的上述问题，现提供一种分裂栅MOSFET器件的制备方法及分裂栅MOSFET器件。
具体技术方案如下：
本发明提供一种分裂栅MOSFET器件的制备方法，其中，包括：
步骤S1、提供一衬底，于所述衬底上形成一外延层，所述外延层的底面宽度与所述衬底的顶面宽度相等；
所述外延层由下至上对应的电阻率呈非均匀渐变式变化。
优选的，所述步骤S1之后还包括：
步骤S2、于有源区内两侧分别刻蚀具有一预设深度的第一沟槽；
步骤S3、于每个所述第一沟槽的内壁和所述外延层的上表面形成一底部垫氧层；
步骤S4、于所述底部垫氧层上表面形成一第一多晶硅层，以覆盖所述底部垫氧层且填充每个所述第一沟槽；
步骤S5、对所述第一多晶硅层进行刻蚀，以去除所述第一沟槽外所述底部垫氧层表面的所述第一多晶硅层；
步骤S6、对淀积在每个所述第一沟槽内的所述第一多晶硅层的表面形成一栅间隔离介质层；
步骤S7、对所述栅间隔离介质层和所述底部垫氧层进行同步刻蚀，以使每个第一沟槽内的所述栅间隔离介质层的顶面高度低于所述第一沟槽的开口处，以形成对应的一第二沟槽；
步骤S8、于每个所述第二沟槽的内壁以及所述外延层的上表面形成一连续的栅氧化层；
步骤S9、于所述栅氧化层的表面形成一第二多晶硅层，并使所述第二多晶硅层填充所述第二沟槽；
步骤S10、对所述第二多晶硅层进行刻蚀，去除所述第二沟槽外的所述第二多晶硅层，并使所述第二多晶硅层的顶面与所述第二沟槽的开口处平齐或所述第二多晶硅层的顶面低于所述第二沟槽的开口处；
步骤S11、于所述第二沟槽之间的所述外延层的顶部依次形成一P型掺杂区和一N型掺杂区；
步骤S12、于所述栅氧化层的上表面以及所述第二多晶硅的上表面形成一绝缘隔离介质层；
步骤S13、于所述绝缘隔离介质层的中部进行刻蚀形成一接触所述P型掺杂区的接触孔；
步骤S14、于所述绝缘隔离介质层上表面形成一金属层，并使所述金属层填充所述接触孔。
优选的，于所述步骤S5中，每个所述第一沟槽内的所述第一多晶硅层的高度低于所述第一沟槽的顶部。
优选的，于所述步骤S6中，所述栅间隔离介质层的高度高于所述第一沟槽的顶部。
优选的，于所述步骤S13中，所述接触孔的深度穿过所述绝缘隔离介质层和所述N型掺杂区，并接触所述P型掺杂区的上表面。
本发明还提供一种分裂栅MOSFET器件，其中，采用如上述所述的一种分裂栅MOSFET器件的制备方法，所述外延结构包括：
一衬底；
一外延层，设置于所述衬底上；
所述外延层由下至上对应的电阻率呈非均匀渐变式变化。
优选的，还包括：
至少两个第一沟槽，分别设置于有源区内两侧；
一底部垫氧层，设置于每个所述第一沟槽的内壁和所述外延层的上表面；
一第一多晶硅层，设置于所述底部垫氧层上表面，以覆盖所述底部垫氧层且填充每个所述第一沟槽；
一栅间隔离介质层，设置于每个所述第一沟槽内的所述第一多晶硅层的表面；
对所述栅间隔离介质层和所述底部垫氧层进行同步刻蚀，以使每个第一沟槽内的所述栅间隔离介质层的顶面高度低于所述第一沟槽的开口处，以形成对应的一第二沟槽；
一栅氧化层，设置于每个所述第二沟槽的内壁以及所述外延层的上表面；
一第二多晶硅层，设置于所述栅氧化层的表面，并使所述第二多晶硅层填充所述第二沟槽；
一P型掺杂区；
一N型掺杂区，所述P型掺杂区和所述N型掺杂区设置于所述第二沟槽之间的所述外延层的顶部；
一绝缘隔离介质层，设置于所述栅氧化层的上表面以及所述第二多晶硅的上表面；
一接触孔，设置于所述绝缘隔离介质层的中部，穿过所述绝缘隔离介质层和所述N型掺杂区，并接触所述P型掺杂区；
一金属层，设置于所述绝缘隔离介质层上表面，并使所述金属层填充所述接触孔。
优选的，所述第一多晶硅层为源极多晶硅层；
所述第二多晶硅层为栅极多晶硅层。
优选的，所述外延层的所述电阻率沿所述外延层纵向先减小再增大呈U型分布。
优选的，所述底部垫氧层的厚度为4000-8000A；以及
刻蚀之后的所述栅间隔离介质层的厚度为2000-4000A。
上述技术方案具有如下优点或有益效果：通过衬底上形成外延层，并使得外延层由下至上对应的电阻率呈非均匀渐变式变化，以优化器件内部电场分布，使同一尺寸的器件的相同位置二维击穿电场线的覆盖面积更大，在提升电场强度的同时，靠近衬底方向的电场强度明显增加，耗尽区向下展宽，从而提升击穿电压，且在相同目标电压下，减小导通电阻，降低器件静态损耗。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明的背景技术的传统的单层外延的分裂栅MOSFET结构对应的电阻率变化和击穿电场二维曲线示意图；
图2为本发明的背景技术的传统的双层外延的分裂栅MOSFET结构对应的电阻率变化和击穿电场二维曲线示意图；
图3为本发明的实施例的制备方法步骤图；
图4为本发明的实施例的形成外延层示意图；
图5为本发明的实施例的分裂栅MOSFET结构对应的电阻率变化和击穿电场二维曲线示意图；
图6为本发明的实施例的形成第一沟槽示意图；
图7为本发明的实施例的形成底部垫氧层示意图；
图8为本发明的实施例的形成第一多晶硅层示意图；
图9为本发明的实施例的刻蚀第一多晶硅层示意图；
图10为本发明的实施例的形成栅间隔离介质层示意图；
图11为本发明的实施例的刻蚀栅间隔离介质层和底部垫氧层示意图；
图12为本发明的实施例的形成栅氧化层和第二多晶硅示意图；
图13为本发明的实施例的刻蚀第二多晶硅示意图；
图14为本发明的实施例的形成P型掺杂区和N型掺杂区示意图；
图15为本发明的实施例的形成绝缘隔离介质层示意图；
图16为本发明的实施例的外延结构整体示意图。
上述附图标记表示说明：
衬底1；外延层2；第一沟槽3；底部垫氧层4；第一多晶硅层5；栅间隔离介质层6；第二沟槽7；栅氧化层8；第二多晶硅层9；P型掺杂区10；N型掺杂区11；绝缘隔离介质层12；接触孔13；金属层14。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明提供一种分裂栅MOSFET器件的制备方法，其中，结合图3、4所示，包括：
步骤S1、提供一衬底，于衬底上形成一外延层；
外延层由下至上对应的电阻率呈非均匀渐变式变化。
具体地，在衬底上形成外延层，通过设置外延层的内部结构，使得该外延层的电阻率呈非均匀式变化，如图5所示，其中，横坐标为外延层的厚度T(单位：纳米\um)，左边纵坐标为电阻率ρ(单位：欧姆.厘米\Ohm-cm)，右边纵坐标为电场强度e(单位：伏特每厘米\V\cm)，从图5中可以看出，外延层靠近衬底的位置的电阻率越大，外延层的中部对应的位置的电阻率最小，在越往外延层的顶部，其对应的电阻率逐渐增大，本实施例中，由于第一电场的峰值不宜过高，因此电阻率不能太小，以避免第一电场区域提前击穿。
另外，需要说明的是，外延层的电阻率的变化趋势以及最大值的确定与其内部设计的电压强度相关，电压强度越高，则电阻率的变化趋势越明显。
本实施例中，通过在衬底上设置外延层，并使得外延层由下至上对应的电阻率呈非均匀渐变式变化，以优化器件内部电场分布，使同一尺寸的器件的相同位置二维击穿电场线的覆盖面积更大，在提升电场强度的同时，靠近衬底方向的电场强度明显增加，耗尽区向下展宽，从而提升击穿电压，且在相同目标电压下，减小导通电阻，降低器件静态损耗。
在一种较优的实施例中，如图1所示，步骤S1之后还包括：
步骤S2、于有源区内两侧分别刻蚀具有一预设深度的第一沟槽；
步骤S3、于每个第一沟槽的内壁和外延层的上表面形成一底部垫氧层；
步骤S4、于底部垫氧层上表面形成一第一多晶硅层，以覆盖底部垫氧层且填充每个第一沟槽；
步骤S5、对第一多晶硅层进行刻蚀，以去除第一沟槽外底部垫氧层表面的第一多晶硅层；
步骤S6、对淀积在每个第一沟槽内的第一多晶硅层的表面形成一栅间隔离介质层；
步骤S7、对栅间隔离介质层和底部垫氧层进行同步刻蚀，以使每个第一沟槽内的栅间隔离介质层的顶面高度低于第一沟槽的开口处，以形成对应的一第二沟槽；
步骤S8、于每个第二沟槽的内壁以及外延层的上表面形成一连续的栅氧化层；
步骤S9、于栅氧化层的表面形成一第二多晶硅层，并使第二多晶硅层填充第二沟槽；
步骤S10、对第二多晶硅层进行刻蚀，去除第二沟槽外的第二多晶硅层，并使第二多晶硅层的顶面与第二沟槽的开口处平齐或第二多晶硅层的顶面低于第二沟槽的开口处；
步骤S11、于第二沟槽之间的外延层的顶部依次形成一P型掺杂区和一N型掺杂区；
步骤S12、于栅氧化层的上表面以及第二多晶硅的上表面形成一绝缘隔离介质层；
步骤S13、于绝缘隔离介质层的中部进行刻蚀形成一接触P型掺杂区的接触孔；
步骤S14、于绝缘隔离介质层上表面形成一金属层，并使金属层填充接触孔。
具体地，在设置外延层之后，如图6所示，在有源区内两侧分别刻蚀具有预设深度的第一沟槽，该第一沟槽的深度为4-7um，进一步通过热氧化的方法在第一沟槽和外延层的表面生长一层底部垫氧层，如图7所示，该底部垫氧层的厚度为4000-8000A。
进一步地，如图8所示，在每个第一沟槽内进行第一多晶硅层的淀积，并且覆盖底部垫氧层。
如图9所示，进一步地，对上述第一多晶硅层进行刻蚀和回刻，去除第一沟槽外底部垫氧层表面的第一多晶硅层，以刻蚀出1-2um的槽深，从而为后续的栅间隔离介质层、栅氧化层和第二多晶硅层的生长和填充预留空间。
进一步地，如图10所示，进行栅间隔离介质层的热生长，生长出的栅间隔离介质层的厚度超出第一沟槽的表面，并由于第一多晶硅层的厚度以及底部垫氧层的隔离作用，导致该栅间隔离介质层的顶端会形成凸起。
如图11所示，进一步对上述栅间隔离介质层和底部垫氧层进行同步腐蚀，并预留2000-4000A的厚度的栅间隔离介质层，以使每个第一沟槽内的栅间隔离介质层的顶面高度低于第一沟槽的开口处，以形成对应的第二沟槽。
如图12所示，进一步生长栅氧化层，本实施例中，可根据器件参数选择适当厚度的栅氧化层，然后在该栅氧化层上继续淀积一定厚度的第二多晶硅层。
如图13所示，进一步对上述第二多晶硅层进行回刻，使得该第二多晶硅层的顶面与第二沟槽的开口处平齐或该第二多晶硅层的顶面低于第二沟槽的开口处。
如图14所示，进一步通过离子注入的方式，于第二沟槽之间的外延层的顶部依次形成P型掺杂区和N型掺杂区。
如图15所示，进一步在栅氧化层的上表面以及第二多晶硅的上表面生长一层绝缘隔离介质层，该绝缘隔离介质层的厚度通常为大于0.5um。
如图16所示，进一步在绝缘隔离介质层的中部进行刻蚀形成接触孔，该接触孔穿过绝缘隔离介质层、N型掺杂区以及接触P型掺杂区，进一步在该接触孔内填充金属层，随后，该金属层也生长在绝缘隔离介质层的上表面，且生长在绝缘隔离介质层的上表面的金属层的厚度为3～5um，制备完毕。
本实施例中，上述制备完毕后所形成的整体外延结构中，外延层的电阻率的最小值位于第一多晶硅层的顶部以下、底部以上的中部偏下位置，且外延层的中部位置的电阻率的最小值要大于两个相邻的第一沟槽之间的区域对应的可以展宽耗尽层的最小电阻率。
本实施例中，上述外延层的上半部分的电阻率的变化趋势以及最大值电阻率的确定与两个相邻的第一沟槽之间的间距大小相关，外延层的上半部分的电阻率的变化趋势随两个相邻的第一沟槽之间的间距增加而增大。
在一种较优的实施例中，于步骤S5中，每个第一沟槽内的第一多晶硅层的高度低于第一沟槽的顶部。
在一种较优的实施例中，于步骤S6中，栅间隔离介质层的高度高于第一沟槽的顶部。
在一种较优的实施例中，于步骤S7中，通过湿法腐蚀对栅间隔离介质层和底部垫氧层进行同步刻蚀。
在一种较优的实施例中，于步骤S11中，P型掺杂区和N型掺杂区的宽度均与外延层的顶部宽度相等。
在一种较优的实施例中，于步骤S13中，接触孔的深度穿过绝缘隔离介质层和N型掺杂区，并接触P型掺杂区的上表面。
本发明还提供一种分裂栅MOSFET器件，其中，采用如上述所述的分裂栅MOSFET器件的制备方法，如图4所示，外延结构包括：
一衬底1；
一外延层2，设置于衬底1上；
外延层2由下至上对应的电阻率呈非均匀渐变式变化。
具体地，在衬底1上形成外延层2，通过设置外延层2的内部结构，使得该外延层2的电阻率呈非均匀式变化，如图5所示，其中，横坐标为外延层2的厚度T(单位：纳米\um)，左边纵坐标为电阻率(单位：欧姆.厘米\Ohm-cm)，右边纵坐标为电场强度(单位：伏特每厘米\V\cm)，从图5中可以看出，外延层2靠近衬底1的位置的电阻率越大，外延层2的中部对应的位置的电阻率最小，在越往外延层2的顶部，其对应的电阻率逐渐增大，本实施例中，由于第一电场的峰值不宜过高，因此电阻率不能太小，以避免第一电场区域提前击穿。
另外，需要说明的是，外延层2的电阻率的变化趋势以及最大值的确定与其内部设计的电压强度相关，电压强度越高，则电阻率的变化趋势越明显。
本实施例中，通过在衬底1上设置外延层2，并使得外延层2由下至上对应的电阻率呈非均匀渐变式变化，以优化器件内部电场分布，使同一尺寸的器件的相同位置二维击穿电场线的覆盖面积更大，在提升电场强度的同时，靠近衬底1方向的电场强度明显增加，耗尽区向下展宽，从而提升击穿电压，且在相同目标电压下，减小导通电阻，降低器件静态损耗。
在一种较优的实施例中，还包括：
至少两个第一沟槽3，分别设置于有源区内两侧；
一底部垫氧层4，设置于每个第一沟槽3的内壁和外延层2的上表面；
一第一多晶硅层5，设置于底部垫氧层4上表面，以覆盖底部垫氧层4且填充每个第一沟槽3；
一栅间隔离介质层6，设置于每个第一沟槽3内的第一多晶硅层5的表面；
对栅间隔离介质层6和底部垫氧层4进行同步刻蚀，以使每个第一沟槽3内的栅间隔离介质层6的顶面高度低于第一沟槽3的开口处，以形成对应的一第二沟槽7；
一栅氧化层8，设置于每个第二沟槽7的内壁以及外延层2的上表面；
一第二多晶硅层9，设置于栅氧化层8的表面，并使第二多晶硅层9填充第二沟槽7；
一P型掺杂区10；
一N型掺杂区11，P型掺杂区10和N型掺杂区11设置于第二沟槽7之间的外延层2的顶部；
一绝缘隔离介质层12，设置于栅氧化层8的上表面以及第二多晶硅9的上表面；
一接触孔13，设置于绝缘隔离介质层12的中部，穿过绝缘隔离介质层12和N型掺杂区11，并接触P型掺杂区10；
一金属层14，设置于绝缘隔离介质层12上表面，并使金属层14填充接触孔13。
具体地，在设置外延层2之后，如图6所示，在有源区内两侧分别刻蚀具有预设深度的第一沟槽3，该第一沟槽3的深度为4-7um，进一步通过热氧化的方法在第一沟槽3和外延层的表面设置一层底部垫氧层4，如图7所示，该底部垫氧层4的厚度为4000-8000A。
进一步地，如图8所示，在每个第一沟槽3内进行第一多晶硅层5的淀积，并且覆盖底部垫氧层4。
如图9所示，进一步地，对上述第一多晶硅层5进行刻蚀和回刻，去除第一沟槽3外底部垫氧层4表面的第一多晶硅层5，以刻蚀出1-2um的槽深，从而为后续的栅间隔离介质层6、栅氧化层8和第二多晶硅层9的设置和填充预留空间。
进一步地，如图10所示，进行栅间隔离介质层6的热生长，生长出的栅间隔离介质层6的厚度超出第一沟槽3的表面，并由于第一多晶硅层5的厚度以及底部垫氧层4的隔离作用，导致该栅间隔离介质层6的顶端会形成凸起。
如图11所示，进一步对上述栅间隔离介质层6和底部垫氧层4进行同步腐蚀，并预留2000-4000A的厚度的栅间隔离介质层6，以使每个第一沟槽3内的栅间隔离介质层6的顶面高度低于第一沟槽3的开口处，以形成对应的第二沟槽7。
如图12所示，进一步设置栅氧化层8，本实施例中，可根据器件参数选择适当厚度的栅氧化层8，然后在该栅氧化层8上继续淀积一定厚度的第二多晶硅层9。
如图13所示，进一步对上述第二多晶硅层9进行回刻，使得该第二多晶硅层9的顶面与第二沟槽7的开口处平齐或该第二多晶硅层9的顶面低于第二沟槽7的开口处。
如图14所示，进一步通过离子注入的方式，于第二沟槽7之间的外延层的顶部依次设置P型掺杂区10和N型掺杂区11。
如图15所示，进一步在栅氧化层8的上表面以及第二多晶硅的上表面设置一层绝缘隔离介质层12，该绝缘隔离介质层12的厚度通常为大于0.5um。
如图16所示，进一步在绝缘隔离介质层12的中部进行刻蚀形成接触孔13，该接触孔13穿过绝缘隔离介质层12、N型掺杂区11以及接触P型掺杂区10，进一步在该接触孔13内填充金属层14，随后，该金属层14也设置在绝缘隔离介质层12的上表面，且设置在绝缘隔离介质层12的上表面的金属层14的厚度为3～5um。
本实施例中，上述制备完毕后所形成的整体外延结构中，外延层的电阻率的最小值位于第一多晶硅层5的顶部以下、底部以上的中部偏下位置，且外延层的中部位置的电阻率的最小值要大于两个相邻的第一沟槽3之间的区域对应的可以展宽耗尽层的最小电阻率。
本实施例中，上述外延层的上半部分的电阻率的变化趋势以及最大值电阻率的确定与两个相邻的第一沟槽3之间的间距大小相关，外延层的上半部分的电阻率的变化趋势随两个相邻的第一沟槽3之间的间距增加而增大。
在一种较优的实施例中，P型掺杂区10和N型掺杂区11的宽度均与外延层2的顶部宽度相等。
在一种较优的实施例中，金属层14的上表面宽度与外延层2的底面宽度相等。
在一种较优的实施例中，第一多晶硅层5为源极多晶硅层。
在一种较优的实施例中，第二多晶硅层9为栅极多晶硅层。
在一种较优的实施例中，如图5所示，外延层2的电阻率沿外延层2纵向先减小再增大呈U型分布。
具体地，通过设计外延层2的内部结构，使得外延层2的电阻率的变化趋势呈U型分布，换言之，外延层2靠近衬底1的底部的电阻率的值最大，外延层2的中部的电阻率的值最小，再越往外延层2的顶部，其对应的电阻率的值逐渐增大。
在一种较优的实施例中，通过热氧化方式生长底部垫氧层4。
具体地，本实施例中，通过热氧化的方法在上述第一沟槽3和外延层2的上表面生长底部垫氧层4。
在一种较优的实施例中，底部垫氧层4的厚度为4000-8000A；以及
刻蚀之后的栅间隔离介质层6的厚度为2000-4000A。
具体地，上述技术方案中，通过热氧化的方法在第一沟槽3和外延层的表面设置一层厚度为4000-8000A的底部垫氧层4。
本实施例中，对栅间隔离介质层6和底部垫氧层4进行同步腐蚀后，需预留2000-4000A的厚度的栅间隔离介质层6，以使每个第一沟槽3内的栅间隔离介质层6的顶面高度低于第一沟槽3的开口处，以形成对应的第二沟槽7。
上述技术方案具有如下优点或有益效果：通过衬底上形成外延层，并使得外延层由下至上对应的电阻率呈非均匀渐变式变化，以优化器件内部电场分布，使同一尺寸的器件的相同位置二维击穿电场线的覆盖面积更大，在提升电场强度的同时，靠近衬底方向的电场强度明显增加，耗尽区向下展宽，从而提升击穿电压，且在相同目标电压下，减小导通电阻，降低器件静态损耗。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种分裂栅MOSFET器件的制备方法，其特征在于，包括：
步骤S1、提供一衬底，于所述衬底上形成一外延层；
所述外延层由下至上对应的电阻率呈非均匀渐变式变化。
2.如权利要求1所述的制备方法，其特征在于，所述步骤S1之后还包括：
步骤S2、于有源区内两侧分别刻蚀具有一预设深度的第一沟槽；
步骤S3、于每个所述第一沟槽的内壁和所述外延层的上表面形成一底部垫氧层；
步骤S4、于所述底部垫氧层上表面形成一第一多晶硅层，以覆盖所述底部垫氧层且填充每个所述第一沟槽；
步骤S5、对所述第一多晶硅层进行刻蚀，以去除所述第一沟槽外所述底部垫氧层表面的所述第一多晶硅层；
步骤S6、对淀积在每个所述第一沟槽内的所述第一多晶硅层的表面形成一栅间隔离介质层；
步骤S7、对所述栅间隔离介质层和所述底部垫氧层进行同步刻蚀，以使每个第一沟槽内的所述栅间隔离介质层的顶面高度低于所述第一沟槽的开口处，以形成对应的一第二沟槽；
步骤S8、于每个所述第二沟槽的内壁以及所述外延层的上表面形成一连续的栅氧化层；
步骤S9、于所述栅氧化层的表面形成一第二多晶硅层，并使所述第二多晶硅层填充所述第二沟槽；
步骤S10、对所述第二多晶硅层进行刻蚀，去除所述第二沟槽外的所述第二多晶硅层，并使所述第二多晶硅层的顶面与所述第二沟槽的开口处平齐或所述第二多晶硅层的顶面低于所述第二沟槽的开口处；
步骤S11、于所述第二沟槽之间的所述外延层的顶部依次形成一P型掺杂区和一N型掺杂区；
步骤S12、于所述栅氧化层的上表面以及所述第二多晶硅的上表面形成一绝缘隔离介质层；
步骤S13、于所述绝缘隔离介质层的中部进行刻蚀形成一接触所述P型掺杂区的接触孔；
步骤S14、于所述绝缘隔离介质层上表面形成一金属层，并使所述金属层填充所述接触孔。
3.如权利要求2所述的制备方法，其特征在于，于所述步骤S5中，每个所述第一沟槽内的所述第一多晶硅层的高度低于所述第一沟槽的顶部。
4.如权利要求2所述的制备方法，其特征在于，于所述步骤S6中，所述栅间隔离介质层的高度高于所述第一沟槽的顶部。
5.如权利要求2所述的制备方法，其特征在于，于所述步骤S13中，所述接触孔的深度穿过所述绝缘隔离介质层和所述N型掺杂区，并接触所述P型掺杂区的上表面。
6.一种分裂栅MOSFET器件，其特征在于，采用如上述权利要求1-5任一所述的分裂栅MOSFET器件的制备方法，所述外延结构包括：
一衬底；
一外延层，设置于所述衬底上；
所述外延层由下至上对应的电阻率呈非均匀渐变式变化。
7.如权利要求6所述的一种分裂栅MOSFET器件，其特征在于，还包括：
至少两个第一沟槽，分别设置于有源区内两侧；
一底部垫氧层，设置于每个所述第一沟槽的内壁和所述外延层的上表面；
一第一多晶硅层，设置于所述底部垫氧层上表面，以覆盖所述底部垫氧层且填充每个所述第一沟槽；
一栅间隔离介质层，设置于每个所述第一沟槽内的所述第一多晶硅层的表面；
对所述栅间隔离介质层和所述底部垫氧层进行同步刻蚀，以使每个第一沟槽内的所述栅间隔离介质层的顶面高度低于所述第一沟槽的开口处，以形成对应的一第二沟槽；
一栅氧化层，设置于每个所述第二沟槽的内壁以及所述外延层的上表面；
一第二多晶硅层，设置于所述栅氧化层的表面，并使所述第二多晶硅层填充所述第二沟槽；
一P型掺杂区；
一N型掺杂区，所述P型掺杂区和所述N型掺杂区设置于所述第二沟槽之间的所述外延层的顶部；
一绝缘隔离介质层，设置于所述栅氧化层的上表面以及所述第二多晶硅的上表面；
一接触孔，设置于所述绝缘隔离介质层的中部，穿过所述绝缘隔离介质层和所述N型掺杂区，并接触所述P型掺杂区；
一金属层，设置于所述绝缘隔离介质层上表面，并使所述金属层填充所述接触孔。
8.如权利要求7所述的一种分裂栅MOSFET器件，其特征在于，所述第一多晶硅层为源极多晶硅层；
所述第二多晶硅层为栅极多晶硅层。
9.如权利要求6所述的一种分裂栅MOSFET器件，其特征在于，所述外延层的所述电阻率沿所述外延层纵向先减小再增大呈U型分布。
10.如权利要求2所述的一种分裂栅MOSFET器件，其特征在于，所述底部垫氧层的厚度为4000-8000A；以及
刻蚀之后的所述栅间隔离介质层的厚度为2000-4000A。
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* Cited by examiner, † Cited by third party
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