CN111682024A - 一种bcd半导体器件 - Google Patents

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Abstract

本发明提供一种BCD半导体器件，包括集成于同一芯片上的高压Split Gate MOS器件、高压NLDMOS器件、高压PLDMOS器件、N‑JFET器件、低压NMOS器件、低压PMOS器件、NPN器件、LPNP器件、TVS器件、Diode器件和Zener器件，所有器件均采用深槽隔离。本发明在衬底上实现Split Gate MOS、NLDMOS、PLDMOS、N‑JFET器件、NMOS器件、PMOS器件、NPN器件、LPNP器件、TVS器件、Diode器件和Zener器件的单片集成，由埋层和介质槽组成的隔离区域实现集成芯片上各个器件之间的隔离，避免了电压的串扰问题，并且由于Split Gate MOS器件功率密度高，可有效减小芯片面积。

Description

一种BCD半导体器件
技术领域
本发明属于半导体功率器件技术领域，涉及一种BCD(Bipolar CMOS DMOS)器件。
背景技术
功率集成电路PIC(Power Integrated Circuit)是指将高压功率器件与信号处理系统及外围接口电路、保护电路、检测诊断电路等集成在同一芯片的集成电路。一般将其分为智能功率集成电路SPIC(Smart Power Integrated Circuit)和高压集成电路HVIC(HighVoltage Integrated Circuit)两类。功率集成IC被广泛应用在电源管理、电机驱动、汽车电子和工业控制等领域。BCD指的是将Bipolar、CMOS、DMOS等高压功率器件及各种电阻电容和二极管集成在同一芯片的工艺技术，具有低成本、易封装、易设计和外围芯片更简洁等特点，快速发展为功率IC领域的主流技术。BCD技术中的Bipolar双极晶体管具有高模拟精度主要用于模拟电路中，CMOS具有高集成度主要用于逻辑电路中，DMOS具有高功率(高电压)特性常用作开关作用。主要用作开关使用的DMOS是BCD工艺的核心器件，其功能要求器件具有高耐压的同时尽量小的比导通电阻，DMOS性能的好坏直接决定了芯片的驱动能力与面积，因此DMOS的设计是关键之一；此外，BCD技术中将不同功能的器件集成到一个芯片上，由于器件功能不同，因此所需要的工作环境也不一样，如何将不同器件进行隔离是BCD设计中的另一个关键之一。
发明内容
本发明的目的是提供一种BCD半导体器件，能够在一块芯片上同时集成高压SplitGate MOS器件1、高压NLDMOS器件2、高压PLDMOS器件3、N-JFET器件4、低压NMOS器件5、低压PMOS器件6、NPN器件7、LPNP器件8、TVS器件9、Diode器件10和Zener器件11。其中高压SplitGate MOS器件即高压分离栅MOS器件，高压NLDMOS器件即高压N型横向双扩散MOS器件，高压PLDMOS器件即高压P型横向双扩散MOS器件，N-JFET器件即N型结型场效应器件，低压NMOS器件即低压N型MOS器件，低压PMOS器件即低压P型MOS器件，NPN器件即NPN型三极管，LPNP器件即横向PNP型三极管，TVS器件即瞬态二极管，Diode器件即二极管，Zener器件即齐纳二极管。其中通过深槽隔离结构将各个器件隔离，深槽隔离结构纵向贯穿整个表面外延层，能起到较好的隔离作用。所述制造方法简单，工艺难度相对较低。
为实现上述发明目的，本发明技术方案如下：
一种BCD半导体器件，包括集成于同一芯片上的高压Split Gate MOS器件1、高压NLDMOS器件2、高压PLDMOS器件3、N-JFET器件4、低压NMOS器件5、低压PMOS器件6、NPN器件7、LPNP器件8、TVS器件9、Diode器件10和Zener器件11，所述各器件之间均采用介质槽隔离。
作为优选方式，所述高压Split Gate MOS器件1：位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，第一N型注入区209位于所形成的隔离区内部，并且在第一类型沟槽601侧旁；所述高压SplitGate MOS器件1还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层210上方的第一N型漂移区201，第一P型阱区102位于第一N型漂移区201内部上方；所述高压Split Gate MOS器件1还包括：由位于第一P型阱区102内部上方的第一N+接触区203与第一N+接触区203上方的金属层501组成的源电极、位于第一P型阱区102内部上方的第一P+接触区103与第一P+接触区103上方的金属层501组成的体电极以及位于第一类型沟槽601侧旁的第一N型注入区209与第一N型注入区209上方的金属层501组成的漏电极，所述第一N+接触区203位于第二类型沟槽602的两侧，所述第一P+接触区103与第一N+接触区203边界相切；
所述高压NLDMOS器件2，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，高压NLDMOS器件2还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层210上方的第一N型漂移区201，所述高压NLDMOS器件2还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102上方的第一N型阱区202、由位于第一P型阱区102内部上方的第一P+接触区103和第一P+接触区103上方金属层501组成的体电极、由位于第一N型阱区202内部上方的第二N+接触区204和金属层501组成的漏电极、由位于第一P型阱区102内部上方并且位于第一P+接触区103和第二N+接触区204之间的第一N+接触区203和第一N+接触区203上方金属层501组成的源电极、位于第一N型漂移区201表面的场氧化层303、金属层501、金属前介质层304、第一类型栅氧化层302、第二类型栅极多晶硅404，其中所述第一类型栅氧化层302位于第一P型阱区102上方且在第一N+接触区203和场氧化层303之间，所述第二类型栅极多晶硅404位于第一类型栅氧化层302上方，并且一边与第一类型栅氧化层302对齐，另一边界延伸至场氧化层303中间部分；
所述高压PLDMOS器件3，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，高压PLDMOS器件3还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层210上方的第一N型漂移区201，所述高压PLDMOS器件3还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102内部上方的第一N型阱区202、由位于第一P型阱区102内部上方的第二P+接触区104和第二P+接触区104上方金属层501组成的漏电极、由位于第一N型阱区202内部上方的第三N+接触区205和第三N+接触区205上方金属层501组成的体电极、由位于第一N型阱区202内部上方并且位于第三N+接触区205和第二P+接触区104之间的第三P+接触区105和第三P+接触区105上方金属层501组成的源电极、位于第一N型漂移区201表面的场氧化层303、金属层501、金属前介质层304、第一类型栅氧化层302、第二类型栅极多晶硅404，其中所述第一类型栅氧化层302位于第一P型阱区102上方且在第三P+接触区105和场氧化层303之间，所述第二类型栅极多晶硅404位于第一类型栅氧化层302上方，并且一边与第一类型栅氧化层302对齐，另一边界延伸至场氧化层303中间部分；
所述N-JFET器件4，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，N-JFET器件4还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102内部上方的第一N型阱区202、由位于第一N型阱区202内部上方和位于第一P型阱区102内部上方的第四P+接触区106和第四P+接触区106上方金属层501组成的栅电极、由位于第四P+接触区106左侧的第一N+接触区203和第一N+接触区203上方金属层501组成的源电极、由位于第四P+接触区106右侧的第二N+接触区204和第二N+接触区204上方金属层501组成的漏电极；
所述低压NMOS器件5，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述低压NMOS器件5还包括：位于第一N型漂移区201内部上方的第一P型阱区102、由位于第一P型阱区102内部上方的第一N+接触区203和第一N+接触区203上方金属层501组成的源电极、由位于第一N+接触区203左侧的第一P+接触区103和第一P+接触区103上方金属层501组成的体电极、由位于第一N+接触区203右侧的第二N+接触区204和第二N+接触区204上方金属层501组成的漏电极、位于第一P型阱区102上表面的第一类型栅氧化层302、位于第一类型栅氧化层302上方的第二类型栅极多晶硅404，并且所述第一类型栅氧化层302左边界与第一N+接触区203右边界相接，所述第一类型栅氧化层302右边界与第二N+接触区204左边界相接，所述第二类型栅极多晶硅404左右边界与第一类型栅氧化层302对齐；
所述低压PMOS器件6，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述低压PMOS器件6还包括：由位于第一N型漂移区201内部上方的第三P+接触区105和第三P+接触区105上方金属层501组成的源电极、由位于第三P+接触区105左侧的第二P+接触区104和第二P+接触区104上方金属层501组成的漏电极、由位于第三P+接触区105右侧的第三N+接触区205和第三N+接触区205上方金属层501组成的体电极、位于第一N型漂移区201上表面的第一类型栅氧化层302、位于第一类型栅氧化层302上方的第二类型栅极多晶硅404，并且所述第一类型栅氧化层302左边界与第二P+接触区104右边界相接，所述第一类型栅氧化层302右边界与第三P+接触区105左边界相接，所述第二类型栅极多晶硅404左右边界与第一类型栅氧化层302对齐；
所述NPN器件7，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述NPN器件7还包括：位于第一N型漂移区201内部上方的第一P型阱区102、由位于第一P型阱区102内部上方第五N+接触区207和第五N+接触区207上方金属层501组成的发射极、由位于第五N+接触区207左侧的第五P+接触区107和第五P+接触区107上方金属层501组成的基极、由位于第一P型阱区102右侧的第一N型注入区209和第一N型注入区209上方金属层501组成的集电极；
所述LPNP器件8，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述LPNP器件8还包括：由位于第一N型漂移区201内部上方的第六P+接触区108和第六P+接触区108上方金属层501组成的发射极、由位于第六P+接触区108两侧的第七P+接触区109和第七P+接触区109上方金属层501组成的集电极、由位于第七P+接触区109及第六P+接触区108右侧的第四N+接触区206和第四N+接触区206上方金属层501组成的基极；
所述TVS器件9，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述TVS器件9还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102内部的第一P+注入区111、由位于第一P+注入区111左上方的第八P+接触区110和第八P+接触区110上方金属层501组成的阳极、由位于第一P+注入区111右上方的第六N+接触区208和第六N+接触区208上方金属层501组成的阴极，所述第八P+接触区110左边界与第一P+注入区111左边界对齐，所述第六N+接触区208右边界与第一P+注入区111右边界对齐；
所述Diode器件10，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述Diode器件10还包括：位于第一N型漂移区201内部上方的第一P型阱区102、由位于第一P型阱区102内部上方的第六N+接触区208和第六N+接触区208上方金属层501组成的阴极、由位于第六N+接触区208右侧的第八P+接触区110和第八P+接触区110上方金属层501组成的阳极；
所述Zener器件11，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述Zener器件11还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102内部的第一P+注入区111、由位于第一P+注入区111上方的第六N+接触区208和第六N+接触区208上方金属层501组成的阴极、由位于第六N+接触区208右侧的第八P+接触区110和第八P+接触区上方金属层501组成的阳极。
作为优选方式，所述高压Split Gate MOS器件1中，在所述第一N型漂移区201内部设有第二类型沟槽602，所述第二类型沟槽602从第一N型漂移区201表面延伸至其内部，在所述第二类型沟槽602内填充有第一类型栅极多晶硅402、分离栅极多晶硅403以及第一类型栅氧化层302，所述第一类型栅极多晶硅402位于分离栅极多晶硅403上方，所述栅极多晶硅402与分离栅极多晶硅403之间被第一类型栅氧化层302填充。
作为优选方式，第一N型埋层210位于第一P型外延层112上方，第一P型外延层112位于P型衬底101上方，第一类型沟槽601位于第一N型漂移区201中并延伸至第一P型外延层112，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，多晶硅401位于第一类型沟槽601中间。
作为优选方式，所述高压Split Gate MOS器件1中，所述第一类型栅极多晶硅402采用左右结构，位于分离栅极多晶硅403两侧，所述栅极多晶硅402与分离栅极多晶硅403之间被第一类型栅氧化层302填充。
作为优选方式，所述高压Split Gate MOS器件1中，所述第一类型栅极多晶硅402下沿与分离栅极多晶硅403存在部分重叠区，所述栅极多晶硅402与分离栅极多晶硅403之间被第一类型栅氧化层302填充。
作为优选方式，所述高压Split Gate MOS器件1、所述高压NLDMOS器件2、所述高压PLDMOS器件3、所述N-JFET器件4、所述低压NMOS器件5、所述低压PMOS器件6、所述NPN器件7、所述LPNP器件8、所述TVS器件9、所述Diode器件10以及所述Zener器件11位于包括埋氧层305、第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，埋氧层305位于P型衬底101上方，第一N型埋层210位于埋氧层305上方，第一类型介质槽601位于第一N型漂移区201中并延伸至埋氧层305，并且埋氧层305与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间。
作为优选方式，第一N型漂移区201替换成N型外延层或多次注入后扩散形成的N型阱区。
本发明的有益效果为：本发明在衬底上实现高压Split Gate MOS器件、高压NLDMOS器件、高压PLDMOS器件、N-JFET器件、低压NMOS器件、低压PMOS器件、NPN器件、LPNP器件、TVS器件、Diode器件以及Zener器件的单片集成。一方面，由埋层、深介质槽组成的隔离区域实现集成芯片上的器件之间相互隔离，避免了电压的串扰问题，另一方面，集成SplitGate MOS器件可有效减少芯片面积。
附图说明
图1是本发明实施例1提供的BCD半导体器件的结构示意图。
图2是本发明实施例2提供的BCD半导体器件的结构示意图。
图3是本发明实施例3提供的BCD半导体器件的结构示意图。
图4是本发明实施例4提供的BCD半导体器件的结构示意图。
图5是本发明实施例5提供的BCD半导体器件的结构示意图。
其中，1为高压Split Gate MOS器件，2为高压NLDMOS器件，3为高压PLDMOS器件，4为N-JFET器件，5为低压NMOS器件，6为低压PMOS器件，7为NPN器件，8为LPNP器件，9为TVS器件，10为Diode器件，11为Zener器件；101为P型衬底，102为第一P型阱区，103为第一P+接触区，104为第二P+接触区，105为第三P+接触区，106为第四P+接触区，107为第五P+接触区，108为第六P+接触区，109为第七P+接触区，110为第八P+接触区，111为第一P+注入区，112为第一P型外延层；201为第一N型漂移区，202为第一N型阱区，203为第一N+接触区，204为第二N+接触区，205为第三N+接触区，206为第四N+接触区，207为第五N+接触区，208为第六N+接触区，209为第一N型注入区，210为第一N型埋层；301为第一类型氧化层，302为第一类型栅氧化层，303为场氧化层，304为金属前介质层，305为埋氧层；401为多晶硅，402为第一类型栅极多晶硅，403为分离栅极多晶硅，404为第二类型栅极多晶硅；501为金属层；601为第一类型沟槽，602为第二类型沟槽。
具体实施方式
实施例1
如图1所示，一种BCD半导体器件，包括集成于同一芯片上的高压Split Gate MOS器件1、高压NLDMOS器件2、高压PLDMOS器件3、N-JFET器件4、低压NMOS器件5、低压PMOS器件6、NPN器件7、LPNP器件8、TVS器件9、Diode器件10和Zener器件11，所述各器件之间均采用介质槽隔离。
所述高压Split Gate MOS器件1：位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，第一N型注入区209位于所形成的隔离区内部，并且在第一类型沟槽601侧旁；所述高压Split Gate MOS器件1还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层210上方的第一N型漂移区201，第一P型阱区102位于第一N型漂移区201内部上方；所述高压Split Gate MOS器件1还包括：由位于第一P型阱区102内部上方的第一N+接触区203与第一N+接触区203上方的金属层501组成的源电极、位于第一P型阱区102内部上方的第一P+接触区103与第一P+接触区103上方的金属层501组成的体电极以及位于第一类型沟槽601侧旁的第一N型注入区209与第一N型注入区209上方的金属层501组成的漏电极，所述第一N+接触区203位于第二类型沟槽602的两侧，所述第一P+接触区103与第一N+接触区203边界相切；
所述高压NLDMOS器件2，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，高压NLDMOS器件2还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层210上方的第一N型漂移区201，所述高压NLDMOS器件2还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102上方的第一N型阱区202、由位于第一P型阱区102内部上方的第一P+接触区103和第一P+接触区103上方金属层501组成的体电极、由位于第一N型阱区202内部上方的第二N+接触区204和金属层501组成的漏电极、由位于第一P型阱区102内部上方并且位于第一P+接触区103和第二N+接触区204之间的第一N+接触区203和第一N+接触区203上方金属层501组成的源电极、位于第一N型漂移区201表面的场氧化层303、金属层501、金属前介质层304、第一类型栅氧化层302、第二类型栅极多晶硅404，其中所述第一类型栅氧化层302位于第一P型阱区102上方且在第一N+接触区203和场氧化层303之间，所述第二类型栅极多晶硅404位于第一类型栅氧化层302上方，并且一边与第一类型栅氧化层302对齐，另一边界延伸至场氧化层303中间部分；
所述高压PLDMOS器件3，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，高压PLDMOS器件3还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层210上方的第一N型漂移区201，所述高压PLDMOS器件3还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102内部上方的第一N型阱区202、由位于第一P型阱区102内部上方的第二P+接触区104和第二P+接触区104上方金属层501组成的漏电极、由位于第一N型阱区202内部上方的第三N+接触区205和第三N+接触区205上方金属层501组成的体电极、由位于第一N型阱区202内部上方并且位于第三N+接触区205和第二P+接触区104之间的第三P+接触区105和第三P+接触区105上方金属层501组成的源电极、位于第一N型漂移区201表面的场氧化层303、金属层501、金属前介质层304、第一类型栅氧化层302、第二类型栅极多晶硅404，其中所述第一类型栅氧化层302位于第一P型阱区102上方且在第三P+接触区105和场氧化层303之间，所述第二类型栅极多晶硅404位于第一类型栅氧化层302上方，并且一边与第一类型栅氧化层302对齐，另一边界延伸至场氧化层303中间部分；
所述N-JFET器件4，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，N-JFET器件4还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102内部上方的第一N型阱区202、由位于第一N型阱区202内部上方和位于第一P型阱区102内部上方的第四P+接触区106和第四P+接触区106上方金属层501组成的栅电极、由位于第四P+接触区106左侧的第一N+接触区203和第一N+接触区203上方金属层501组成的源电极、由位于第四P+接触区106右侧的第二N+接触区204和第二N+接触区204上方金属层501组成的漏电极；
所述低压NMOS器件5，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述低压NMOS器件5还包括：位于第一N型漂移区201内部上方的第一P型阱区102、由位于第一P型阱区102内部上方的第一N+接触区203和第一N+接触区203上方金属层501组成的源电极、由位于第一N+接触区203左侧的第一P+接触区103和第一P+接触区103上方金属层501组成的体电极、由位于第一N+接触区203右侧的第二N+接触区204和第二N+接触区204上方金属层501组成的漏电极、位于第一P型阱区102上表面的第一类型栅氧化层302、位于第一类型栅氧化层302上方的第二类型栅极多晶硅404，并且所述第一类型栅氧化层302左边界与第一N+接触区203右边界相接，所述第一类型栅氧化层302右边界与第二N+接触区204左边界相接，所述第二类型栅极多晶硅404左右边界与第一类型栅氧化层302对齐；
所述低压PMOS器件6，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述低压PMOS器件6还包括：由位于第一N型漂移区201内部上方的第三P+接触区105和第三P+接触区105上方金属层501组成的源电极、由位于第三P+接触区105左侧的第二P+接触区104和第二P+接触区104上方金属层501组成的漏电极、由位于第三P+接触区105右侧的第三N+接触区205和第三N+接触区205上方金属层501组成的体电极、位于第一N型漂移区201上表面的第一类型栅氧化层302、位于第一类型栅氧化层302上方的第二类型栅极多晶硅404，并且所述第一类型栅氧化层302左边界与第二P+接触区104右边界相接，所述第一类型栅氧化层302右边界与第三P+接触区105左边界相接，所述第二类型栅极多晶硅404左右边界与第一类型栅氧化层302对齐；
所述NPN器件7，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述NPN器件7还包括：位于第一N型漂移区201内部上方的第一P型阱区102、由位于第一P型阱区102内部上方第五N+接触区207和第五N+接触区207上方金属层501组成的发射极、由位于第五N+接触区207左侧的第五P+接触区107和第五P+接触区107上方金属层501组成的基极、由位于第一P型阱区102右侧的第一N型注入区209和第一N型注入区209上方金属层501组成的集电极；
所述LPNP器件8，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述LPNP器件8还包括：由位于第一N型漂移区201内部上方的第六P+接触区108和第六P+接触区108上方金属层501组成的发射极、由位于第六P+接触区108两侧的第七P+接触区109和第七P+接触区109上方金属层501组成的集电极、由位于第七P+接触区109及第六P+接触区108右侧的第四N+接触区206和第四N+接触区206上方金属层501组成的基极；
所述TVS器件9，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述TVS器件9还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102内部的第一P+注入区111、由位于第一P+注入区111左上方的第八P+接触区110和第八P+接触区110上方金属层501组成的阳极、由位于第一P+注入区111右上方的第六N+接触区208和第六N+接触区208上方金属层501组成的阴极，所述第八P+接触区110左边界与第一P+注入区111左边界对齐，所述第六N+接触区208右边界与第一P+注入区111右边界对齐；
所述Diode器件10，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述Diode器件10还包括：位于第一N型漂移区201内部上方的第一P型阱区102、由位于第一P型阱区102内部上方的第六N+接触区208和第六N+接触区208上方金属层501组成的阴极、由位于第六N+接触区208右侧的第八P+接触区110和第八P+接触区110上方金属层501组成的阳极；
所述Zener器件11，位于包括第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，第一N型埋层210位于P型衬底101上，第一类型沟槽601位于第一N型埋层210上方的第一N型漂移区201内部并延伸至P型衬底101，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间，所述Zener器件11还包括：位于第一N型漂移区201内部上方的第一P型阱区102、位于第一P型阱区102内部的第一P+注入区111、由位于第一P+注入区111上方的第六N+接触区208和第六N+接触区208上方金属层501组成的阴极、由位于第六N+接触区208右侧的第八P+接触区110和第八P+接触区上方金属层501组成的阳极。
所述高压Split Gate MOS器件1中，在所述第一N型漂移区201内部设有第二类型沟槽602，所述第二类型沟槽602从第一N型漂移区201表面延伸至其内部，在所述第二类型沟槽602内填充有第一类型栅极多晶硅402、分离栅极多晶硅403以及第一类型栅氧化层302，所述第一类型栅极多晶硅402位于分离栅极多晶硅403上方，所述栅极多晶硅402与分离栅极多晶硅403之间被第一类型栅氧化层302填充。如图1所示。
实施例2
如图2所示，本实施例的BCD半导体器件，和实施例1的区别在于：第一N型埋层210位于第一P型外延层112上方，第一P型外延层112位于P型衬底101上方，第一类型沟槽601位于第一N型漂移区201中并延伸至第一P型外延层112，并且第一N型埋层210与第一类型沟槽601相接形成完全隔离，多晶硅401位于第一类型沟槽601中间。
实施例3
如图3所示，本实施例的BCD半导体器件，和实施例1的区别在于：所述高压SplitGate MOS器件1中，所述第一类型栅极多晶硅402采用左右结构，位于分离栅极多晶硅403两侧，所述栅极多晶硅402与分离栅极多晶硅403之间被第一类型栅氧化层302填充。
实施例4
如图4所示，本实施例的BCD半导体器件，和实施例1的区别在于：所述高压SplitGate MOS器件1中，所述第一类型栅极多晶硅402下沿与分离栅极多晶硅403存在部分重叠区，所述栅极多晶硅402与分离栅极多晶硅403之间被第一类型栅氧化层302填充。
实施例5
如图5所示，本实施例的BCD半导体器件，和实施例1的区别在于：所述高压SplitGate MOS器件1、所述高压NLDMOS器件2、所述高压PLDMOS器件3、所述N-JFET器件4、所述低压NMOS器件5、所述低压PMOS器件6、所述NPN器件7、所述LPNP器件8、所述TVS器件9、所述Diode器件10以及所述Zener器件11位于包括埋氧层305、第一N型埋层210、第一类型沟槽601、第一类型氧化层301以及多晶硅401的隔离区内；其中，埋氧层305位于P型衬底101上方，第一N型埋层210位于埋氧层305上方，第一类型介质槽601位于第一N型漂移区201中并延伸至埋氧层305，并且埋氧层305与第一类型沟槽601相接形成完全隔离，第一类型氧化层301位于第一类型沟槽601内部侧壁及底部，多晶硅401位于第一类型沟槽601中间。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (8)

1.一种BCD半导体器件，其特征在于：包括集成于同一芯片上的高压Split Gate MOS器件(1)、高压NLDMOS器件(2)、高压PLDMOS器件(3)、N-JFET器件(4)、低压NMOS器件(5)、低压PMOS器件(6)、NPN器件(7)、LPNP器件(8)、TVS器件(9)、Diode器件(10)和Zener器件(11)，所述各器件之间均采用介质槽隔离。
2.如权利要求1所述的一种BCD半导体器件，其特征在于：
所述高压Split Gate MOS器件(1)：位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，第一N型注入区(209)位于所形成的隔离区内部，并且在第一类型沟槽(601)侧旁；所述高压Split Gate MOS器件(1)还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层(210)上方的第一N型漂移区(201)，第一P型阱区(102)位于第一N型漂移区(201)内部上方；所述高压Split Gate MOS器件(1)还包括：由位于第一P型阱区(102)内部上方的第一N+接触区(203)与第一N+接触区(203)上方的金属层(501)组成的源电极、位于第一P型阱区(102)内部上方的第一P+接触区(103)与第一P+接触区(103)上方的金属层(501)组成的体电极以及位于第一类型沟槽(601)侧旁的第一N型注入区(209)与第一N型注入区(209)上方的金属层(501)组成的漏电极，所述第一N+接触区(203)位于第二类型沟槽(602)的两侧，所述第一P+接触区(103)与第一N+接触区(203)边界相切；
所述高压NLDMOS器件(2)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，高压NLDMOS器件(2)还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层(210)上方的第一N型漂移区(201)，所述高压NLDMOS器件(2)还包括：位于第一N型漂移区(201)内部上方的第一P型阱区(102)、位于第一P型阱区(102)上方的第一N型阱区(202)、由位于第一P型阱区(102)内部上方的第一P+接触区(103)和第一P+接触区(103)上方金属层(501)组成的体电极、由位于第一N型阱区(202)内部上方的第二N+接触区(204)和金属层(501)组成的漏电极、由位于第一P型阱区(102)内部上方并且位于第一P+接触区(103)和第二N+接触区(204)之间的第一N+接触区(203)和第一N+接触区(203)上方金属层(501)组成的源电极、位于第一N型漂移区(201)表面的场氧化层(303)、金属层(501)、金属前介质层(304)、第一类型栅氧化层(302)、第二类型栅极多晶硅(404)，其中所述第一类型栅氧化层(302)位于第一P型阱区(102)上方且在第一N+接触区(203)和场氧化层(303)之间，所述第二类型栅极多晶硅(404)位于第一类型栅氧化层(302)上方，并且一边与第一类型栅氧化层(302)对齐，另一边界延伸至场氧化层(303)中间部分；
所述高压PLDMOS器件(3)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，高压PLDMOS器件(3)还包括：有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括位于第一N型埋层(210)上方的第一N型漂移区(201)，所述高压PLDMOS器件(3)还包括：位于第一N型漂移区(201)内部上方的第一P型阱区(102)、位于第一P型阱区(102)内部上方的第一N型阱区(202)、由位于第一P型阱区(102)内部上方的第二P+接触区(104)和第二P+接触区(104)上方金属层(501)组成的漏电极、由位于第一N型阱区(202)内部上方的第三N+接触区(205)和第三N+接触区(205)上方金属层(501)组成的体电极、由位于第一N型阱区(202)内部上方并且位于第三N+接触区(205)和第二P+接触区(104)之间的第三P+接触区(105)和第三P+接触区(105)上方金属层(501)组成的源电极、位于第一N型漂移区(201)表面的场氧化层(303)、金属层(501)、金属前介质层(304)、第一类型栅氧化层(302)、第二类型栅极多晶硅(404)，其中所述第一类型栅氧化层(302)位于第一P型阱区(102)上方且在第三P+接触区(105)和场氧化层(303)之间，所述第二类型栅极多晶硅(404)位于第一类型栅氧化层(302)上方，并且一边与第一类型栅氧化层(302)对齐，另一边界延伸至场氧化层(303)中间部分；
所述N-JFET器件(4)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，N-JFET器件(4)还包括：位于第一N型漂移区(201)内部上方的第一P型阱区(102)、位于第一P型阱区(102)内部上方的第一N型阱区(202)、由位于第一N型阱区(202)内部上方和位于第一P型阱区(102)内部上方的第四P+接触区(106)和第四P+接触区(106)上方金属层(501)组成的栅电极、由位于第四P+接触区(106)左侧的第一N+接触区(203)和第一N+接触区(203)上方金属层(501)组成的源电极、由位于第四P+接触区(106)右侧的第二N+接触区(204)和第二N+接触区(204)上方金属层(501)组成的漏电极；
所述低压NMOS器件(5)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，所述低压NMOS器件(5)还包括：位于第一N型漂移区(201)内部上方的第一P型阱区(102)、由位于第一P型阱区(102)内部上方的第一N+接触区(203)和第一N+接触区(203)上方金属层(501)组成的源电极、由位于第一N+接触区(203)左侧的第一P+接触区(103)和第一P+接触区(103)上方金属层(501)组成的体电极、由位于第一N+接触区(203)右侧的第二N+接触区(204)和第二N+接触区(204)上方金属层(501)组成的漏电极、位于第一P型阱区(102)上表面的第一类型栅氧化层(302)、位于第一类型栅氧化层(302)上方的第二类型栅极多晶硅(404)，并且所述第一类型栅氧化层(302)左边界与第一N+接触区(203)右边界相接，所述第一类型栅氧化层(302)右边界与第二N+接触区(204)左边界相接，所述第二类型栅极多晶硅(404)左右边界与第一类型栅氧化层(302)对齐；
所述低压PMOS器件(6)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，所述低压PMOS器件(6)还包括：由位于第一N型漂移区(201)内部上方的第三P+接触区(105)和第三P+接触区(105)上方金属层(501)组成的源电极、由位于第三P+接触区(105)左侧的第二P+接触区(104)和第二P+接触区(104)上方金属层(501)组成的漏电极、由位于第三P+接触区(105)右侧的第三N+接触区(205)和第三N+接触区(205)上方金属层(501)组成的体电极、位于第一N型漂移区(201)上表面的第一类型栅氧化层(302)、位于第一类型栅氧化层(302)上方的第二类型栅极多晶硅(404)，并且所述第一类型栅氧化层(302)左边界与第二P+接触区(104)右边界相接，所述第一类型栅氧化层(302)右边界与第三P+接触区(105)左边界相接，所述第二类型栅极多晶硅(404)左右边界与第一类型栅氧化层(302)对齐；
所述NPN器件(7)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，所述NPN器件(7)还包括：位于第一N型漂移区(201)内部上方的第一P型阱区(102)、由位于第一P型阱区(102)内部上方第五N+接触区(207)和第五N+接触区(207)上方金属层(501)组成的发射极、由位于第五N+接触区(207)左侧的第五P+接触区(107)和第五P+接触区(107)上方金属层(501)组成的基极、由位于第一P型阱区(102)右侧的第一N型注入区(209)和第一N型注入区(209)上方金属层(501)组成的集电极；
所述LPNP器件(8)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，所述LPNP器件(8)还包括：由位于第一N型漂移区(201)内部上方的第六P+接触区(108)和第六P+接触区(108)上方金属层(501)组成的发射极、由位于第六P+接触区(108)两侧的第七P+接触区(109)和第七P+接触区(109)上方金属层(501)组成的集电极、由位于第七P+接触区(109)及第六P+接触区(108)右侧的第四N+接触区(206)和第四N+接触区(206)上方金属层(501)组成的基极；
所述TVS器件(9)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，所述TVS器件(9)还包括：位于第一N型漂移区(201)内部上方的第一P型阱区(102)、位于第一P型阱区(102)内部的第一P+注入区(111)、由位于第一P+注入区(111)左上方的第八P+接触区(110)和第八P+接触区(110)上方金属层(501)组成的阳极、由位于第一P+注入区(111)右上方的第六N+接触区(208)和第六N+接触区(208)上方金属层(501)组成的阴极，所述第八P+接触区(110)左边界与第一P+注入区(111)左边界对齐，所述第六N+接触区(208)右边界与第一P+注入区(111)右边界对齐；
所述Diode器件(10)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，所述Diode器件(10)还包括：位于第一N型漂移区(201)内部上方的第一P型阱区(102)、由位于第一P型阱区(102)内部上方的第六N+接触区(208)和第六N+接触区(208)上方金属层(501)组成的阴极、由位于第六N+接触区(208)右侧的第八P+接触区(110)和第八P+接触区(110)上方金属层(501)组成的阳极；
所述Zener器件(11)，位于包括第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，第一N型埋层(210)位于P型衬底(101)上，第一类型沟槽(601)位于第一N型埋层(210)上方的第一N型漂移区(201)内部并延伸至P型衬底(101)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间，所述Zener器件(11)还包括：位于第一N型漂移区(201)内部上方的第一P型阱区(102)、位于第一P型阱区(102)内部的第一P+注入区(111)、由位于第一P+注入区(111)上方的第六N+接触区(208)和第六N+接触区(208)上方金属层(501)组成的阴极、由位于第六N+接触区(208)右侧的第八P+接触区(110)和第八P+接触区上方金属层(501)组成的阳极。
3.如权利要求2所述的一种BCD半导体器件，其特征在于：所述高压Split Gate MOS器件(1)中，在所述第一N型漂移区(201)内部设有第二类型沟槽(602)，所述第二类型沟槽(602)从第一N型漂移区(201)表面延伸至其内部，在所述第二类型沟槽(602)内填充有第一类型栅极多晶硅(402)、分离栅极多晶硅(403)以及第一类型栅氧化层(302)，所述第一类型栅极多晶硅(402)位于分离栅极多晶硅(403)上方，所述栅极多晶硅(402)与分离栅极多晶硅(403)之间被第一类型栅氧化层(302)填充。
4.如权利要求2所述的一种BCD半导体器件，其特征在于：第一N型埋层(210)位于第一P型外延层(112)上方，第一P型外延层(112)位于P型衬底(101)上方，第一类型沟槽(601)位于第一N型漂移区(201)中并延伸至第一P型外延层(112)，并且第一N型埋层(210)与第一类型沟槽(601)相接形成完全隔离，多晶硅(401)位于第一类型沟槽(601)中间。
5.如权利要求2所述的一种BCD半导体器件，其特征在于：所述高压Split Gate MOS器件(1)中，所述第一类型栅极多晶硅(402)采用左右结构，位于分离栅极多晶硅(403)两侧，所述栅极多晶硅(402)与分离栅极多晶硅(403)之间被第一类型栅氧化层(302)填充。
6.如权利要求2所述的一种BCD半导体器件，其特征在于：所述高压Split Gate MOS器件(1)中，所述第一类型栅极多晶硅(402)下沿与分离栅极多晶硅(403)存在部分重叠区，所述栅极多晶硅(402)与分离栅极多晶硅(403)之间被第一类型栅氧化层(302)填充。
7.如权利要求2所述的一种BCD半导体器件，其特征在于：所述高压Split Gate MOS器件(1)、所述高压NLDMOS器件(2)、所述高压PLDMOS器件(3)、所述N-JFET器件(4)、所述低压NMOS器件(5)、所述低压PMOS器件(6)、所述NPN器件(7)、所述LPNP器件(8)、所述TVS器件(9)、所述Diode器件(10)以及所述Zener器件(11)位于包括埋氧层(305)、第一N型埋层(210)、第一类型沟槽(601)、第一类型氧化层(301)以及多晶硅(401)的隔离区内；其中，埋氧层(305)位于P型衬底(101)上方，第一N型埋层(210)位于埋氧层(305)上方，第一类型介质槽(601)位于第一N型漂移区(201)中并延伸至埋氧层(305)，并且埋氧层(305)与第一类型沟槽(601)相接形成完全隔离，第一类型氧化层(301)位于第一类型沟槽(601)内部侧壁及底部，多晶硅(401)位于第一类型沟槽(601)中间。
8.如权利要求2所述的一种BCD半导体器件，其特征在于：第一N型漂移区(201)替换成N型外延层或多次注入后扩散形成的N型阱区。
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