TWI443831B - 屏蔽閘極金屬氧化物半導體場效電晶體中之屏蔽接點 - Google Patents

屏蔽閘極金屬氧化物半導體場效電晶體中之屏蔽接點 Download PDF

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TWI443831B
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Description

屏蔽閘極金屬氧化物半導體場效電晶體中之屏蔽接點 背景
本標的係大體有關於半導體功率裝置技術且特定地有關於在屏蔽閘極金屬氧化物半導體場效應電晶體(MOSFET)中形成屏蔽接點之結構及方法。
一典型屏蔽閘極MOSFET晶片包括具有形成主動裝置之臺面及溝槽之一陣列之一主動區域。屏蔽電極位於該等溝槽之底部且閘極位於該等溝槽之上部，在該等屏蔽電極上方。該等主動裝置受組配以在一接通狀態下傳導電流。
該主動區域典型地由不傳導電流之一非主動互連區域包圍。該非主動區域受組配以為該主動區域中之該等閘極及屏蔽電極提供電氣接點。典型地，該互連區域中稱為閘極條(gate runner)之一或多條導電材料與該主動區域中之該等閘極電氣接觸。每一閘極條電氣連接至一般位於該互連區域中之閘極焊墊。典型地，稱為屏蔽條之一或多條導電材料與該等閘極條平行地位於該互連區域中。該等屏蔽條與該等閘極條隔離且與該主動區域中之該等屏蔽電極電氣接觸。該等屏蔽條典型地耦接到該源極導電層或者耦接到一屏蔽焊墊。
透過將該等閘極條及屏蔽條放置於該互連區域中，該主動區域中之該區域遭保留以用於主動裝置。然而，這導致了閘電阻及屏蔽電阻增大，因為與該閘極及屏蔽電極之接觸係沿著該互連區域中之該晶片之邊沿。因而，此技藝需要有具有低閘極電阻及低屏蔽電阻之改良之屏蔽閘極MOSFET。
 發明概要
根據本發明之一實施例，一種屏蔽閘極MOSFET，包含一主動區域，該主動區域包含延伸入一半導體區域之溝槽。每一溝槽包括該溝槽之一底部中之一屏蔽電極、在該屏蔽電極上方之該溝槽之一頂部之一閘極及在該屏蔽電極與該閘極之間延伸之一極間介電層。該屏蔽閘極MOSFET還包含相鄰於該主動區域之一屏蔽接點區域。該屏蔽接點區域包含延伸入該半導體區域之至少一個接點溝槽。來自該主動區域中之該等溝槽之至少一個之該屏蔽電極沿著該接點溝槽之一段延伸。該屏蔽閘極MOSFET還包含在該主動區域與該屏蔽接點區域上方延伸之一互連層。在該主動區域中，該互連層藉由一介電層與該等溝槽之每一個中之該閘極隔開且該互連層接觸相鄰於該等溝槽之該半導體區域之臺面表面。在該屏蔽接點區域中，該互連層接觸該屏蔽電極及相鄰於該接點溝槽之該半導體區域之該等臺面表面。
在一個實施例中，該主動區域中之該等溝槽之至少一個延伸入該屏蔽接點區域且與該接點溝槽接觸。在另一實施例中，該主動區域中之該等溝槽之至少一個不延伸入該屏蔽接點區域中。
在另一實施例中，該主動區域中之該等溝槽之每一個以一第一方向延伸，該主動區域進一步包含實質上垂直於該等溝槽延伸之至少一個橫向溝槽。該橫向溝槽中之一閘極與該等溝槽之至少一個中之該閘極接觸。
在另一實施例中，在該屏蔽接點區域中之該互連層接觸相鄰於該接點溝槽之該半導體區域之該等臺面表面以在其間形成肖特基接點。
在另一實施例中，該屏蔽接點區域包含藉由該半導體區域之該等臺面表面分開之多個接點溝槽，且肖特基接點形成於該互連層與該等臺面表面之一部分之間。
在再一實施例中，肖特基接點形成於該互連層與該等臺面表面之一部分之間的該主動區域中。
根據本發明之一實施例，一屏蔽閘極MOSFET如下形成。在一半導體區域中形成溝槽及在每一溝槽中形成一屏蔽電極。在形成一主動區域之該等溝槽之一部分中形成閘極。每一閘極位於該屏蔽電極上方且藉由一極間電介質與該屏蔽電極隔開。形成在該等溝槽上延伸之一互連層。該互連層藉由一介電層與該主動區域中之該等閘極隔開且接觸與該主動區域分開之一屏蔽接點區域中之該等屏蔽電極。該互連層接觸該屏蔽接點區域中之相鄰溝槽間的臺面表面。
在一個實施例中，肖特基接點形成於該互連層與該屏蔽接點區域中相鄰溝槽間延伸之該等臺面表面之間。在另一實施例中，肖特基接點形成於該互連層與該屏蔽接點區域中相鄰溝槽間延伸之該等臺面表面之一部分之間。
在再一實施例中，該互連層接觸該主動區域中之相鄰溝槽之間的臺面表面。肖特基接點形成於該互連層與該主動區域中相鄰溝槽間延伸之該等臺面表面之間。
以下詳細描述及附圖提供了對本標的之性質及優勢之一較好理解。
圖式簡單說明
在圖式中，為了清楚，可以放大層體及區域之厚度。
所有圖式中，相同的參考數字用來表示相同的元件。
第1圖根據本發明之一實施例，顯示了一示範性半導體晶片之一簡化俯視圖；第2圖根據本發明之一實施例，顯示了第1圖之該示範性半導體晶片之一部分之一放大圖；第3圖根據本發明之一實施例，顯示了第1圖之該示範性半導體晶片之一部分之一簡化剖視圖；第4圖根據本發明之一實施例，顯示了第1圖之該示範性半導體晶片之另一部分之一簡化剖視圖；第5圖根據本發明之一實施例，顯示了第1圖之該示範性半導體晶片之另一部分之一簡化剖視圖；第6圖根據本發明之一實施例，顯示了第1圖之該示範性半導體之另一部分之一簡化剖視圖；第7圖根據本發明之另一實施例，顯示了一示範性半導體晶片之一簡化俯視圖；第8圖根據本發明之一實施例，顯示了第7圖之該示範性半導體晶片之一部分之一放大圖；第9圖根據本發明之一實施例，顯示了第7圖之該示範性半導體晶片之另一部分之一簡化剖視圖；及第10A-10F圖根據本發明之實施例，顯示了用於形成一屏蔽閘極結構之一程序之各個步驟處之簡化剖視圖。
 較佳實施例之詳細說明
根據本發明之實施例，提供了改良之屏蔽閘極MOSFET。一些實施例包括在該等主動區域中具有屏蔽接點之屏蔽閘極MOSFET。其它實施例包括單片積體肖特基二極體及在該等屏蔽接點區域中包括肖特基二極體之屏蔽閘極MOSFET。該屏蔽接點區域中之肖特基二極體可提高該晶片之額定電流且減小晶片尺寸。下面更詳細地描述本發明之此等及其它實施例及其它特徵與優勢。
第1圖根據本發明之一實施例，顯示了一示範性半導體晶片100之一簡化俯視圖。應當理解的是，出於說明之目的，半導體晶片100已遭簡化。例如，未顯示與該半導體晶片100有關之閘極焊墊。半導體晶片100還包括未說明但熟於此技藝者會知道之那些部分及區域。
半導體晶片100包含一主動區域102，該主動區域102包括形成主動裝置之臺面及溝槽(顯示在第2圖中)之一陣列。該等主動裝置受組配以在一接通狀態下傳導電流。半導體晶片100還可包括位於靠近該主動區域102中心之一閘極條104。閘極條104可垂直於該等溝槽延伸且接觸每一溝槽中之該閘極。閘極條104可降低該等閘極接點之間的距離從而降低閘極電阻。
半導體晶片100還包括多個屏蔽接點區域106。在第1圖顯示之該示範實施例中，屏蔽接點區域106週期性地形成於該主動區域102內。如下面更充分地說明，屏蔽接點區域106可為屏蔽電極與一互連層之間的接點提供一區域。在該屏蔽接點區域106中之屏蔽電極與一互連層之間的接點可縮短屏蔽接點之間的距離從而降低屏蔽電阻。主動區域102之一部分108及一屏蔽接點區域106以一放大視圖顯示在第2圖中。
第2圖顯示了根據本發明之一實施例的半導體晶片100之一部分108之一放大視圖。部分108中之屏蔽接點區域106之範圍由第2圖中之一虛線勾勒出。該虛線內部之範圍與該屏蔽接點區域106有關，而該虛線外部之範圍與該主動區域102(未標注於第2圖中)有關。溝槽210貫穿該主動區域102與該屏蔽接點區域106。一屏蔽電極與一閘極沿著每一溝槽210在屏蔽接點區域106外部之部分延伸，同時一屏蔽電極沿著每一溝槽210在屏蔽接點區域106內之部分延伸。每一溝槽210在屏蔽接點區域106內之該部分可稱為一接點溝槽。如下所述，一互連層可接觸溝槽210在屏蔽接點區域106內之該部分中之該等屏蔽電極。
第2圖顯示了貫穿該主動區域102之溝槽212。每一溝槽212包括一屏蔽電極與一閘極。
第2圖還顯示了實質上垂直於溝槽210及溝槽212延伸之橫向溝槽214。每一橫向溝槽214包括與溝槽210及溝槽212中之該等閘極接觸之一閘極。每一橫向溝槽214還包括與溝槽210及溝槽212中之該等屏蔽電極接觸之一屏蔽電極。因為溝槽210中之該等閘極不延伸穿過屏蔽接點區域106，所以溝槽214中之該等閘極在屏蔽接點區域106之每一側上提供該等電極之間之接觸。而且，因為屏蔽接點區域106不連續地穿過主動區域102，所以橫向溝槽214中之該等屏蔽電極提供與溝槽212中之該等屏蔽電極之接觸。
第2圖還提供了大部分位於屏蔽接點區域106內之臺面區域216及位於屏蔽接點區域106外部之臺面區域218。如下更充分地說明，肖特基二極體可形成於臺面區域216及臺面區域218上。第2圖提供了半導體晶片100之多個剖面之參考點，它們將在下面描述。
第3圖顯示了根據本發明之一實施例的第1圖之示範性晶片100之一部分之一簡化剖視圖。屏蔽接點區域106之一部分顯示在第3圖之中央，且主動區域102之數部分顯示在屏蔽接點區域106之每一側上。該屏蔽接點區域106中之各該溝槽210包括藉由屏蔽電介質330與半導體區域326隔開之一屏蔽電極320。每一屏蔽電極320之一頂部可以接觸互連層328。臺面區域216在相鄰溝槽210之間延伸。在一實施例中，互連層328可包含金屬且屏蔽接點區域106可包括位於溝槽210之間的肖特基二極體。該等肖特基二極體沿著臺面區域216之表面包括半導體區域326與互連層328之間的肖特基接點。在一實施例中，臺面區域216之一部分包括肖特基二極體。該等肖特基接點可沿著一整段臺面區域216或者沿著臺面區域216之一部分延伸。視該特定應用而定，該等肖特基二極體之密度可變化。
主動區域102中之各該溝槽212包括在該溝槽底部之一屏蔽電極322及在該溝槽上部之一閘極324。屏蔽電極322藉由屏蔽電介質330而與半導體區域326隔開。如第3圖中所示，屏蔽電極330嵌入溝槽212中且延伸到靠近於溝槽210之頂部。一極間介電層332在該屏蔽電極與閘極之間延伸。一閘極介電層334沿著溝槽212之上部側壁延伸。一介電層336在閘極324之上部延伸以把閘極323與互連層328隔開。
主動區域102還包括位於半導體區域326之一頂部之P型主體區域338。N型源極區域340位於主體區域338之上。在一些實施例中，臺面區域218如第3圖所示地凹陷，且互連層328在臺面區域218之表面接觸源極區域340及P+型重主體區域342。
第4圖顯示了根據本發明之一實施例的第1圖之示範性半導體晶片100之另一部分之一簡化剖視圖。第4圖中顯示之該剖視圖沿著與第3圖相同的線取得。在第4圖中顯示之該實施例中，互連層328包含金屬且主動區域102可包括位於相鄰溝槽212之一部分之間的肖特基二極體。該等肖特基二極體沿著臺面區域218之表面包括半導體區域326與互連層328之間的接點。視該特定應用而定，該等肖特基二極體之密度可變化。如第4圖中所示，主動區域102之形成肖特基二極體之部分可不包括主體區域、源極區域或重主體區域。然而，視該特定應用而定，可形成一摻雜區域，用於肖特基接點。
第5圖顯示了根據本發明之一實施例的第1圖之示範性半導體晶片100之另一部分之一簡化剖視圖。第5圖中顯示之半導體晶片100之該剖面沿著一溝槽210之一段延伸。溝槽210延伸穿過接點區域106及主動區域102。第5圖顯示了在溝槽210下方延伸之半導體區域326及沿著溝槽210之底部延伸之屏蔽電介質330。在屏蔽接點區域106中，互連層328可沿著該溝槽之一頂面接觸屏蔽電極320。可選擇地，屏蔽電極320可以遭凹陷且與互連層328之接點可以在該溝道內。在主動區域102中，屏蔽電極320延伸於閘極524下。藉由沿著底部之極間介電層532及沿著側部之閘極層534，閘極524可與屏蔽電極320隔開。閘極524可藉由介電層536與互連層328隔開。
第6圖顯示了根據本發明之一實施例的第1圖之該示範性半導體晶片100之另一部分之一簡化剖視圖。第6圖中顯示之該半導體晶片100之該剖視圖在屏蔽接點區域106中沿著臺面區域216延伸且在主動區域102中沿著臺面區域218延伸。第6圖顯示了屏蔽接點區域106之每一側面上之橫向溝槽214。橫向溝槽214可包括位於該等溝槽之底部之屏蔽電極622及該等溝槽之上部之閘極624。屏蔽電極622可藉由屏蔽電介質630與半導體區域326隔開。極間介電層632可在該屏蔽電極與該閘極之間延伸。一閘介電層634可沿著閘極624與半導體區域326之間的溝槽214之側壁延伸。一介電層636可在閘極624之上面延伸以把閘極624與互連層328隔開。互連層328可接觸臺面區域216之表面。如上所述，一些實施例包括沿著臺面區域216分佈之肖特基二極體。
主動區域102可包括位於半導體區域326之一上部之主體區域338及位於主體區域338上方之源極區域340。可選擇地，一些實施例可包括沿著臺面區域218放置之肖特基二極體，如上所述且顯示在第4圖中。
第7圖根據本發明之另一實施例，顯示了一示範性半導體晶片700之一放大俯視圖。半導體晶片700包含一主動區域702，該主動區域702包括形成主動裝置之臺面及溝槽之一陣列(顯示在第8圖中)。該等主動裝置受組配以在一接通狀態傳導電流。半導體晶片700還可包括位於靠近主動區域702之一閘極條704。閘極條704可垂直於該等溝槽延伸且接觸每一溝槽中之該閘極。閘極條704可降低閘接點之間的距離從而降低閘極電阻。
半導體晶片700還包括屏蔽接點區域706。在第7圖中顯示之該示範性實施例中，屏蔽接點區域706可實質上平行於主動區域702內之閘極條704延伸。如下面更充分地說明，屏蔽接點區域706可提供用於屏蔽電極與一互連層之間的接點之一區域。屏蔽接點區域706中之屏蔽電極與一互連層之間的接點可降低屏蔽接點之間的距離從而降低屏蔽電阻。主動區域702之一部分708及該等屏蔽接點區域706之一個之一部分以放大圖形式顯示在第8圖中。
第8圖根據本發明之一實施例，顯示了第7圖之示範性半導體晶片700之一部分708之一放大圖。部分708中之屏蔽接點區域706之範圍由第8圖中之虛線勾勒出。該等虛線內之範圍與屏蔽接點區域706有關，而該等虛線外之範圍與主動區域702(未標示於第8圖中)有關。溝槽810穿過主動區域702及屏蔽接點區域706。一屏蔽電極及一閘極可沿著每一溝槽810在屏蔽接點區域706外之部分延伸，同時一屏蔽電極可沿著每一溝槽810在屏蔽接點區域706內之部分延伸。一互連層可接觸屏蔽接點區域706中之溝槽810中之該等屏蔽電極。儘管未顯示在第8圖之該示範性實施例中，還可利用橫向溝槽。
第8圖顯示了穿過主動區域702及屏蔽接點區域706之臺面區域816。如下面更充分地說明，肖特基二極體可形成於臺面區域816中。第8圖提供了將於下文給予討論之半導體晶片700之橫向部分之參考點。
第9圖根據本發明之一實施例，顯示了第7圖之該示範性半導體晶片700之一部分之一簡化剖視圖。第9圖中顯示之半導體晶片700之剖面沿著屏蔽接點區域706延伸，垂直於溝槽810及臺面區域816。屏蔽接點區域706中之該等溝槽810之每一個可包括藉由屏蔽電介質930與半導體區域926隔開之一屏蔽電極920。每一屏蔽電極920之一頂部可接觸互連層928。臺面區域816可在相鄰溝槽810之間延伸。在一實施例中，互連層928可包含金屬且接點區域706可包括位於溝槽810之間的肖特基二極體。該等肖特基二極體沿著臺面區域816之表面具有半導體區域826與互連層928之間的接點。在一實施例中，該等臺面區域816之一部分包括肖特基二極體。該等肖特基二極體接點可沿著臺面區域816之整段或沿著臺面區域816之一部分延伸。視該特定應用而定，該等肖特基二極體之密度可變化。
第10A-10F圖根據本發明之一實施例，顯示了用於形成一屏蔽閘極結構之一程序之各個步驟處之剖視圖。在第10A圖中，半導體區域1026遭提供，作為用於形成該屏蔽閘極結構之基礎。在一個實施例中，半導體區域1026包括形成於一高摻雜N+型基底上之一N-型外延層。利用多個已知技術之任一個，溝槽1010及溝槽1012可延伸入半導體區域1026而形成。例如，硬遮罩及光阻抗蝕劑層(圖未示)可形成於半導體區域1026之表面上方且傳統之光刻法及蝕刻技術可用來形成該等溝槽。
在第10B圖中，一屏蔽介電層1030沿著溝槽1010及溝槽1012之側壁與底部形成。可利用傳統之熱氧化法或者化學氣相沉積(CVD)技術形成屏蔽介電層1030。
在第10C圖中，傳統之多晶矽沉積與蝕刻技術可用來形成溝槽1010中之屏蔽電極1020及溝槽1012中之屏蔽電極1022。例如，利用一傳統之多晶矽沉積製程，一多晶矽層可位於溝槽1010與溝槽1012中。在臺面區域1016及臺面區域1018上方延伸之該多晶矽可利用已知的蝕刻及/或化學機械研磨(CMP)技術移除。在一實施例中，一遮罩層(圖未示)可利用已知的技術(例如，遮罩沉積、圖形化、蝕刻)形成於屏蔽接點區域1006上，且一傳統之蝕刻製程可用來將多晶矽掘入溝槽1012中以形成屏蔽電極1022。在多晶矽凹槽蝕刻製程期間，該遮罩層可覆蓋屏蔽接點區域1006。
在第10D圖中，多個已知技術中之任一個可用來在溝槽1012中形成極間介電層1032、閘介電層1034、閘極1024及介電層1036。主體區域1038及源極區域1040可利用傳統之植入及擴散製程形成。利用已知之遮罩技術，可阻擋該等植入物進入屏蔽接點區域1006。
在第10E圖中，一傳統之接觸蝕刻製程可用來把臺面區域1018凹入主動區域1002中。在一實施例中，已知之遮罩技術可用來在該接觸蝕刻製程中遮罩屏蔽接點區域1006。重主體區域1042可利用傳統之植入及擴散製程形成。在該重主體植入製程期間，屏蔽接點區域1006中之臺面區域1016可遭遮罩。一第二接觸蝕刻可用來把剩餘層移開屏蔽接點區域1006。利用已知之沉積技術，一互連層(圖未示)可形成於主動區域1002與屏蔽接點區域1006上方。該互連層可接觸主動區域1002中之源極區域1040及重主體區域1042。該互連層還可接觸屏蔽接點區域1006中之屏蔽電極1020及臺面區域1016。如上所述，該互連層可包含金屬且肖特基二極體可沿著該屏蔽接點區域1006中之該等臺面區域1016之一個或多個或者沿著該主動區域1002中之該等臺面區域1018形成。
利用一替代接觸蝕刻製程而非以上關於第10E圖所述之該接觸蝕刻製程，可形成第10F圖中之結構。該替代接觸蝕刻製程可將臺面區域1018凹入主動區域1002中且將臺面區域1016及屏蔽電極凹入屏蔽接點區域1006中。該替代接觸蝕刻製程可利用一傳統接觸蝕刻製程將臺面區域1018凹入主動區域1002中且將臺面區域1016及屏蔽電極1020凹入屏蔽接點區域1006中。可利用傳統之植入及擴散製程形成重主體區域1042。利用已知的遮罩技術阻止該等植入物進入屏蔽接點區域1006中。一互連層(圖未示)可利用已知的沉積技術形成於主動區域1002及屏蔽接點區域1006上。該互連層可接觸主動區域1002中之源極區域1040及重主體區域1042。該互連層還可接觸該屏蔽接點區域中之屏蔽電極1020及臺面區域1016。如上所述，該互連層可包含金屬且肖特基二極體可沿著屏蔽接點區域1006中之該等臺面區域1016之一個或多個或者沿著主動區域1002中之該等臺面區域1018形成。
本發明之實施例提供了屏蔽閘極結構，除了其它優勢及特徵外，其享有降低的屏蔽電阻(透過在該主動區域內形成屏蔽接點及/或透過利用橫向溝槽及該等屏蔽接點區域、降低的閘極電阻(透過利用橫向溝槽與該等屏蔽接點區域)、增大的額定電流(透過將肖特基二極體整合在該等屏蔽接點區域中)及減小的晶片尺寸(透過在該主動區域內形成屏蔽接點及/或透過在該屏蔽接點區域內形成肖特基二極體)。而且，本發明之實施例提供了以下靈活性：視該特定應用所需的屏蔽電阻而定，可形成任意多個屏蔽接點區域或者屏蔽接點區域之任一組態。而且，任意多個肖特基二極體可形成於該等屏蔽接點區域及該等主動區域中。
儘管本發明之各個實施例大部分描述N通道屏蔽閘極MOSFET之脈絡，但此等實施例可實施於各種其它類型之裝置中，諸如P通道屏蔽閘極MOSFET(即，除了矽區域之傳導類型相反外，在結構上相似於上述該等MOSFET之一電晶體)、N通道屏蔽閘極IGBT(即，除了一P型基底替代該N型基底使用外，在結構上相似於上述該等MOSFET之一電晶體)、P通道屏蔽閘極IGBT(即，除了基底保持為N型外，結構上相似於上述該等MOSFET但具有相反導電類型之矽區域之一電晶體)及該等上述裝置之超級接面變體(即，具有多行導電類型交替之裝置)。
而且，儘管上述之該等各個實施例可實施於傳統矽中，但此等實施例及其明顯的變體也可實施於碳化硅、砷化鎵、氮化鎵、金剛石或其它半導體材料中。此外，本發明之一個或多個實施例之該等特徵可與本發明之其它實施例之一個或多個特徵組合，而不脫離本發明之範圍。
應當理解，上述描述只是示範性的且本發明之範圍不局限於此等特定範例中。可基於本發明作各種變動、修改、調整及等價安排，且它們在本發明及所附申請專利範圍之範圍內。
100、700．．．示範性半導體晶片
102、702、1002．．．主動區域
104、704．．．閘極條
106、706、1006．．．屏蔽接點區域
108、708．．．部分
210、212、810、1010、1012．．．溝槽
214．．．橫向溝槽
216、218、816、1016、1018．．．臺面區域
320、322、622、920、1020、1022‧‧‧屏蔽電極
324、524、624、1024‧‧‧閘極
326、926、1026‧‧‧半導體區域
328、928‧‧‧互連層
330、630、930‧‧‧屏蔽電介質
332、532、632、1032‧‧‧極間介電層
334、634、1034‧‧‧閘介電層
336、536、1036‧‧‧介電層
338‧‧‧P型主體區域
340‧‧‧N型源極區域
342‧‧‧P+型重主體區域
534‧‧‧閘極層
636‧‧‧介電層
1030‧‧‧屏蔽介電層
1038‧‧‧主體區域
1040‧‧‧源極區域
1042‧‧‧重主體區域
第1圖根據本發明之一實施例，顯示了一示範性半導體晶片之一簡化俯視圖；
第2圖根據本發明之一實施例，顯示了第1圖之該示範性半導體晶片之一部分之一放大圖；
第3圖根據本發明之一實施例，顯示了第1圖之該示範性半導體晶片之一部分之一簡化剖視圖；
第4圖根據本發明之一實施例，顯示了第1圖之該示範性半導體晶片之另一部分之一簡化剖視圖；
第5圖根據本發明之一實施例，顯示了第1圖之該示範性半導體晶片之另一部分之一簡化剖視圖；
第6圖根據本發明之一實施例，顯示了第1圖之該示範性半導體之另一部分之一簡化剖視圖；
第7圖根據本發明之另一實施例，顯示了一示範性半導體晶片之一簡化俯視圖；
第8圖根據本發明之一實施例，顯示了第7圖之該示範性半導體晶片之一部分之一放大圖；
第9圖根據本發明之一實施例，顯示了第7圖之該示範性半導體晶片之另一部分之一簡化剖視圖；及
第10A-10F圖根據本發明之實施例，顯示了用於形成一屏蔽閘極結構之一程序之各個步驟處之簡化剖視圖。
1002．．．主動區域
1006．．．屏蔽接點區域
1010、1012．．．溝槽
1016、1018．．．臺面區域
1020、1022．．．屏蔽電極
1024．．．閘極
1026．．．半導體區域
1030．．．屏蔽介電層
1032．．．極間介電層
1034．．．閘介電層
1036．．．介電層
1038．．．主體區域
1040．．．源極區域
1042．．．重主體區域

Claims (38)

  1. 一種半導體結構體，其包含：一主動區域，其包含延伸入一半導體區域中之溝槽，每一溝槽包括該溝槽之一底部中之一屏蔽電極、在該屏蔽電極上方之該溝槽之一較上部之一閘極及在該屏蔽電極與該閘極之間延伸之一極間介電層；一屏蔽接點區域，其由該主動區域所圍繞，該屏蔽接點區域包含延伸入該半導體區域之至少一個接點溝槽，其中來自該主動區域中之該等溝槽之至少一個之該屏蔽電極沿著該接點溝槽之一段延伸；及一互連層，其在該主動區域與該屏蔽接點區域上方延伸，其中在該主動區域中，該互連層藉由一介電層與該等溝槽之每一個中之該閘極隔開，且該互連層接觸相鄰於該等溝槽之該半導體區域之臺面表面，且在該屏蔽接點區域中，該互連層接觸該屏蔽電極及相鄰於該接點溝槽之該半導體區域之該等臺面表面。
  2. 如申請專利範圍第1項所述之半導體結構體，其中該主動區域中之該等溝槽之至少一個延伸入該屏蔽接點區域且與該接點溝槽相連。
  3. 如申請專利範圍第1項所述之半導體結構體，其中該主動區域中之該等溝槽之至少一個不延伸入該屏蔽接點區域中。
  4. 如申請專利範圍第1項所述之半導體結構體，其中該主動區域中之該等溝槽之每一個以一第一方向延伸，該主 動區域進一步包含實質上垂直於該等溝槽延伸之至少一個橫向溝槽，其中該橫向溝槽中之一閘極與該等溝槽之至少一個中之該閘極相連。
  5. 如申請專利範圍第1項所述之半導體結構體，其中該屏蔽接點區域中之該屏蔽電極從該接點溝槽之一底部延伸到該接點溝槽之一較上部。
  6. 如申請專利範圍第1項所述之半導體結構體，其中在該屏蔽接點區域中，該互連層接觸相鄰於該接點溝槽之該半導體區域之該等臺面表面以在其間形成肖特基接點。
  7. 如申請專利範圍第1項所述之半導體結構體，其中該屏蔽接點區域包含藉由該半導體區域之該等臺面表面分開之多個接點溝槽，且其中肖特基接點形成於該互連層與該等臺面表面之一部分之間。
  8. 如申請專利範圍第1項所述之半導體結構體，其中在該主動區域中，肖特基接點形成於該互連層與該等臺面表面之一部分之間。
  9. 如申請專利範圍第1項所述之半導體結構體，其中該主動區域進一步包含該半導體區域中之一主體區域及相鄰於每一溝槽之該主體區域中之一源極區域。
  10. 如申請專利範圍第1項所述之半導體結構體，其中該半導體區域包括碳化矽。
  11. 一種半導體結構體，其包含：第一與第二主動區域，各包含延伸入一半導體區域之溝槽，其中每一溝槽包括在該溝槽之底部中之一屏蔽 電極、在該屏蔽電極上方之該溝槽之較上部中之一閘極，及在該屏蔽電極與該閘極之間延伸之一極間介電層；該第一與第二主動區域之間的一屏蔽接點區域，該屏蔽接點區域包含延伸入該半導體區域之至少一個接點溝槽，其中來自該第一主動區域之該等溝槽中之至少一個之該屏蔽電極沿著該接點溝槽之一段延伸；及在該第一與第二主動區域及該接點區域上延伸之一互連層，其中在該第一及第二主動區域中，該互連層藉由一介電層與該等溝槽之每一個中之閘極隔開且該互連層接觸相鄰於該等溝槽之該半導體區域之臺面表面，且在該屏蔽接點區域中，該互連層接觸該屏蔽電極及相鄰於該接點溝槽之該半導體區域之該等臺面表面。
  12. 如申請專利範圍第11項所述之半導體結構體，其中該第一主動區域中之該等溝槽之至少一個延伸入該屏蔽接點區域且與該接點溝槽相連。
  13. 如申請專利範圍第11項所述之半導體結構體，其中該屏蔽接點區域中之該屏蔽電極從該接點溝槽之底部延伸到該接點溝槽之較上部。
  14. 如申請專利範圍第11項所述之半導體結構體，其中在該屏蔽接點區域中，該互連層接觸相鄰於該接點溝槽之該半導體區域之該等臺面表面以在其間形成肖特基接點。
  15. 如申請專利範圍第11項所述之半導體結構體，其中該屏蔽接點區域包含藉由該半導體區域之該等臺面表面分 開之多個接點溝槽，且其中肖特基接點形成於該互連層與該等臺面表面之一部分之間。
  16. 如申請專利範圍第11項所述之半導體結構體，其中在該第一主動區域中，肖特基接點形成於該互連層與該等臺面表面之一部分之間。
  17. 如申請專利範圍第11項所述之半導體結構體，其中該第一及第二主動區域進一步包含該半導體區域中之主體區域及相鄰於每一溝槽之該等主體區域中之源極區域。
  18. 如申請專利範圍第11項所述之半導體結構體，其中該半導體區域包括碳化矽。
  19. 一種形成一屏蔽閘極MOSFET之方法，該方法包含以下步驟：在一半導體區域中形成溝槽；在每一溝槽中形成一屏蔽電極；在該等溝槽之一部分中形成閘極，該等溝槽之該部分形成一主動區域，其中每一閘極位於該屏蔽電極上方且藉由一極間電介質與該屏蔽電極隔開；及形成在該等溝槽上延伸之一互連層，該互連層藉由一介電層與該主動區域中之該等閘極隔開，該互連層接觸與該主動區域分開之一屏蔽接點區域中之該等屏蔽電極且接觸該屏蔽接點區域中之相鄰溝槽間的臺面表面。
  20. 如申請專利範圍第19項所述之方法，其進一步包含以下步驟：在該互連層與該屏蔽接點區域中相鄰溝槽間延伸 之該等臺面表面之間形成肖特基接點。
  21. 如申請專利第19項所述之方法，其進一步包含以下步驟：在該互連層與該屏蔽接點區域中相鄰溝槽間延伸之該臺面表面之一部分之間形成肖特基接點。
  22. 如申請專利範圍第19項所述之方法，其中該互連層接觸該主動區域中之相鄰溝槽之間的臺面表面，該方法進一步包含以下步驟：在該互連層與該主動區域中之相鄰溝槽間延伸的該等臺面表面之一部分之間形成肖特基接點。
  23. 一種形成半導體結構體之方法，包含：形成一主動區域，該主動區域包含延伸入一半導體區域中之溝槽，每一溝槽包括該溝槽之一底部中之一屏蔽電極、在該屏蔽電極上方之該溝槽之一較上部之一閘極及在該屏蔽電極與該閘極之間延伸之一極間介電層；形成一屏蔽接點區域，該屏蔽接點區域由該主動區域所圍繞，該屏蔽接點區域包含延伸入該半導體區域之至少一個接點溝槽，其中來自該主動區域中之該等溝槽之至少一個之該屏蔽電極沿著該接點溝槽之一段延伸；及形成一互連層，該互連層在該主動區域與該屏蔽接點區域上方延伸，其中在該主動區域中，該互連層藉由一介電層與該等溝槽之每一個中之該閘極隔開，且該互連層接觸相鄰於該等溝槽之該半導體區域之臺面表面，且在該屏蔽接點區域中，該互連層接觸該屏蔽電極 及相鄰於該接點溝槽之該半導體區域之該等臺面表面。
  24. 如申請專利範圍第23項所述之方法，其中該主動區域中之該等溝槽之至少一個延伸入該屏蔽接點區域且與該接點溝槽相連。
  25. 如申請專利範圍第23項所述之方法，其中該主動區域中之該等溝槽之至少一個不延伸入該屏蔽接點區域中。
  26. 如申請專利範圍第23項所述之方法，其中該主動區域中之該等溝槽之每一個以一第一方向延伸，該主動區域進一步包含實質上垂直於該等溝槽延伸之至少一個橫向溝槽，其中該橫向溝槽中之一閘極與該等溝槽之至少一個中之該閘極相連。
  27. 如申請專利範圍第23項所述之方法，其中該屏蔽接點區域中之該屏蔽電極從該接點溝槽之一底部延伸到該接點溝槽之一較上部。
  28. 如申請專利範圍第23項所述之方法，其中在該屏蔽接點區域中，該互連層接觸相鄰於該接點溝槽之該半導體區域之該等臺面表面以在其間形成肖特基接點。
  29. 如申請專利範圍第23項所述之方法，其中該屏蔽接點區域包含藉由該半導體區域之該等臺面表面分開之多個接點溝槽，且其中肖特基接點形成於該互連層與該等臺面表面之一部分之間。
  30. 如申請專利範圍第23項所述之方法，其中在該主動區域中，肖特基接點形成於該互連層與該等臺面表面之一部分之間。
  31. 如申請專利範圍第23項所述之方法，其中該主動區域進一步包含該半導體區域中之一主體區域及相鄰於每一溝槽之該主體區域中之一源極區域。
  32. 一種形成半導體結構體之方法，其包含：形成第一與第二主動區域，該第一與第二主動區域各包含延伸入一半導體區域之溝槽，其中每一溝槽包括在該溝槽之底部中之一屏蔽電極、在該屏蔽電極上方之該溝槽之較上部中之一閘極及在該屏蔽電極與該閘極之間延伸之一極間介電層；形成該第一與第二主動區域之間的一屏蔽接點區域，該屏蔽接點區域包含延伸入該半導體區域之至少一個接點溝槽，其中來自該第一主動區域之該等溝槽中之至少一個之該屏蔽電極沿著該接點溝槽之一段延伸；及形成在該第一與第二主動區域及該接點區域上延伸之一互連層，其中在該第一及第二主動區域中，該互連層藉由一介電層與該等溝槽之每一個中之閘極隔開，且該互連層接觸相鄰於該等溝槽之該半導體區域之臺面表面，且在該屏蔽接點區域中，該互連層接觸該屏蔽電極及相鄰於該接點溝槽之該半導體區域之該等臺面表面。
  33. 如申請專利範圍第32項所述之方法，其中該第一主動區域中之該等溝槽之至少一個延伸入該屏蔽接點區域且與該接點溝槽相連。
  34. 如申請專利範圍第32項所述之方法，其中該屏蔽接點區 域中之該屏蔽電極從該接點溝槽之底部延伸到該接點溝槽之較上部。
  35. 如申請專利範圍第32項所述之方法，其中在該屏蔽接點區域中，該互連層接觸相鄰於該接點溝槽之該半導體區域之該等臺面表面以在其間形成肖特基接點。
  36. 如申請專利範圍第32項所述之方法，其中該屏蔽接點區域包含藉由該半導體區域之該等臺面表面分開之多個接點溝槽，且其中肖特基接點形成於該互連層與該等臺面表面之一部分之間。
  37. 如申請專利範圍第32項所述之方法，其中在該第一主動區域中，肖特基接點形成於該互連層與該等臺面表面之一部分之間。
  38. 如申請專利範圍第32項所述之方法，其中該第一及第二主動區域進一步包含該半導體區域中之主體區域及相鄰於每一溝槽之該等主體區域中之源極區域。
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