CN105990409B - 多层隧穿结三维隧穿场效应晶体管的制备方法 - Google Patents
多层隧穿结三维隧穿场效应晶体管的制备方法 Download PDFInfo
- Publication number
- CN105990409B CN105990409B CN201510071527.8A CN201510071527A CN105990409B CN 105990409 B CN105990409 B CN 105990409B CN 201510071527 A CN201510071527 A CN 201510071527A CN 105990409 B CN105990409 B CN 105990409B
- Authority
- CN
- China
- Prior art keywords
- effect transistor
- tunneling field
- tunnel junctions
- transistor
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种多层隧穿结三维隧穿场效应晶体管的制备方法，所述多方法包括：重掺杂的p型或n型硅与本征或轻掺杂的硅相互交叠生长，形成多层表面隧穿结结构；重掺杂的p型或n型硅在一端互连，作为晶体管的源极，重掺杂的n型或p型硅与本征或轻掺杂的硅相连，作为晶体管的漏极；在所述多层表面隧穿结结构的侧壁及上方生长介质层和栅极材料，形成多栅结构的三维隧穿场效应晶体管。本发明适用于CMOS超大规模集成电路器件，可以实现隧穿场效应晶体管的低亚阈值斜率、低关态电流和低操作电压等特性，同时克服普通隧穿场效应晶体管开态电流低、驱动能力差的缺陷。
Description
技术领域
本发明涉及半导体电子器件技术领域，尤其涉及一种多层隧穿结三维隧穿场效应晶体管的制备方法。
背景技术
以CMOS工艺为基础的集成电路工艺，不断向亚微纳米方向发展。如何降低器件功耗成为集成电路工艺技术的一大挑战。隧穿场效应晶体管，其关断时的漏电流比传统结构的晶体管小很多，因而显著降低了器件功耗。但是，在其漏电流减小的同时，其驱动电流也有所下降。如何提高隧穿场效应晶体管的驱动电流，成为重要的研究内容。
目前有多种方法被用来提高隧穿场效应晶体管的驱动电流，优化器件性能。如，2010年7月14日公开的、公开号为101777580A的中国发明专利公开了一种采用沟道向衬底内凹陷的方法，从而实现小尺寸下漏电流降低的同时提高驱动电流；2014年2月12日公开的、公开号为103579324A的中国发明专利公开了一种三面源隧穿场效应晶体管及其制备方法，优化了TFET器件的亚阈值斜率，同时提升了器件的导通电流；2013年12月25日公开的、公开号为103474459A的中国专利公开了一种隧穿场效应晶体管，增加第二源区，从而增大外层源区与内层源区的接触面积，进而增大开态电流。提高电流驱动能力。
如何进一步保持栅压控制能力、提高驱动电流，依然是隧穿场效应晶体管所面临的挑战。
发明内容
本发明提供一种多层隧穿结三维隧穿场效应晶体管的制备方法，能够提高隧穿场效应晶体管的驱动电流和栅压控制能力，实现高的开关比和高的驱动能力。
本发明提供的多层隧穿结三维隧穿场效应晶体管的制备方法，包括：
重掺杂的p型或n型硅与本征或轻掺杂的硅相互交叠生长，形成多层表面隧穿结结构；
重掺杂的p型或n型硅在一端互连，作为晶体管的源极，重掺杂的n型或p型硅与本征或轻掺杂的硅相连，作为晶体管的漏极；
在所述多层表面隧穿结结构的侧壁及上方生长介质层和栅极材料，形成多栅结构的三维隧穿场效应晶体管。
本发明提供的多层隧穿结三维隧穿场效应晶体管的制备方法，通过交替生长隧穿结的两种材料，在两种材料的每个接触面上都形成了平面型的隧穿结，在多层堆叠区域实现了很高的隧穿结面积，从而可以增加在开态时的电流通道，实现开态时大的驱动电流；通过在多层堆叠隧穿结的上方与侧壁生长介质层和栅极材料，形成了三栅结构。实现对多层堆叠结构中的隧穿结的开关状态的控制。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为多层隧穿结三维隧穿场效应晶体管的结构示意图；
图2为多层隧穿结三维隧穿场效应晶体管堆叠结构区域的截面结构示意图；
图3为多层隧穿结堆叠结构示意图；
图4为多层隧穿结每层互连形成源漏电极的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明实施例提供一种多层隧穿结三维隧穿场效应晶体管的制备方法，所述方法包括：
S11、重掺杂的p型或n型硅与本征或轻掺杂的硅相互交叠生长，形成多层表面隧穿结结构；
所形成的多层表面隧穿结结构如图3所示，两种交叠生长的材料的接触面形成了面接触结构的隧穿结结构。这种大面积的隧穿结结构，可以保障器件在隧穿状态下有较大的总电流，也就使隧穿场效应晶体管有了较大的开态电流。
其中，所述多层表面隧穿结结构中，隧穿结的表面数目大于等于2。
S12、重掺杂的p型或n型硅在一端互连，作为晶体管的源极，重掺杂的n型或p型硅与本征或轻掺杂的硅相连，作为晶体管的漏极；
所形成的晶体管的源极和漏极如图4所示，每层重掺杂的p型或n型硅在一端连接在一起，形成晶体管的源极；本征或轻掺杂硅在另一端互连在一起，并且与重掺杂的n型或p型形成欧姆接触，作为晶体管的漏极。
S13、在所述多层表面隧穿结结构的侧壁及上方生长介质层和栅极材料，形成多栅结构的三维隧穿场效应晶体管。
所形成的多栅结构的三维隧穿场效应晶体管如图1和图2所示，这样形成了栅极对多层结构中每个隧穿结表面的控制，从而保证器件的栅压控制能力，提高器件的亚阈值斜率等特性，提高驱动电流。
本发明实施例提供的多层隧穿结三维隧穿场效应晶体管的制备方法，通过交替生长隧穿结的两种材料，在两种材料的每个接触面上都形成了平面型的隧穿结，在多层堆叠区域实现了很高的隧穿结面积，从而可以增加在开态时的电流通道，实现开态时大的驱动电流；通过在多层堆叠隧穿结的上方与侧壁生长介质层和栅极材料，形成了三栅结构。实现对多层堆叠结构中的隧穿结的开关状态的控制。
下面介绍一种多层隧穿结三维隧穿场效应晶体管的制备方法的具体实例。
首先，在衬底上交替外延生长重掺杂的p型硅和本征硅材料，分别生长三层，形成堆叠结构；在堆叠结构的一端进行p型重掺杂，使堆叠结构中的重掺杂p型硅层在此处互连，这一区域作为晶体管的源极；在堆叠结构的另一端进行刻蚀，刻蚀孔内生长本征硅材料，使堆叠结构中的本征硅层在此处形成互连；再将本征硅区域进行n型重掺杂，作为晶体管的漏极。最后所形成的晶体管的源极和漏极的结构如图4所示。
然后，对堆叠结构进行刻蚀，使其露出侧壁；在堆叠结构的侧壁及上方生长氧化铪介质材料和金属钨作为栅电极。最后所形成的多栅结构的三维隧穿场效应晶体管的结构如图1所示，图2为所形成的多栅结构的三维隧穿场效应晶体管堆叠结构区域的截面示意图。
本发明实施例可以实现隧穿场效应晶体管的低亚阈值斜率、低关态电流和低操作电压等特性，同时克服了普通隧穿场效应晶体管开态电流低、驱动能力差的缺点，可取代现有CMOS晶体管作为下一代低功耗、低操作电压、高性能的集成电路核心器件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (2)
1.一种多层隧穿结三维隧穿场效应晶体管的制备方法，其特征在于，包括：
重掺杂的p型或n型硅与本征或轻掺杂的硅相互交叠生长，形成多层表面隧穿结结构；
重掺杂的p型或n型硅在一端互连，作为晶体管的源极，重掺杂的n型或p型硅与本征或轻掺杂的硅相连，作为晶体管的漏极；
在所述多层表面隧穿结结构的侧壁及上方生长介质层和栅极材料，形成多栅结构的三维隧穿场效应晶体管。
2.根据权利要求1所述的多层隧穿结三维隧穿场效应晶体管的制备方法，其特征在于，所述多层表面隧穿结结构中，隧穿结的表面数目大于等于2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510071527.8A CN105990409B (zh) | 2015-02-11 | 2015-02-11 | 多层隧穿结三维隧穿场效应晶体管的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510071527.8A CN105990409B (zh) | 2015-02-11 | 2015-02-11 | 多层隧穿结三维隧穿场效应晶体管的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105990409A CN105990409A (zh) | 2016-10-05 |
| CN105990409B true CN105990409B (zh) | 2019-01-08 |
Family
ID=57041790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510071527.8A Active CN105990409B (zh) | 2015-02-11 | 2015-02-11 | 多层隧穿结三维隧穿场效应晶体管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105990409B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100163845A1 (en) * | 2008-12-30 | 2010-07-01 | Niti Goel | Tunnel field effect transistor and method of manufacturing same |
| CN101969061A (zh) * | 2010-09-27 | 2011-02-09 | 复旦大学 | 一种鳍型隧穿晶体管集成电路及其制造方法 |
| US20140252455A1 (en) * | 2013-03-10 | 2014-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure And Method For Static Random Access Memory Device Of Vertical Tunneling Field Effect Transistor |
-
2015
- 2015-02-11 CN CN201510071527.8A patent/CN105990409B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100163845A1 (en) * | 2008-12-30 | 2010-07-01 | Niti Goel | Tunnel field effect transistor and method of manufacturing same |
| CN101969061A (zh) * | 2010-09-27 | 2011-02-09 | 复旦大学 | 一种鳍型隧穿晶体管集成电路及其制造方法 |
| US20140252455A1 (en) * | 2013-03-10 | 2014-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure And Method For Static Random Access Memory Device Of Vertical Tunneling Field Effect Transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105990409A (zh) | 2016-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2022028315A1 (zh) | 碳化硅器件的元胞结构、其制备方法及碳化硅器件 | |
| CN107887441A (zh) | 半导体器件及其制造方法及包括该器件的电子设备 | |
| CN105280711B (zh) | 电荷补偿结构及用于其的制造 | |
| CN103839943A (zh) | 半导体器件 | |
| CN103855221A (zh) | 半导体器件和制造半导体器件的方法 | |
| KR101286707B1 (ko) | 독립된 듀얼 게이트의 핀펫 구조를 갖는 터널링 전계효과 트랜지스터 및 그 제조방법 | |
| CN103219386B (zh) | 一种具有高k绝缘区的横向功率器件 | |
| CN106098774B (zh) | 包括场效应晶体管的半导体器件及制造半导体器件的方法 | |
| CN107068734B (zh) | 一种无结型场效应晶体管 | |
| WO2016015501A1 (zh) | 隧穿晶体管结构及其制造方法 | |
| US9209286B2 (en) | Semiconductor device | |
| CN104409487A (zh) | 体硅双向击穿保护双栅绝缘隧穿增强晶体管及其制造方法 | |
| US11404568B2 (en) | Semiconductor device having interface structure | |
| CN105845734B (zh) | P型动态阈值晶体管、制备方法及提高工作电压的方法 | |
| KR20140088658A (ko) | 독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법 | |
| CN103700631A (zh) | 无结mos fet器件的制备方法 | |
| CN105990409B (zh) | 多层隧穿结三维隧穿场效应晶体管的制备方法 | |
| US9525058B2 (en) | Integrated circuit and method of manufacturing an integrated circuit | |
| CN104409508A (zh) | Soi衬底双向击穿保护双栅绝缘隧穿增强晶体管及制造方法 | |
| CN107808905A (zh) | 双侧折叠栅控源漏双隧穿型双向导通晶体管及其制造方法 | |
| CN109560128B (zh) | 隧穿场效应晶体管 | |
| CN107706235A (zh) | 一种矩形栅控u形沟道双向开关隧穿晶体管及其制造方法 | |
| CN104282754B (zh) | 高集成度l形栅控肖特基势垒隧穿晶体管 | |
| CN202772140U (zh) | 一种基于高k材料的ldmos器件 | |
| CN107819036B (zh) | 源漏对称可互换双括号形栅控隧穿晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |