JP5220604B2 - フィン型電界効果トランジスタ及びその製造方法 - Google Patents

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Description

本発明は一般に、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）に関し、より具体的には、それぞれ、ゲートとドレイン領域の間のミラー効果静電容量を小さくし、ＦｉｎＦＥＴを安定させる（ballasting）ために、ゲートとドレイン領域の間の抵抗を増大させ、またはゲートとソース領域の間とゲートとドレイン領域の間の両方の抵抗を増大させた改良型のＦｉｎＦＥＴ構造に関する。
トランジスタ設計が改良され、進化するにつれて、異なるトランジスタの種類は増え続ける。フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）は、チャネル領域ならびにソースおよびドレイン領域を含むフィンを有するトランジスタの一型である。ダブルゲートＦｉｎＦＥＴは、フィンの両側壁に第１および第２のゲート導体を有するＦｉｎＦＥＴである。これらのゲート導体はフィンのチャネル領域を覆い、フィンのソースおよびドレイン領域は、ゲート導体の被覆範囲の外側に広がる。ＦｉｎＦＥＴは、参照によって本明細書に組み込まれるHu他の米国特許第６４１３８０２号（以後「Hu」）に詳細に論じられている。ＦｉｎＦＥＴのこの構造のため、ＦｉｎＦＥＴの直列抵抗とゲート−ソース／ドレイン静電容量とは元来、トレードオフの関係にある。例えば、直列抵抗を小さくするため、具体的には、ディジタル回路のデバイス・ドライブ（devicedrive）を相当に低下させる可能性があるフィードバックを生じさせる可能性があるソースとゲートの間の抵抗を小さくするために、ゲートから出るときのフィンの幅を広げることができる。しかし、ゲートとドレイン領域の間のフィンの幅を広げると、ゲートとドレインの間の抵抗が小さくなるだけでなく、静電容量が増大する。ドレイン抵抗は、ディジタル回路のデバイス・ドライブに対してほとんど影響を及ぼさないが、ゲートとドレインの間の静電容量はしばしば、ミラー効果によるゲートとソースの間の静電容量の回路遅延に対して３倍までの影響を有することがある。
米国特許第６４１３８０２号
関連する１つの問題として、ＦｉｎＦＥＴは、非常に高い電圧で、トランジスタ・チャネルの最も高温の領域における熱暴走がＦＥＴを破壊する可能性があるスナップバック（snap-back）として知られているモードに入ることがある。複数のフィンを含むＦｉｎＦＥＴでは、１つのフィンが絶縁破壊状態になった場合、熱暴走が起こる可能性があり、その結果、そのフィンが全ての追加の電流を伝導し、ついにはＦｉｎＦＥＴが破壊される。本発明は、それぞれ、ゲートとドレイン領域の間のミラー効果静電容量を小さくし、ＦｉｎＦＥＴを安定させるために、ゲートとドレイン領域の間の抵抗だけを増大させ、またはゲートとソース領域の間とゲートとドレイン領域の間の両方のフィン抵抗を増大させた改良型のＦｉｎＦＥＴ構造およびそれらの構造を製造する関連方法を提供することによって、これらの問題に対処する。
本発明は、改良型のＦｉｎＦＥＴ構造の実施形態およびこの構造の実施形態を製造する関連方法を提供する。一実施形態では、ゲートとソース領域の間のフィン抵抗が小さくなり、ゲートとドレイン領域の間の静電容量が小さくなるようにＦｉｎＦＥＴを非対称に構成することによって、ＦｉｎＦＥＴドライブ電流が最適化される。他の実施形態では、ＦｉｎＦＥＴを安定させることによって、高電圧でのデバイス破壊が防止される。具体的には、ＦｉｎＦＥＴが所定の最大電圧で動作することができるように、ゲートとソース領域の間のフィンの抵抗とゲートとドレイン領域の間のフィンの抵抗の両方が増大される。本発明の安定化された複数のＦｉｎＦＥＴが一連として形成されると、この安定化は、ＦｉｎＦＥＴの破壊を引き起こす１つのフィンの暴走の早発を防ぐ。
より具体的には、本発明のＦｉｎＦＥＴ構造の一実施形態は、基板上に、ソース領域およびドレイン領域を形成する平行な半導体平面を含む。別の半導体平面（すなわちフィン）が、ソース領域からドレイン領域まで延びる。ソース領域とドレイン領域の間のフィン上にゲートが配置される。具体的には、ソース領域とドレイン領域の間のフィンの対向する両側壁に、ゲート誘電体層が形成される。このゲート誘電体層上にゲート導体が形成される。このＦｉｎＦＥＴ構造は、ソース領域とゲート導体の間の半導体フィンの第１の抵抗が、ゲート導体とドレイン領域の間の半導体フィンの第２の抵抗よりも小さくなり、ソース領域とゲート導体の間の第１の静電容量が、ゲート導体とドレイン領域の間の第２の静電容量よりも大きくなるように、非対称に構成される。例えば、ドレイン領域よりもソース領域の方に近いフィン上の位置にゲート導体を配置することができる。ソース領域の方に近い位置にゲート導体を配置することは、ゲート導体とソース領域の間の第１の抵抗が、ゲート導体とドレイン領域の間の第２の抵抗よりも小さくなることを保証する。ゲート導体をドレイン領域から遠くに配置すると、ゲートとドレイン領域の間の静電容量が小さくなる。あるいは、ゲートを、ソース領域とドレイン領域から等距離のところに配置することができ、ゲート導体の両側のフィンの寸法によって非対称性を達成することができる。例えば、ゲート導体とソース領域の間の第１の部分およびゲート導体とドレイン領域の間の第２の部分を有するようにフィンを構成することができる。第１の部分および第２の部分はともに、ゲート導体および外側セクションに隣接した内側セクションを含むことができる。内側セクションの幅を外側セクションの幅よりも狭くすることができる（すなわち、内側セクションは、外側セクションの第２の幅よりも狭い第１の幅を有することができる）。ゲートとドレイン領域の間のフィンの第２の部分の内側セクションが、ゲートとソース領域の間のフィンの第１の部分の内側セクションよりも長い場合には、ゲートとドレイン領域の間の静電容量が小さくなり、ゲートとソース領域の間のフィンの抵抗が小さくなる。具体的には、第１の部分の内側セクションが、第１の幅（すなわち内側セクションの幅）にほぼ等しい第１の長さを有し、第２の部分の内側セクションが、第１の幅の約３倍よりも長い第２の長さを有する場合に、最適な抵抗および静電容量を達成することができる。
本発明のＦｉｎＦＥＴ構造の他の実施形態も、基板上に、ソース領域およびドレイン領域を形成する平行な半導体平面を含む。別の半導体平面（すなわちフィン）が、ソース領域からドレイン領域まで延びる。ソース領域およびドレイン領域から等距離にあるフィン上の位置に、ゲートが配置される。具体的には、ソース領域とドレイン領域の間のフィンの対向する両側壁に、ゲート誘電体層が形成される。このゲート誘電体層上にゲート導体が形成される。この実施形態のＦｉｎＦＥＴ構造は、高電圧での破壊を防ぐように安定化される。例えば、ゲート導体とソース／ドレイン領域の間の半導体フィンの長さが半導体フィンの幅の約３から５倍である場合には、トランジスタが所定の最大電圧で動作することができるような十分な抵抗を半導体フィンに提供することができる。ソース／ドレイン領域よりも低いソース／ドレイン・ドーパント（例えばｎ型ドーパントまたはｐ型ドーパント）濃度を有し、フィンの上面にシリサイド層を持たないように半導体フィンが構成される場合には、安定化のための追加の抵抗を提供することができる。あるいは、半導体フィンは、ソース領域とゲート導体の間の第１の部分と、ゲート導体とドレイン領域の間の第２の部分とを含むことができる。第１および第２の部分はともに、ゲート導体に隣接して、同じ幅（すなわち第１の幅）と、同じ長さ（すなわち第１の長さ）とを有する内側セクションを含む。さらに、第１および第２の部分はそれぞれ、内側セクションとソース／ドレイン領域の間に外側セクションを含むことができる。内側セクションの長さ（すなわち第１の長さ）が、内側セクションの同じ幅（すなわち第１の幅）の約３から５倍よりも大きい場合に、安定化を達成することができる。具体的には、この内側セクションの長さが、トランジスタが所定の最大電圧で動作できるような抵抗をフィンに提供する。内側セクションが、ソース／ドレイン領域よりも低いソース／ドレイン・ドーパント（例えばｎ型ドーパントまたはｐ型ドーパント）濃度を有する場合、および内側セクションが、内側セクションの対応する上面に隣接するシリサイド層を持たない場合には、安定化のための追加の抵抗を提供することができる。
フィン型電界効果トランジスタ、具体的には非対称ＦｉｎＦＥＴを製造する方法の一実施形態は、ソース領域、ドレイン領域、およびソース領域からドレイン領域まで延びる半導体フィンを形成することを含む。これらのソースおよびドレイン領域は、基板上の平行な半導体平面として形成される。フィンを形成するために、ソース領域とドレイン領域の間に延びる別の半導体平面が使用される。次いで、半導体フィンに隣接して、ソース領域およびドレイン領域の間に、例えばフィンの対向する両側壁にゲート誘電体層を形成し、このゲート誘電体層上にゲート導体を形成することによって、ゲートが形成される。ソース領域とゲート導体の間の半導体フィンの第１の抵抗が、ゲート導体とドレイン領域の間の半導体フィンの第２の抵抗よりも小さくなり、ソース領域とゲート導体の間の第１の静電容量が、ゲート導体とドレイン領域の間の第２の静電容量よりも大きくなるように、トランジスタ、具体的には半導体フィンおよびゲート導体が非対称に形成される。例えば、半導体フィンに隣接してゲート導体を、ゲート導体がドレイン領域よりもソース領域の方に近くなるように形成し、それによって、ソース領域とゲート導体の間のフィンの抵抗を小さくし、ゲート導体とドレイン領域の間の静電容量を小さくことができる。
あるいは、半導体フィンに隣接してゲート導体を、ソース領域およびドレイン領域から等距離のところに形成することができる。第１および第２の抵抗を変化させるために、それぞれ、ゲート導体とソース領域の間のフィンの第１の部分の寸法およびゲート導体とドレイン領域の間のフィンの第２の部分の寸法が調整される。第１および第２の部分はそれぞれ、ゲート導体に隣接した内側セクションと、ゲート導体とソース領域の間またはゲート導体とドレイン領域の間のより幅の広い外側セクションとを有するように形成される。内側セクションはそれぞれ同じ幅（すなわち第１の幅）を有し、外側セクションはそれぞれ同じ幅（すなわち第２の幅）を有する。ゲート導体とドレイン領域の間の第２の部分の内側セクションが第１の部分の内側セクションよりも長い場合に、非対称性を達成することができる。したがって、ソース領域とゲート導体の間のフィンの抵抗が小さくなり、ゲート導体とドレイン領域の間の静電容量も小さくなる。最適な非対称性は、第１の部分の内側セクションが、内側セクションの幅にほぼ等しい長さ（すなわち第１の長さ）を有するように形成され、第２の部分の内側セクションが、第１の幅の約３から５倍よりも大きい長さ（すなわち第２の長さ）を有するように形成される場合に達成することができる。ソース／ドレイン領域、フィンおよびゲートが形成された後、追加のプロセス・ステップを実行して、ＦｉｎＦＥＴを完成させることができる。
フィンの第１および第２の部分の寸法を前述のとおりに調整するため、ゲート導体を形成した後に、フィンの第１の部分の上に（例えばフィンの上面および対向する両側壁に）、ゲート導体にじかに隣接して、第１のスペーサが形成され、同様に、ゲート導体の第２の部分の側に第２のスペーサが形成される。第１および第２のスペーサは最初、同じ厚さを有するように形成することができる。この厚さは、第１の幅（すなわちフィンの狭いセクションの幅）の約３から５倍よりも大きくすることができ、さらに、この厚さは、第１のスペーサとソース領域の間にフィンの第１の部分の第１の露出セクションが残り、第２のスペーサとドレイン領域の間にフィンの第２の部分の第２の露出セクションが残るような厚さであるべきである。スペーサが形成された後、第１のスペーサのサイズ（すなわち厚さ）が低減される。第１のスペーサの厚さを低減させる１つの技法は、第２のスペーサにマスクをし、次いで第１のスペーサを等方的にエッチングすることを含む。このエッチング・プロセスは、第１のスペーサの上面だけでなく、第１のスペーサの露出した側壁もエッチングし、したがってスペーサの厚さを低減させる。第１のスペーサの厚さを低減させる他の技法は、９０度未満のある角度から第１のスペーサに向かって不活性種（例えばシリコン、アルゴン、キセノンなど）を、ゲート導体によって第２のスペーサが遮られ、それによって第１のスペーサが、第１のスペーサのエッチング速度を高めるより大きな濃度の不活性種を受け取るように注入することを含む。次いで、より大きな濃度の不活性種を有する第１のスペーサが第２のスペーサよりも速い速度でエッチングされるように、エッチング・プロセスが実行される。この場合も、このエッチング・プロセスは、スペーサの上面だけでなく、第１のスペーサの露出した側壁もエッチングし、したがってスペーサの厚さを低減させる。第１のスペーサの厚さが（例えばフィンの幅（すなわち第１の幅）にほぼ等しくなるように）低減された後、それぞれ第１および第２の外側セクションを形成するために、第１および第２の露出セクション上に追加の半導体材料が形成される。したがって、内側セクションは、第１および第２のスペーサの下に残るフィンのセクションである。
フィン型電界効果トランジスタ、具体的には安定化されたＦｉｎＦＥＴを製造する方法の一実施形態は、ソース領域、ドレイン領域、およびソース領域からドレイン領域まで延びる半導体フィンを形成することを含む。これらのソースおよびドレイン領域は、基板上の平行な半導体平面として形成される。フィンを形成するために、ソース領域とドレイン領域の間に延びる別の半導体平面が使用される。次いで、半導体フィンに隣接して、ゲートが、ソース領域およびドレイン領域から等距離の位置に、例えばフィンの対向する両側壁にゲート誘電体層を形成し、そのゲート誘電体層上にゲート導体を形成することによって形成される。ゲート導体とソース領域の間またはゲート導体とドレイン領域の間のフィンの長さが半導体フィンの幅の約３倍よりも大きくなるようにゲートを形成することによって、安定化を達成することができる。この長さは、トランジスタが所定の最大電圧で動作できるような抵抗を半導体フィンに追加する。ソース／ドレイン領域、フィンおよびゲートが形成された後、追加のプロセス・ステップを実行して、ＦｉｎＦＥＴを完成させることができる。（例えばフィンへのＮ＋領域またはＰ＋領域の注入を妨げることによって）ソース／ドレイン領域よりも低いソース／ドレイン・ドーパント濃度を有する半導体フィンを形成することによって、および（例えば、フィンの上面でのシリサイドの形成を妨げることによって）上面にシリサイド層を持たないフィンを形成することによって、安定化のための追加の抵抗を提供することができる。
あるいは、ソース／ドレイン領域から等距離にあるゲート導体を形成し、トランジスタが所定の最大電圧で動作できるように抵抗を最適化するために、ゲート導体の両側のフィンの寸法を調整することによって、安定化を達成することもできる。例えば、ソース／ドレイン領域に隣接したフィンの外側セクションを、ゲート導体に隣接した内側セクションよりも幅が広くなるように形成することができる。内側セクションは、内側セクションの長さが内側セクションの幅の約３倍よりも大きくなるように形成することができる。内側および外側セクションを形成するため、フィンの上（例えばフィンの上面および対向する両側壁）に、ゲート導体の両側面にじかに隣接したスペーサが形成される。スペーサは、最初に形成されたときのフィンの幅（すなわちフィンの内側セクションの幅）の約３から５倍よりも大きい厚さを有するように形成することができ、この厚さは、スペーサとソース／ドレイン領域の間にフィンの露出セクションが残るような厚さであるべきである。スペーサが形成された後、より幅の広い外側セクションを形成するために、フィンの露出セクション上に追加の半導体材料が形成される。したがって、より幅の狭い内側セクションは、スペーサの下に残るフィンのセクションである。この場合も、ソース／ドレイン領域、フィンおよびゲートが形成された後に、追加のプロセス・ステップを実行して、ＦｉｎＦＥＴを完成させることができる。内側セクションが、内側セクションの対応する上面にシリサイド層を持たないように形成される場合、およびソース／ドレイン領域のソース／ドレイン・ドーパント（例えばｎ型ドーパントまたはｐ型ドーパント）濃度がフィンの内側セクションよりも高い場合には、安定化のための追加の抵抗を提供することができる。
本発明のこれらの態様および目的、ならびに本発明の他の態様および目的は、以下の説明および添付図面に関して検討したときにより完全に認識され、理解されるであろう。しかし、本発明の実施形態およびその多数の特定の詳細を示す以下の説明は、例示のために与えられたものであり、限定を目的としたものではない。本発明の範囲に含まれ、本発明の趣旨を逸脱しない多くの変更および修正を加えることができ、本発明はそのような全ての変更を包含する。
本発明は、図面に関する以下の詳細な説明からより完全に理解されるであろう。
添付図面に示し、以下で詳細に説明する非限定的な実施形態を参照して、本発明ならびに本発明のさまざまな特徴および有利な詳細をより完全に説明する。図面に示された特徴は必ずしも一定の尺度では描かれていないことに留意されたい。本発明を不必要に不明瞭にすることがないように、周知の構成要素およびプロセス技法の説明は省略する。本明細書で使用される例は単に、本発明を実施することができる方法の理解を容易にし、当業者が本発明を実施することをさらに可能にすることを意図したものである。したがって、それらの例を、本発明の範囲を限定するものと解釈してはならない。
本明細書では、改良型のフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造およびそれらの構造を製造する関連方法が開示される。一実施形態では、ゲートとソース領域の間のフィン抵抗が小さくなり、ゲートとドレイン領域の間の静電容量が小さくなるようにＦｉｎＦＥＴを非対称に構成することによって、ＦｉｎＦＥＴドライブ電流が最適化される。他の実施形態では、ＦｉｎＦＥＴを安定させることによって、高電圧でのデバイス破壊が防止される。具体的には、ＦｉｎＦＥＴが所定の最大電圧で動作することができるように、ゲートとソース領域の間のフィンの抵抗とゲートとドレイン領域の間のフィンの抵抗の両方が、（例えば、フィンの長さを長くすることによって、フィンへのソース／ドレイン注入を遮断することによって、およびフィンの上面でのシリサイドの形成を妨げることによって）最適化される。本発明の安定化された複数のＦｉｎＦＥＴが一連として形成されると、この安定化は、一連の全てのＦｉｎＦＥＴの破壊を引き起こしうる連鎖反応を防ぐことができる。
図１および２を参照すると、本発明の構造の一実施形態では、ソース領域１０１、２０１とドレイン領域１０２、２０２との間が非対称であるＦｉｎＦＥＴ１００、２００が設計される。例えば、ゲート、具体的にはゲート導体１２０、２２０が、フィン１５０、２５０が単一のソース・ストラップに結合する点（図１の項目１０１参照）、またはフィン１５０、２５０の幅がゲート導体とソース・ストラップの間で増大する点（図２の項目２７１参照）の近くに配置される。逆にゲート導体１２０、２２０は、フィンの幅がゲート導体とドレイン・ストラップの間で増大する点（図２の項目２７２参照）、またはフィンが単一のドレイン・ストラップに結合する点（図１の項目１０２参照）から遠くに配置される。より具体的には、図１および２を参照すると、本発明のＦｉｎＦＥＴ構造（１００、２００）の一実施形態は、基板上に、ソース領域１０１、２０１およびドレイン領域１０２、２０２を形成する平行な半導体平面を含む。別の半導体平面（すなわち幅３〜４０ｎｍのフィン１５０、２５０）が、ソース領域１０１、２０１からドレイン領域１０２、２０２まで延びる。ソース領域１０１、２０１とドレイン領域１０２、２０２の間のフィン１５０、２５０上にゲートが配置される。具体的には、ソース領域とドレイン領域の間のフィンの対向する両側壁に、ゲート誘電体層が形成される。このゲート誘電体層上にゲート導体１２０、２２０が形成される。ＦｉｎＦＥＴ構造１００、２００は、ソース領域１０１、２０１とゲート導体１２０、２２０の間の半導体フィン１５０、２５０の第１の抵抗が、ゲート導体１２０、２２０とドレイン領域１０２、２０２の間の半導体フィン１５０、２５０の第２の抵抗よりも小さくなり、ソース領域１０１、２０１とゲート導体１２０、２２０の間の第１の静電容量が、ゲート導体１２０、２２０とドレイン領域１０２、２０２の間の第２の静電容量よりも大きくなるように、非対称に構成される。
例えば、図１を参照すると、ドレイン領域１０２よりもソース領域１０１の方に近いフィン１５０上の位置にゲート導体１２０を配置することができる。ソース領域の方に近い位置にゲート導体を配置することは、ゲート導体とソース領域の間の第１の抵抗が、ゲート導体とドレイン領域の間の第２の抵抗よりも小さくなることを保証する。ゲート導体をドレイン領域から遠くに配置すると、ゲートとドレイン領域の間の静電容量が小さくなる。
あるいは、図２を参照すると、ゲート導体を、ソース領域２０１およびドレイン領域から２０２から等距離２８３のところに配置することができる。フィン２５０は、ゲート導体２２０とソース領域２０１の間の第１の部分２５１と、ゲート導体２２０とドレイン領域２０２の間の第２の部分２５２とを有するように構成することができる。第１の部分２５１および第２の部分２５２はともに、ゲート導体２２０に隣接した内側セクション２６１、２６２と、内側セクション２６１、２６２に隣接した（すなわち内側セクション２６１とソース領域２０１の間および内側セクション２６２とドレイン領域２０２の間の）外側セクション２７１、２７２とを含むことができる。内側セクション２６１、２６２は同じ幅（例えば約３〜４０ｎｍの第１の幅２８７）を有することができる。外側のセクション２７１、２７２も、内側セクション２６１、２６２の第１の幅２８７よりも広い同じ幅（例えば約９〜２００ｎｍの第２の幅２８８）を有することができる。第２の部分２５２の内側セクション２６２が、第１の部分２５１の内側セクション２６１よりも長い場合には、ゲート導体２２０とドレイン領域２０２の間の静電容量が小さくなり、ゲート導体２２０とソース領域２０１の間の抵抗が小さくなる。第１の幅の広いセクション２７１がゲート導体２２０に近いほど、ゲート導体２２０とソース領域２０１の間の抵抗は小さくなる。具体的には、内側セクション２６１が第１の幅２８７にほぼ等しい第１の長さ２８４を有し、内側セクション２６２が、第１の幅２８７の約３倍よりも大きい第２の長さ２８２を有する場合に、最適な抵抗および静電容量を達成することができる。
図３〜５および図６〜８を参照すると、本発明のＦｉｎＦＥＴ構造の他の実施形態３００、４００は、基板上に、ソース領域３０１、４０１およびドレイン領域３０２、４０２を形成する平行な半導体平面を含む。別の半導体平面（すなわち幅３〜４０ｎｍのフィン３５０、４５０）が、ソース領域３０１、４０１からドレイン領域３０２、４０２まで延びる。ソース領域３０１、４０１およびドレイン領域３０２、４０２から等距離３８３、４８３にあるフィン３５０、４５０上の位置に、ゲート（例えばゲート誘電体層およびゲート導体３２０、４２０を含むゲート）を配置することができる。これらの構造３００、４００はさらに、ゲート導体３２０、４２０の対向する両側壁に、フィン３５０、４５０を覆って形成されたスペーサ３１１〜３１２、４１１〜４１２を含むことができる。この実施形態のＦｉｎＦＥＴ構造３００、４００は、高電圧での破壊を防ぐように安定化される。上で論じたとおり、ＦｉｎＦＥＴは、非常に高い電圧で、トランジスタ・チャネルの最も高温の領域における電流暴走によってＦＥＴが破壊される可能性があるスナップバックとして知られているモードに入ることがある。このモードは、複数のフィンを有するＦｉｎＦＥＴの並列セットで起こる可能性があり、そこでは、最も高温のフィンで熱暴走が起こり、全ての追加の電流を伝導し、ついにはＦｉｎＦＥＴの破壊を引き起こす。本発明の構造３００、４００は、並列の複数のＦｉｎＦＥＴ（それぞれ図５および８の項目３９０、４９０を参照されたい）に加えることができる最大電圧／電流を、所定の最大値まで増大させることができるように安定化されたＦｉｎＦＥＴを提供する。
例えば、図３〜４を参照すると、ゲート導体３２０とソース領域３０１の間とゲート導体３２０とドレイン領域３０２の間の半導体フィン３５０の等しい長さ３８３は、半導体フィン３５０の幅３８８の約３から５倍（例えば９〜２００ｎｍ）よりも大きい。この長さ３８３は、トランジスタ３００が所定の最大電圧で動作することができるような十分な抵抗を半導体フィン３５０に提供することができる。半導体フィンのドーパント濃度がソース／ドレイン領域３０１、３０２のドーパント濃度よりも低い半導体フィン３５０が構成される場合には、安定化のための追加の抵抗を提供することができる。半導体フィンの上面３９５がシリサイド層３９１を持たない場合にも、追加の抵抗を提供することができる。例えば、図４に示されているように、ソース／ドレイン領域３０１、３０２にＮ＋領域３９２を注入し、シリサイド３９１で覆うことができるが、この製造プロセスの間、フィン３５０におけるシリサイド３９１およびＮ＋領域３９２の形成を妨げることができる。図５を参照すると、安定化されたＦｉｎＦＥＴ３００ａ〜ｃが並列セット３９０として形成される場合、個々のＦＥＴ（３００ａ〜ｃ）の安定化は、最も低い破壊電圧を有するフィンが、熱暴走を起こし、全ての過剰電流を伝導し、ついには並列セット３９０の中の全てのＦｉｎＦＥＴ３００ａ〜ｃの破壊を引き起こすことを防ぐ。
あるいは、図６〜７を参照すると、半導体フィン４５０は、ソース領域４０１とゲート導体４２０の間の第１の部分４５１と、ゲート導体４２０とドレイン領域４０２の間の第２の部分４５２とを含むことができる。第１の部分４５１および第２の部分４５２はともに、例えば３〜４０ｎｍの同じ幅（すなわち第１の幅４８７）と、例えば９〜２００ｎｍの同じ長さ（すなわち第１の長さ４８２）とを有する内側セクション４６１、４６２を含む。内側セクション４６１、４６２は、ゲート導体４２０にじかに隣接して配置される。第１の部分４５１および第２の部分４５２はそれぞれ、内側セクション４６１、４６２とソース／ドレイン領域４０１、４０２の間の幅の広いセクションである外側セクション４７１、４７２をさらに含むことができる。内側セクションの長さ（すなわち第１の長さ４８２）が内側セクションの幅（すなわち第１の幅４８７）の約３から５倍よりも大きい場合に、安定化を達成することができる。具体的には、幅の狭い内側セクション４６１、４６２の長さ４８２が、トランジスタ４００が所定の最大電圧で動作することができるような抵抗をフィン４５０に提供する。ソース／ドレイン領域４０１、４０２よりも低いソース／ドレイン・ドーパント（すなわちｐ型またはｎ型ドーパント）濃度を有する内側セクション４６１、４６２が構成される場合、および内側セクション４６１、４６２の上面４９５が隣接するシリサイド層を持たない場合には、安定化のための追加の抵抗を提供することができる。例えば、図７に示されているように、ソース／ドレイン領域４０１、４０２および外側セクション４７１、４７２にＮ＋領域４９２を注入し、シリサイド４９１で覆うことができるが、この製造プロセスの間、内側セクション４６１、４６２におけるシリサイド４９１およびＮ＋領域４９２の形成はスペーサ４１１、４１２によって妨げられる。図８を参照すると、安定化されたＦｉｎＦＥＴ４００ａ〜ｃが並列セット４９０として形成される場合、個々のＦＥＴ（４００ａ〜ｃ）の安定化は、最も低い破壊電圧を有するフィンが、熱暴走を起こし、全ての過剰電流を伝導し、ついには並列セット４９０の中の全てのＦｉｎＦＥＴ４００ａ〜ｃの破壊を引き起こすことを防ぐ。
図９を図１とともに参照すると、フィン型電界効果トランジスタ、具体的には非対称ＦｉｎＦＥＴ１００を製造する方法の一実施形態は、従来のシリコン・オン・インシュレータ（ＳＯＩ）ＦｉｎＦＥＴのプロセス技法を含む。この方法は、ソース／ドレイン領域１０１、１０２を形成すること（５００）、およびソース領域１０１からドレイン領域１０２まで延びる幅約３〜４０ｎｍの半導体フィン１５０を形成すること（５０２）を含む。具体的には、ソース／ドレイン領域が平行な平面として形成され、ソース領域とドレイン領域の間にフィン（１つまたは複数）が延びるように、ＳＯＩウェーハのシリコン層内にソース／ドレイン領域およびフィンをリソグラフィによってパターン形成し、エッチングすることができる。エッチングの前に、シリコン層の上にハード・マスクを付着させることができる。
半導体フィン１５０に隣接してゲート（例えばゲート誘電体層およびゲート導体１２０）を、ゲート導体１２０がドレイン領域１０２よりもソース領域１０１の方に近くなるように形成する（５０４）ことによって、非対称性が提供される。ゲートを形成するため、フィン上、具体的にはフィンおよびソース／ドレイン領域の露出したシリコン表面上に犠牲酸化物を成長させ、次いでこれを剥離して、凹凸を除去することができる。次いで、フィンの側壁および上面にゲート誘電体層を成長または付着させることができる。ゲート誘電体層を形成した後、ポリシリコンなどの導電材料をフィンの上に付着させ、リソグラフィによってパターン形成し、エッチングすることができる。この実施形態では、形成されるゲート導体が、ソース領域の方により近い位置に配置される。ソース領域とドレイン領域の間のゲート導体１２０の配置のこの非対称性の結果、ソース領域１０１とゲート導体１２０の間の半導体フィン１５０の第１の抵抗が、ゲート導体１２０とドレイン領域１０２の間の半導体フィン１５０の第２の抵抗よりも小さくなる。この非対称性の結果さらに、ソース領域１０１とゲート導体１２０の間の第１の静電容量が、ゲート導体１２０とドレイン領域１０２の間の第２の静電容量よりも大きくなる。したがって、半導体フィン１５０に隣接してゲート導体１２０を、ゲート導体１２０がドレイン領域１０２よりもソース領域１０１の方に近くなるように形成すると、ソース領域１０１とゲート導体１２０の間のフィン１５０の抵抗が小さくなり、ゲート導体１２０とドレイン領域１０２の間の静電容量が小さくなる。追加のプロセスを実行して、ＦｉｎＦＥＴ１００を完成させることができる（５０６）。この追加のプロセスには、任意選択のハード・マスクを、方向性（directional）反応性イオン・エッチング・プロセスによって剥離すること、ソース／ドレイン延長部分を注入すること（すなわちフィンのセクションをソース／ドレイン領域の間に注入する）こと、ハローを形成すること、フィン・スペーサを形成すること、ゲート側壁にスペーサを形成すること、ソース／ドレイン領域にＮ＋を注入すること、フィンの上面、ソース／ドレイン領域の上面、またはポリシリコン材料のゲート導体がキャップなしで形成される場合のゲート導体の上面、あるいはこれらの全てにシリサイド層（例えばＣｏ、Ｎｉなど）を形成すること、追加の誘電体層を付着させ、平坦化すること、ゲート・コンタクトを形成すること、ソース／ドレイン・コンタクトを形成することなどが含まれる。ただしこれらに限定されるわけではない。同じプロセス・ステップを使用して、同じソース／ドレイン・ストラップを複数の半導体フィンが共有した複数のトランジスタ１００を同時に形成することができることに留意されたい。
図１０を図２とともに参照すると、非対称ＦｉｎＦＥＴ２００を製造する方法の代替実施形態も、従来のシリコン・オン・インシュレータ（ＳＯＩ）ＦｉｎＦＥＴプロセス技法を含む。この方法は、以前に詳細に説明したとおりに、ソース／ドレイン領域２０１、２０２を形成すること（６００）、およびソース領域２０１からドレイン領域２０２まで延びる幅の狭い半導体フィン２５０を形成すること（６０２）を含む。しかし、本発明のこの実施形態では、半導体フィン２５０に隣接して（ゲート導体２２０を含む）ゲートを、ソース領域２０１およびドレイン領域２０２から等距離２８３のところに形成することができる（６０４）。プロセス（６０４）でゲートが形成された後、ゲート導体とソース領域の間のフィンの第１の部分の第１の抵抗およびゲート導体とドレイン領域の間のフィンの第２の部分の第２の抵抗を変化させるために、ゲート導体の両側のフィンの寸法（例えばゲート導体とソース領域の間およびゲート導体とドレイン領域の間）が調整される（６０５）。具体的には、第１の部分２５１の寸法を調整して、第１の幅２８７（例えば３〜４０ｎｍ）を有する第１の内側セクション２６１がゲート導体２２０に隣接して配置され、第１の幅２８７よりも広い第２の幅２８８を有する第１の外側セクション２７１が、第１の内側セクション２６１とソース領域２０１の間に配置されるようにすることができる。同様に、第２の部分２５２の寸法を調整して、第２の内側セクション２６２および第２の外側セクション２７２を形成することができる。内側セクションはそれぞれ同じ幅２８７を有することができ、外側セクションは同じ幅２８８を有することができる。第２の内側セクション２６２が第１の内側セクション２６２よりも長い場合に、非対称性を達成することができ、それによって、ソース領域２０１とゲート導体２２０の間のフィン２５０の抵抗が小さくなり、ゲート導体２２０とドレイン領域２０１の間の静電容量が小さくなる。最適な非対称性は、第１の内側セクション２６１が、第１の幅２８７にほぼ等しい第１の長さ２８４（例えば３〜４０ｎｍ）を有するように形成され、第２の内側セクション２６２が、第１の幅２８７の約３から５倍よりも大きい第２の長さ２８２（例えば９〜２００ｎｍ）を有するように形成される場合に達成することができる。
プロセス（６０５）においてフィンの寸法を前述のとおりに調整するため、ゲート導体２２０を含むゲートをプロセス（６０４）で形成した後に、フィン２５０の第１の部分２５１および第２の部分２５２の上に、ゲート導体２２０の側面２２１、２２２にじかに接して、第１のスペーサ２１１および第２のスペーサ２１２が同時に形成される（６０６、図１１参照）。例えば、スペーサ２１１、２１２は、ゲート導体２２０の側面２２１、２２２に約９〜２００ｎｍの厚い二酸化シリコン層を成長または付着させることによって形成することができる。スペーサ２１１、２１２は最初、同じ厚さ２８２を有するように形成することができる。この厚さ２８２は、最初に形成されたフィンの幅２８７（すなわち第１の幅）（例えば３〜４０ｎｍ）の約３から５倍よりも大きくあるべきである。したがって、スペーサ２１１、２１２の厚さはそれぞれ約９〜２００ｎｍとすることができる。さらに、スペーサ２１１、２１２は、第１のスペーサ２１１とソース領域２０１の間に、フィン２５０の第１の部分２５１の第１の露出セクション２７６が残り、第２のスペーサ２１２とドレイン領域２０２の間に、フィン２５０の第２の部分２５２の第２の露出セクション２７５が残るように形成されるべきである。プロセス（６０６）でスペーサ２１１、２１２が形成された後、第１の幅２８７にほぼ等しい別の厚さ２８４をスペーサ２１１が有するように、第１のスペーサ２１１のサイズ（すなわち厚さ２８２）が低減される（６０８、図２参照）。第１のスペーサの厚さを低減させる１つの技法は、第２のスペーサ２１２にマスク２７７をし（６１０、図１２参照）、次いで第１のスペーサを等方的にエッチングする（６１２、図１２参照）ことを含む。このエッチング・プロセスは、第１のスペーサ２１１の上面２１３だけでなく、第１のスペーサ２１１の露出した側壁２１５もエッチングし、したがってスペーサの厚さを低減させる。第１のスペーサ２１１の厚さが低減された後、マスク２７７は除去される（６１４）。第１のスペーサの厚さを低減させる他の技法は、第２のスペーサ２１２への注入がゲート導体２２０によって遮られる（すなわち部分的に遮断される）ように、ある角度２１６（＜９０度）から第１のスペーサ２１１に向かって二酸化シリコン・スペーサ２１１、２１２の中へ不活性種２１７（例えばシリコン、アルゴン、キセノンなど）を注入することを含む。したがって、第１のスペーサ２１１は、第１のスペーサ２１１のエッチング速度を高めるより大きな濃度の不活性種２１７を受け取る（６１６、図１３参照）。次いで、より大きな濃度の不活性種２１７を有する第１のスペーサ２１１が第２のスペーサ２１２よりも速い速度でエッチングされるように、エッチング・プロセスが実行される（６１８、図１４参照）。この場合も、エッチング・プロセス（６１８）は、第１のスペーサ２１１の上面２１３だけでなく、第１のスペーサ２１１の露出した側壁２１５もエッチングし、したがってスペーサの厚さを低減させる。
プロセス（６０８）で第１のスペーサ２１１の厚さが低減された後、第１の露出セクション２７６および第２の露出セクション２７５上に、追加の半導体材料（例えばシリコン、シリコンゲルマニウム、炭化シリコンゲルマニウムなど）が形成される（６２０、例えば図１２および１４参照）。追加の半導体材料を形成するプロセス（６２０）は、フィン２５０の露出セクション２７５、２７６上およびシリコン・ソース／ドレイン領域上に、シリコン、シリコンゲルマニウムまたは炭化シリコンゲルマニウムを選択的に成長させることによって実施することができる。このプロセス（６２０）は、第１および第２の外側セクション２７１、２７２を形成する（図２参照）。したがって、第１および第２の内側セクション２６１、２６２はそれぞれ、フィン２５０の第１のスペーサ２１１および第２のスペーサ２１２の下に残るセクションである。先に詳細に説明した追加のプロセスを実行して、ＦｉｎＦＥＴ２００を完成させることができる（図１０の６２２）。同じプロセス・ステップを使用して、同じソース／ドレイン・ストラップを複数の半導体フィンが共有した複数のトランジスタ２００を同時に形成することができることに留意されたい。
図１５を図３とともに参照すると、フィン型電界効果トランジスタ、具体的には安定化されたＦｉｎＦＥＴ３００を製造する方法の一実施形態は、従来のＦｉｎＦＥＴプロセス技術を使用して、以前に詳細に説明したとおりに、ソース／ドレイン領域３０１、３０２を形成し、半導体フィン３５０を形成することを含む（１１００〜１１０２）。半導体フィンに隣接して、ゲート誘電体層およびゲート導体３２０を含むゲートが、ゲート導体３２０がソース領域３０１およびドレイン領域３０２から等距離３８３にあるように形成される（１１０４、ゲート形成プロセスの上記の詳細な説明を参照されたい）。ゲート導体３２０とソース領域３０１の間またはゲート導体３２０とドレイン領域３０２の間のフィン３５０の長さ３８３が、半導体フィン３５０の幅３８８の約３倍よりも大きくなるようにゲートを形成することによって、安定化を達成することができる。この長さ３８３は、トランジスタ３００が所定の最大電圧で動作することができるような抵抗を半導体フィン３５０に追加する。ソース／ドレイン領域３０１、３０２、フィン３５０、およびゲート導体３２０を含むゲートが形成された後、追加のプロセス・ステップを実行して、ＦｉｎＦＥＴを完成させることができる（１１０６、上記の詳細な説明を参照されたい）。（例えば、プロセス１１０６で、フィン３５０へのＮ＋領域３９２の注入を妨げることによって（図４参照））ソース／ドレイン領域よりも低いソース／ドレイン・ドーパント濃度を有し（１１０８）、（例えば、プロセス１１０６で、フィン３５０の上面３９５でのシリサイド層３９１の形成を妨げることによって（図４参照））フィン３５０の上面３９５にシリサイド層を持たない（１１１０）半導体フィン３５０を形成することによって、安定化のための追加の抵抗を提供することができる。同じプロセス・ステップを使用して、同じソース／ドレイン・ストラップを複数の半導体フィンが共有した複数のトランジスタ３００を同時に形成することができることに留意されたい（図５参照）。
あるいは、図１６を図６とともに参照すると、安定化されたＦｉｎＦＥＴ４００を製造する方法の一実施形態は、従来のＦｉｎＦＥＴプロセス技術を使用して、ソース／ドレイン領域４０１、４０２を形成し、幅の狭い半導体フィン４５０を形成することを含む（１２００〜１２０２、上記の詳細な説明を参照されたい）。半導体フィン４５０に隣接して、ゲート誘電体層およびゲート導体４２０を含むゲートが、ゲート導体４２０がソース領域４０１およびドレイン領域４０２から等距離４８３にあるように形成される（１２０４、上記の詳細な説明を参照されたい）。プロセス（１２０４）でゲートが形成された後、トランジスタが所定の最大電圧で動作できるように抵抗を最適化するために、フィンの寸法を調整することができる（１２０５）。フィンの寸法は、ゲート導体に隣接したフィンの内側セクションよりも幅が広い、ソース／ドレインに隣接したフィンの外側セクションを形成することによって調整することができる。具体的には、ソース領域４０１とゲート導体４２０の間に延びるゲート導体４２０によって覆われていないフィン４５０の第１の部分４５１と、ゲート導体４２０とドレイン領域４０２の間に延びる第２の部分４５２の両方を調整することができる。これらの寸法は、同じ幅４８７（すなわち第１の幅４８７）および同じ長さ（すなわち第１の長さ４８２）を有する内側セクション４６１、４６２がゲート導体に隣接して配置されるように調整することができる。さらに、これらの寸法は、外側セクション４７１、４７２が、同じ幅４８８（すなわち第２の幅）および同じ長さ４８１（すなわち第２の長さ）を有し、ソース／ドレイン領域に隣接して配置されるように調整することができる。外側セクション４７１、４７２は、それらの幅４８８が内側セクション４６１、４６２の幅４８７よりも広くなるように形成される。内側セクション４６１、４６２の長さ４８２が、フィンの最初の幅（すなわち第１の幅４８７）の約３倍よりも大きくなるように内側および外側セクションを形成し、それによって、トランジスタ４００が所定の最大電圧で動作できるような十分な抵抗を第１および第２の内側セクション４６１、４６２に提供することによって、安定化が達成される。
プロセス（１２０５）でフィンの寸法を調整して、内側セクション４６１、４６２および外側のセクション４７１、４７２を前述のとおりに形成するため、フィン４５０の第１および第２の部分４５１、４５２の上（例えば、フィン４５０の上面および対向する両側壁）に、ゲート導体４２０の側面４２１、４２２にじかに隣接したスペーサ４１１、４１２が形成される（１２０６、図１７参照）。スペーサ４１１、４１２は、（例えば二酸化シリコンを成長または付着させることによって、）第１の幅４８７（すなわちプロセス（１２０２）で最初に形成されたときのフィンの幅（例えば３〜４０ｎｍ））の約３から５倍よりも大きい厚さ４８２を有するように形成することができる。スペーサはさらに、スペーサ４１１、４１２とソース／ドレイン領域４０１、４０２の間にフィン４５０の第１および第２の露出セクション４７６、４７５が残るように形成されるべきである。スペーサ４１１、４１２が形成された後、第１および第２の外側セクション４７１、４７２を形成するために、フィンの露出セクション４７５、４７６上に、追加の半導体材料（例えばシリコン、シリコンゲルマニウム、炭化シリコンゲルマニウムなど）が形成される（１２０８、図６参照）。したがって、第１および第２の内側セクション４６１、４６２は、スペーサ４１１、４１２の下に残るフィン４５０のセクションである。内側セクションの長さはスペーサの厚さの関数である。この場合も、ソース／ドレイン領域４０１、４０２、フィン４５０、およびゲート導体４２０を含むゲートが形成された後に、先に詳細に説明したような追加のプロセス・ステップを実行して、ＦｉｎＦＥＴを完成させることができる（１２１０）。ソース／ドレイン領域のドーパント濃度よりも低いソース／ドレイン・ドーパント濃度を有する半導体フィン４５０の第１および第２の内側セクション４６１、４６２を（例えば、プロセス１２１０においてフィン４５０へのＮ＋領域４９２の注入を妨げることによって（図７参照））形成し（１２１２）、シリサイド層を持たない内側セクションを（例えば、プロセス１２１０においてフィン４５０の上面４９５でのシリサイド層４９１の形成を妨げることによって（図７参照））形成する（１２１４）ことによって、安定化のための追加の抵抗を提供することができる。同じプロセス・ステップを使用して、同じソース／ドレイン・ストラップを複数の半導体フィンが共有した複数のトランジスタ４００を同時に形成することができることに留意されたい（図８参照）。
以上に、改良型のフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造および該構造を製造する関連方法を開示した。一実施形態では、ゲートとソース領域の間のフィン抵抗が小さくなり、ゲートとドレイン領域の間の静電容量が小さくなるようにＦｉｎＦＥＴを非対称に構成することによって、ＦｉｎＦＥＴドライブ電流が最適化される。この同時に低いソース−ゲート抵抗およびドレイン−ゲート静電容量によって、該非対称ＦｉｎＦＥＴは、より高いスイッチング速度を有する低電力の回路を提供することができる。より少ないフィンで同等の速度を提供することができるため、このことはさらに、物理的により小さな回路を提供し、したがってより低コストの回路を提供する。他の実施形態では、ＦｉｎＦＥＴを安定させることによって、高電圧でのデバイス破壊が防止される。具体的には、ＦｉｎＦＥＴが所定の最大電圧で動作することができるように、ゲートとソース領域の間のフィンの抵抗とゲートとドレイン領域の間のフィンの抵抗の両方が、（例えば、フィンの長さを長くすることによって、フィンへのソース／ドレイン注入を遮断することによって、およびフィンの上面でのシリサイドの形成を妨げることによって）最適化される。安定化されたこのようなＦｉｎＦＥＴは、より高い動作電圧でのより高い信頼性を提供し、特殊な高圧トランジスタを回路に追加するために通常なら必要となる高コストの特殊なプロセス・ステップを排除することができる。本発明を実施形態に関して説明したが、本発明は、添付の特許請求の範囲の趣旨および範囲内の変更を加えて実施することができることを当業者は認識するであろう。
本発明のＦｉｎＦＥＴ１００の概略図である。 本発明のＦｉｎＦＥＴ２００の概略図である。 本発明のＦｉｎＦＥＴ３００の概略図である。 ＦｉｎＦＥＴ３００の概略側面図である。 一連のＦｉｎＦＥＴ３００の概略図である。 本発明のＦｉｎＦＥＴ４００の概略図である。 ＦｉｎＦＥＴ４００の概略側面図である。 一連のＦｉｎＦＥＴ４００の概略図である。 ＦｉｎＦＥＴ１００を製造する方法を示す概略流れ図である。 ＦｉｎＦＥＴ２００を製造する方法を示す概略流れ図である。 部分的に完成したＦｉｎＦＥＴ２００の概略図である。 部分的に完成したＦｉｎＦＥＴ２００の概略図である。 部分的に完成したＦｉｎＦＥＴ２００の概略図である。 部分的に完成したＦｉｎＦＥＴ２００の概略図である。 ＦｉｎＦＥＴ３００を製造する方法を示す概略流れ図である。 ＦｉｎＦＥＴ４００を製造する方法を示す概略流れ図である。 部分的に完成したＦｉｎＦＥＴ４００の概略図である。

Claims (11)

  1. ソース領域と、
    ドレイン領域と、
    前記ソース領域から前記ドレイン領域まで延びる半導体フィンと、
    前記ソース領域と前記ドレイン領域の間にあって前記半導体フィンに隣接したゲート導体と、を含み、
    前記ソース領域と前記ゲート導体の間の前記半導体フィンの第１の抵抗が、前記ゲート導体と前記ドレイン領域の間の前記半導体フィンの第２の抵抗よりも小さく、
    前記ソース領域と前記ゲート導体の間の第１の静電容量が、前記ゲート導体と前記ドレイン領域の間の第２の静電容量よりも大きく、
    前記ゲート導体が、前記ソース領域および前記ドレイン領域から等距離にあり、
    前記半導体フィンが、
    前記ゲート導体と前記ソース領域の間の第１の部分と、
    前記ゲート導体と前記ドレイン領域の間の第２の部分とを含み、
    前記第１の部分および前記第２の部分がそれぞれ、
    前記ゲート導体に隣接した内側セクションと、
    前記内側セクションに隣接した外側セクションとを含み、
    前記内側セクションが、前記外側セクションよりも幅が狭く、前記第２の部分の前記内側セクションが、前記第１の部分の前記内側セクションよりも長い、
    フィン型電界効果トランジスタ。
  2. 前記第２の部分の前記内側セクションの長さが、前記第１の部分の前記内側セクションの長さの少なくとも３倍ある、請求項１に記載のトランジスタ。
  3. ソース領域と、
    ドレイン領域と、
    前記ソース領域から前記ドレイン領域まで延びる半導体フィンと、
    前記ソース領域と前記ドレイン領域の間にあって前記半導体フィンに隣接したゲート導体とを含み、
    前記半導体フィンが、
    前記ソース領域と前記ゲート導体の間の第１の部分と、
    前記ゲート導体と前記ドレイン領域の間の第２の部分とを含み、
    前記第１の部分および前記第２の部分がそれぞれ、前記ゲート導体に隣接した、同じ幅および同じ長さを有する内側セクションを含み、
    前記同じ長さが、前記同じ幅の３倍よりも大きく、前記トランジスタが所定の最大電圧で動作できるような抵抗を前記内側セクションに提供し、
    前記第１の部分および前記第２の部分がそれぞれ、前記内側セクションに隣接した外側セクションをさらに含み、前記外側のセクションが前記内側セクションよりも幅が広い、
    フィン型電界効果トランジスタ。
  4. 前記内側セクションがそれぞれ、隣接するシリサイド層を持たない対応する上面を有する、請求項３に記載のトランジスタ。
  5. 前記ソース領域、前記ドレイン領域および前記半導体フィン内にドーパントを含み、前記ソース領域および前記ドレイン領域内の前記ドーパントの濃度が、前記半導体フィン内の前記ドーパントの濃度よりも高い、請求項３に記載のトランジスタ。
  6. フィン型電界効果トランジスタを製造する方法であって、
    ソース領域およびドレイン領域を形成すること、
    前記ソース領域から前記ドレイン領域まで延びる半導体フィンを形成すること、ならびに
    前記ソース領域と前記ドレイン領域の間にあって前記半導体フィンに隣接したゲート導体を形成すること、を含み、
    前記ソース領域と前記ゲート導体の間の前記半導体フィンの第１の部分の第１の抵抗が、前記ゲート導体と前記ドレイン領域の間の前記半導体フィンの第２の部分の第２の抵抗よりも小さくなり、
    前記ソース領域と前記ゲート導体の間の第１の静電容量が、前記ゲート導体と前記ドレイン領域の間の第２の静電容量よりも大きくなるように、前記半導体フィンおよび前記ゲート導体が形成され、
    前記ゲート導体が、前記半導体フィンに隣接して、前記ソース領域および前記ドレイン領域から等距離に形成され、さらに、前記第１の抵抗および前記第２の抵抗を変化させるために前記第１の部分および前記第２の部分の寸法を調整することを含み、
    前記寸法の前記調整が、
    前記ゲート導体に隣接した第１の内側セクションと、前記第１の内側セクションと前記ソース領域の間の第１の外側セクションとを有するように前記第１の部分を形成することと、
    前記ゲート導体に隣接した第２の内側セクションと、前記第２の内側セクションと前記ドレイン領域の間の第２の外側セクションとを有するように前記第２の部分を形成することとを含み、
    前記第２の内側セクションが、前記第１の内側セクションよりも長く形成され、
    前記第１の内側セクションおよび前記第２の内側セクションが第１の幅を有するように形成され、前記第１の外側セクションおよび前記第２の外側セクションが第２の幅を有するように形成され、
    前記第２の幅が前記第１の幅よりも大きい、方法。
  7. 前記第１の部分を形成することおよび前記第２の部分を形成することが、
    前記半導体フィンの上に、前記ゲート導体に隣接させて、第１のスペーサおよび第２のスペーサを、前記第１のスペーサおよび前記第２のスペーサが前記第１の幅の３倍よりも大きい厚さを有し、前記第１のスペーサと前記ソース領域の間に第１の露出セクションが残り、前記第２のスペーサと前記ドレイン領域の間に第２の露出セクションが残るように形成することと、
    前記第１のスペーサの前記厚さを低減させることと、
    前記第１の露出セクションおよび前記第２の露出セクション上に追加の半導体材料を形成することと、を含む、請求項６に記載の方法。
  8. 前記第１のスペーサの前記厚さを低減させることが、
    前記第２のスペーサにマスクをし、前記第１のスペーサを等方的にエッチングすること、または
    ９０度未満の角度から、前記第１のスペーサに向かって、不活性種を、前記第１のスペーサが、前記第２のスペーサよりも高い濃度の前記不活性種を受け取るように注入し、前記より高い濃度の前記不活性種のために前記第１のスペーサがより速い速度でエッチングされるエッチング・プロセスを実行すること、を含む、請求項７に記載の方法。
  9. フィン型電界効果トランジスタを製造する方法であって、
    ソースおよびドレイン領域を形成することと、
    前記ソースおよびドレイン領域間に延びる半導体フィンを形成することと、
    前記ソースおよびドレイン領域間にあって前記半導体フィンに隣接したゲート導体を形成することと、
    前記トランジスタが所定の最大電圧で動作できるように抵抗を最適化するため、前記ゲート導体と前記ソースおよびドレイン領域の間の前記半導体フィンの寸法を調整することと、を含み、
    前記寸法を調整することが、前記ゲート導体に隣接した前記半導体フィンの内側セクションよりも幅の広い、前記ソースおよびドレイン領域に隣接した前記半導体フィンの外側セクションを形成することを含む、方法。
  10. 前記寸法を調整することがさらに、前記内側セクションの長さが、前記内側セクションの幅の３倍よりも大きくなるように前記内側セクションを形成することを含む、請求項９に記載の方法。
  11. 前記半導体フィン上に、前記ゲート導体に隣接させて、スペーサを、前記スペーサの厚さが前記半導体フィンの幅の３倍よりも大きくなり、前記スペーサと前記ソースおよびドレイン領域の間に露出セクションが残るように形成し、
    前記露出セクション上に追加の半導体材料を形成する、
    ことによって、前記外側セクションが前記内側セクションよりも幅広く形成される、請求項１０に記載の方法。
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Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US7595245B2 (en) * 2005-08-12 2009-09-29 Texas Instruments Incorporated Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor
DE102005039365B4 (de) * 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP2008177278A (ja) * 2007-01-17 2008-07-31 Toshiba Corp スタティック型半導体記憶装置
KR100887007B1 (ko) 2007-10-12 2009-03-04 주식회사 동부하이텍 Ｌｄｉ의 알-스트링내 폴리 패턴 형성 방법 및 구조
US7994612B2 (en) * 2008-04-21 2011-08-09 International Business Machines Corporation FinFETs single-sided implant formation
WO2009130629A1 (en) * 2008-04-23 2009-10-29 Nxp B.V. A fin fet and a method of manufacturing a fin fet
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US7979836B2 (en) * 2008-08-15 2011-07-12 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
US7781283B2 (en) * 2008-08-15 2010-08-24 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
US8331068B2 (en) * 2009-02-19 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. ESD protection for FinFETs
US8184472B2 (en) 2009-03-13 2012-05-22 International Business Machines Corporation Split-gate DRAM with lateral control-gate MuGFET
US8202780B2 (en) * 2009-07-31 2012-06-19 International Business Machines Corporation Method for manufacturing a FinFET device comprising a mask to define a gate perimeter and another mask to define fin regions
US8946028B2 (en) * 2009-10-06 2015-02-03 International Business Machines Corporation Merged FinFETs and method of manufacturing the same
US8716797B2 (en) * 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8174055B2 (en) * 2010-02-17 2012-05-08 Globalfoundries Inc. Formation of FinFET gate spacer
US8513102B2 (en) 2010-11-08 2013-08-20 Leonard Forbes Reduction of random telegraph signal (RTS) and 1/f noise in silicon MOS devices, circuits, and sensors
JP2012243971A (ja) * 2011-05-20 2012-12-10 Sony Corp ブートストラップ回路、インバータ回路、走査回路、表示装置、及び、電子機器
CN102760735B (zh) * 2011-06-21 2015-06-17 钰创科技股份有限公司 动态记忆体结构
US8595661B2 (en) * 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
KR101805634B1 (ko) * 2011-11-15 2017-12-08 삼성전자 주식회사 Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법
CN103165428B (zh) * 2011-12-14 2015-12-09 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
US8901659B2 (en) 2012-02-09 2014-12-02 International Business Machines Corporation Tapered nanowire structure with reduced off current
US8637371B2 (en) 2012-02-16 2014-01-28 International Business Machines Corporation Non-planar MOSFET structures with asymmetric recessed source drains and methods for making the same
US8927432B2 (en) * 2012-06-14 2015-01-06 International Business Machines Corporation Continuously scalable width and height semiconductor fins
KR20140040543A (ko) * 2012-09-26 2014-04-03 삼성전자주식회사 핀 구조의 전계효과 트랜지스터, 이를 포함하는 메모리 장치 및 그 반도체 장치
CN103779217A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种鳍片型场效应晶体管及其制作方法
CN103811338B (zh) * 2012-11-08 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US9123654B2 (en) * 2013-02-15 2015-09-01 International Business Machines Corporation Trilayer SIT process with transfer layer for FINFET patterning
US9231106B2 (en) * 2013-03-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an asymmetric source/drain structure and method of making same
CN104103319B (zh) * 2013-04-11 2017-08-25 中芯国际集成电路制造(上海)有限公司 反熔丝电路及其编程方法、反熔丝结构
KR102089682B1 (ko) 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9484460B2 (en) * 2013-09-19 2016-11-01 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having gate dielectric surrounding at least some of channel region and gate electrode surrounding at least some of gate dielectric
US9691763B2 (en) 2013-12-27 2017-06-27 International Business Machines Corporation Multi-gate FinFET semiconductor device with flexible design width
US9190466B2 (en) 2013-12-27 2015-11-17 International Business Machines Corporation Independent gate vertical FinFET structure
US9633906B2 (en) 2014-01-24 2017-04-25 International Business Machines Corporation Gate structure cut after formation of epitaxial active regions
US10141311B2 (en) 2014-03-24 2018-11-27 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die
US9318574B2 (en) * 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
US9281065B2 (en) 2014-08-11 2016-03-08 Empire Technology Development Llc Low-power nonvolatile memory cells with select gates
JP6373686B2 (ja) 2014-08-22 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
KR102168302B1 (ko) 2014-11-21 2020-10-22 삼성전자주식회사 3차원 채널을 이용하는 반도체 장치
KR102320049B1 (ko) 2015-02-26 2021-11-01 삼성전자주식회사 경사진 활성 영역을 갖는 반도체 소자
US10018515B2 (en) * 2015-09-16 2018-07-10 Qualcomm Incorporated Transistor temperature sensing
US9484306B1 (en) 2015-11-17 2016-11-01 International Business Machines Corporation MOSFET with asymmetric self-aligned contact
TWI594421B (zh) * 2016-06-28 2017-08-01 瑞昱半導體股份有限公司 鰭式場效電晶體及其製造方法
CN107579116A (zh) * 2016-07-05 2018-01-12 瑞昱半导体股份有限公司 鳍式场效晶体管及其制造方法
KR101859587B1 (ko) 2016-12-30 2018-05-18 서울시립대학교 산학협력단 네거티브 캐패시턴스 핀펫 소자 및 제조 방법
US10475790B2 (en) 2017-09-28 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric gate pitch
JP6612937B2 (ja) * 2018-07-18 2019-11-27 ルネサスエレクトロニクス株式会社 半導体装置
US11060846B2 (en) * 2018-12-19 2021-07-13 Kla Corporation Scatterometry based methods and systems for measurement of strain in semiconductor structures
KR20210039772A (ko) 2019-10-02 2021-04-12 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US539896A (en) * 1895-05-28 John graves
JPS6226665A (ja) 1985-07-26 1987-02-04 Hitachi Ltd 磁気デイスク駆動装置
JPS6226865A (ja) 1985-07-29 1987-02-04 New Japan Radio Co Ltd 電界効果トランジスタ
JPS62132366A (ja) 1985-12-04 1987-06-15 Nec Corp 縦型電界効果トランジスタの製造方法
JPS63308962A (ja) * 1987-06-11 1988-12-16 Sanyo Electric Co Ltd 半導体装置の製造方法
US4907041A (en) * 1988-09-16 1990-03-06 Xerox Corporation Intra-gate offset high voltage thin film transistor with misalignment immunity
US5399896A (en) 1992-09-29 1995-03-21 Mitsubishi Denki Kabushiki Kaisha FET with a T-shaped gate of a particular structure
US5985724A (en) 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
US20020036328A1 (en) 1998-11-16 2002-03-28 William R. Richards, Jr. Offset drain fermi-threshold field effect transistors
US6291325B1 (en) 1998-11-18 2001-09-18 Sharp Laboratories Of America, Inc. Asymmetric MOS channel structure with drain extension and method for same
JP3543946B2 (ja) * 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP2003533050A (ja) * 2000-05-10 2003-11-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP3729082B2 (ja) * 2001-04-25 2005-12-21 日本電信電話株式会社 半導体保護回路
US6525354B2 (en) 2001-04-27 2003-02-25 Fujitsu Limited FET circuit block with reduced self-heating
JP2002343806A (ja) 2001-05-15 2002-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
JP3605086B2 (ja) * 2002-03-29 2004-12-22 株式会社東芝 電界効果トランジスタ
US6664582B2 (en) * 2002-04-12 2003-12-16 International Business Machines Corporation Fin memory cell and method of fabrication
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6864519B2 (en) 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
US7259425B2 (en) 2003-01-23 2007-08-21 Advanced Micro Devices, Inc. Tri-gate and gate around MOSFET devices and methods for making same
US6800885B1 (en) 2003-03-12 2004-10-05 Advance Micro Devices, Inc. Asymmetrical double gate or all-around gate MOSFET devices and methods for making same
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6897111B2 (en) * 2003-07-28 2005-05-24 Chartered Semiconductor Manufacturing Ltd. Method using quasi-planar double gated fin field effect transistor process for the fabrication of a thyristor-based static read/write random-access memory
JP2005086024A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
JP3962009B2 (ja) * 2003-12-05 2007-08-22 株式会社東芝 半導体装置の製造方法
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7176092B2 (en) * 2004-04-16 2007-02-13 Taiwan Semiconductor Manufacturing Company Gate electrode for a semiconductor fin device
US7148540B2 (en) * 2004-06-28 2006-12-12 Agere Systems Inc. Graded conductive structure for use in a metal-oxide-semiconductor device
US20060071270A1 (en) * 2004-09-29 2006-04-06 Shibib Muhammed A Metal-oxide-semiconductor device having trenched diffusion region and method of forming same
EP1693898B1 (en) * 2005-02-21 2008-04-16 Interuniversitair Microelektronica Centrum ( Imec) Floating-body-cell memory device and a method for the manufacturing thereof
US7176537B2 (en) * 2005-05-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS with metal-gate and Schottky source/drain
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor

Also Published As

Publication number Publication date
CN101443912B (zh) 2011-03-23
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