JPS6226865A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS6226865A JPS6226865A JP60167086A JP16708685A JPS6226865A JP S6226865 A JPS6226865 A JP S6226865A JP 60167086 A JP60167086 A JP 60167086A JP 16708685 A JP16708685 A JP 16708685A JP S6226865 A JPS6226865 A JP S6226865A
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- JP
- Japan
- Prior art keywords
- gate
- semiconductor layer
- electrode
- field effect
- effect transistor
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、溝内にゲートを形成したりセスゲート構造の
縦形の電界効果トランジスタに関し、より詳しくはゲー
ト電極の下部に比較的厚い絶縁物を介在させて、そのゲ
ート電極の端面を実効ゲートとして機能させた電界効果
トランジスタに関する。
縦形の電界効果トランジスタに関し、より詳しくはゲー
ト電極の下部に比較的厚い絶縁物を介在させて、そのゲ
ート電極の端面を実効ゲートとして機能させた電界効果
トランジスタに関する。
従来の電界効果トランジスタは、そのゲート長がフォト
マスキング技術に大きく依存し、またゲート金属の厚み
が一定であればゲート長を短くするとゲー＋−ｔａ抗が
増加し、更にゲートの静電容量がその平面寸法に左右さ
れるという問題があった。
マスキング技術に大きく依存し、またゲート金属の厚み
が一定であればゲート長を短くするとゲー＋−ｔａ抗が
増加し、更にゲートの静電容量がその平面寸法に左右さ
れるという問題があった。
一方、ＰＢＴ （メタル・メツシュ・ゲート埋込型のパ
ーミアブル・ベース・トランジスタ：参考として、Ｇ、
Ｄ、Ａ１１ｅｙ＋ Ｃ，０，８ｏｚｌｅｒ＋ Ｄ、Ｃ，
Ｆｌａｎｄｅｒｓ。
ーミアブル・ベース・トランジスタ：参考として、Ｇ、
Ｄ、Ａ１１ｅｙ＋ Ｃ，０，８ｏｚｌｅｒ＋ Ｄ、Ｃ，
Ｆｌａｎｄｅｒｓ。
Ｒ，八、Ｍｕｒｐｈｙ ａｎｄ Ｗ、Ｔ、Ｌｉｎｄ
ｌｅｙ、 Ｒｅｃｅｎｔ ｅｘｐｅｒｉｍｅｎ
ｔａｌｒｅｓｕｌｔ ｏｎ Ｐｅｒｍｅａｂｌｅ Ｂｅ
５ｅ Ｔｒａｎｓｉｓｔｏｒｓ ’ＩＥＤＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｇｅｓｔ Ｄｅｃ、１９８０． ｐｐ
６０８〜６１２）（ＩＥＤＭ；Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｎｉｃｅ Ｍｅ
ｅｔｉｎｇ）は、縦形の電界効果トランジスタと考える
ことができるが、ベース（ゲート）とエミッタ・コレク
タとの活性ベース領域以外の接合面積の割合が大きく、
そこでのリーク電流を無視することができなかった。
ｌｅｙ、 Ｒｅｃｅｎｔ ｅｘｐｅｒｉｍｅｎ
ｔａｌｒｅｓｕｌｔ ｏｎ Ｐｅｒｍｅａｂｌｅ Ｂｅ
５ｅ Ｔｒａｎｓｉｓｔｏｒｓ ’ＩＥＤＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｇｅｓｔ Ｄｅｃ、１９８０． ｐｐ
６０８〜６１２）（ＩＥＤＭ；Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｎｉｃｅ Ｍｅ
ｅｔｉｎｇ）は、縦形の電界効果トランジスタと考える
ことができるが、ベース（ゲート）とエミッタ・コレク
タとの活性ベース領域以外の接合面積の割合が大きく、
そこでのリーク電流を無視することができなかった。
本発明は、以上のような点に鑑みてなされたもので、そ
の目的は、上記した問題点を解消した電界効果トランジ
スタを提供することである。
の目的は、上記した問題点を解消した電界効果トランジ
スタを提供することである。
このために本発明は、ゲート電極をソース電極よりもド
レイン電極に近い位置に絶縁物を介在して配置し、その
ゲート電極端面を実効ゲート長として機能させるように
している。
レイン電極に近い位置に絶縁物を介在して配置し、その
ゲート電極端面を実効ゲート長として機能させるように
している。
以下、本発明の実施例について説明する。第１図はその
一実施例の縦型の電界効果トランジスタの構造の断面を
示す図、第２図（ａ）〜（Ｃ）はその製法を示す図であ
る。
一実施例の縦型の電界効果トランジスタの構造の断面を
示す図、第２図（ａ）〜（Ｃ）はその製法を示す図であ
る。
本実施例では、まずｎ型の高不純物濃度の半導体基板１
を用意して、その片面にｎ型の不純物ドープのエピタキ
シャル成長の半導体層２を形成し、その半導体層２の上
面にｎ型の高濃度の不純物ドープのエピタキシャル成長
の半導体層３を形成する（第２図（ａ））。
を用意して、その片面にｎ型の不純物ドープのエピタキ
シャル成長の半導体層２を形成し、その半導体層２の上
面にｎ型の高濃度の不純物ドープのエピタキシャル成長
の半導体層３を形成する（第２図（ａ））。
次に、マスク４を使用して、選択エツチングにより半導
体層３から半導体層２の一部にかけての部分を除去して
、？ａ５を形成し、続けてそのマスク４をそのまま残し
て、絶縁物６及びゲート金属７を異方性堆積付着させる
（第２図（ｂ））次に、マスク４を除去してから、ゲー
ト金属７をマスク（図示せず）により覆って上面からソ
ース金属を付着させることにより、ソース電極８を半導
体層３の上面に形成する（第２図（Ｃ））。
体層３から半導体層２の一部にかけての部分を除去して
、？ａ５を形成し、続けてそのマスク４をそのまま残し
て、絶縁物６及びゲート金属７を異方性堆積付着させる
（第２図（ｂ））次に、マスク４を除去してから、ゲー
ト金属７をマスク（図示せず）により覆って上面からソ
ース金属を付着させることにより、ソース電極８を半導
体層３の上面に形成する（第２図（Ｃ））。
以上により形成された縦型の電界効果トランジスタは、
溝５内に形成されたゲート金属７がゲート電極として機
能する。なお、ドレイン電極は基板１の裏面（図示せず
）に設けられる。
溝５内に形成されたゲート金属７がゲート電極として機
能する。なお、ドレイン電極は基板１の裏面（図示せず
）に設けられる。
この構造では、ゲート金属７の厚み方向の端面が溝５の
縦壁に、つまりチャンネル部２ａ（半導体層２における
溝５によって挟まれた部分）に接合するので、そのゲー
ト金属７の厚みが実質的ゲート長となる。
縦壁に、つまりチャンネル部２ａ（半導体層２における
溝５によって挟まれた部分）に接合するので、そのゲー
ト金属７の厚みが実質的ゲート長となる。
このゲート金属７の厚みは、はぼ１０ｎｍ単位で制御で
きるので、ゲート長さをこの単位で制御できることにな
り、正確なゲート長を実現することができる。また、こ
のゲート金属７の下面にはそのゲート金属７の厚みより
も厚い絶縁物６が介在されるので、実効ゲート部以外の
静電容量を低減することができる。また、ゲート金属７
の平面寸法に余裕を持たせることができるので、ゲート
抵抗を低減することができる。よって、ゲート・ソース
間浮遊容量、ゲート抵抗の低下から、高速動作やノイズ
指数（Ｎ、）を向上させることもできる。また、ゲート
のリーク電流も低減することができる。
きるので、ゲート長さをこの単位で制御できることにな
り、正確なゲート長を実現することができる。また、こ
のゲート金属７の下面にはそのゲート金属７の厚みより
も厚い絶縁物６が介在されるので、実効ゲート部以外の
静電容量を低減することができる。また、ゲート金属７
の平面寸法に余裕を持たせることができるので、ゲート
抵抗を低減することができる。よって、ゲート・ソース
間浮遊容量、ゲート抵抗の低下から、高速動作やノイズ
指数（Ｎ、）を向上させることもできる。また、ゲート
のリーク電流も低減することができる。
第３図（ａ）〜（ｄ）は別の製法例を示す図である。こ
の製法例では、ｎ型の高不純物濃度の半導体基板１１の
上面に、順に絶縁物１２、ゲート金属１３及び絶縁物１
４を堆積付着させ、その後に選択エツチングによりそれ
らの堆積物の一部を基板１１に至る深さまで除去して、
ゲート電極に対応した位置にその電極面積分だけ残し、
基板１１の一部１１ａを露呈させる（第３図（ａ））。
の製法例では、ｎ型の高不純物濃度の半導体基板１１の
上面に、順に絶縁物１２、ゲート金属１３及び絶縁物１
４を堆積付着させ、その後に選択エツチングによりそれ
らの堆積物の一部を基板１１に至る深さまで除去して、
ゲート電極に対応した位置にその電極面積分だけ残し、
基板１１の一部１１ａを露呈させる（第３図（ａ））。
次に、その基板１１の露呈部分１１ａの溝を完全に埋め
るように選択的にエピタキシャル成長によりｎ型の高抵
抗の半導体層１５を形成して、チャンネル部を形成する
（第３図（ｂｌ）。
るように選択的にエピタキシャル成長によりｎ型の高抵
抗の半導体層１５を形成して、チャンネル部を形成する
（第３図（ｂｌ）。
次に、半導体層１５の上部に選択的拡散或いはイオン注
入により高濃度のｎ型の半導体層１６を形成し、その半
導体層１６をソース取り出し領域として、その層１６の
上面にソース電極１７を形成する（第３図（Ｃ））。
入により高濃度のｎ型の半導体層１６を形成し、その半
導体層１６をソース取り出し領域として、その層１６の
上面にソース電極１７を形成する（第３図（Ｃ））。
次に、ゲート金属１３の上面の絶縁物１４をエツチング
により除去する（第３図（ｄ））。なお、ドレイン電極
は基板１１の裏面に形成される。
により除去する（第３図（ｄ））。なお、ドレイン電極
は基板１１の裏面に形成される。
以上から本発明によれば、ゲート長をゲートの厚みで決
定できるので、その管理が容易であり、正確なゲート長
さを実現することができる。また、ゲートの下部に絶縁
物が位置するので、実効ゲート長以外の静電容量を低減
することかでき、さらにゲートの平面寸法に余裕を持た
せることができので、ゲート抵抗も低減することができ
、よって周波数特性やノイズ指数を向上させることが可
能となる。
定できるので、その管理が容易であり、正確なゲート長
さを実現することができる。また、ゲートの下部に絶縁
物が位置するので、実効ゲート長以外の静電容量を低減
することかでき、さらにゲートの平面寸法に余裕を持た
せることができので、ゲート抵抗も低減することができ
、よって周波数特性やノイズ指数を向上させることが可
能となる。
第１図は本発明の一実施例の縦型電界効果トランジスタ
の構造を示す断面図、第２図（ａｌ〜（Ｃ）はその製法
を示す断面図、第３図（ａ）〜（ｄ）は別の製法を示す
断面図である。 １・・・半導体基板、２・・・半導体層、３・・・半導
体層、４・・・マスク、５・・・溝、６・・・絶縁物、
７・・・ゲート金属、８・・・ソース電極、１１・・・
半導体基板、１２・・・絶縁物、１３・・・ゲート金属
、１４・・・絶縁物、１５・・・半導体層、１６・・・
半導体層、１７・・・ソース電極。 特許出願人 新日本無線株式会社 代 理 人 弁理士 長尾常明 第１図 第２図 第３図
の構造を示す断面図、第２図（ａｌ〜（Ｃ）はその製法
を示す断面図、第３図（ａ）〜（ｄ）は別の製法を示す
断面図である。 １・・・半導体基板、２・・・半導体層、３・・・半導
体層、４・・・マスク、５・・・溝、６・・・絶縁物、
７・・・ゲート金属、８・・・ソース電極、１１・・・
半導体基板、１２・・・絶縁物、１３・・・ゲート金属
、１４・・・絶縁物、１５・・・半導体層、１６・・・
半導体層、１７・・・ソース電極。 特許出願人 新日本無線株式会社 代 理 人 弁理士 長尾常明 第１図 第２図 第３図
Claims (1)
- （１）、縦型の電界効果トランジスタにおいて、ソース
電極面と同一平面でなく、該ソース電極よりドレイン電
極に近い位置にゲート電極を配置し、該ゲート電極にお
ける上記ドレイン電極面に近く対向する面と半導体基板
との間に絶縁物を介在させ、上記ゲート電極における上
記ソース電極面及び上記ドレイン電極面に平行でない端
面によりチャンネル電流を制御するようにした電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167086A JPS6226865A (ja) | 1985-07-29 | 1985-07-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167086A JPS6226865A (ja) | 1985-07-29 | 1985-07-29 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226865A true JPS6226865A (ja) | 1987-02-04 |
Family
ID=15843152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167086A Pending JPS6226865A (ja) | 1985-07-29 | 1985-07-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348642B2 (en) | 2005-08-03 | 2008-03-25 | International Business Machines Corporation | Fin-type field effect transistor |
| US8367270B2 (en) | 2003-09-24 | 2013-02-05 | GM Global Technology Operations LLC | Flow field plate arrangement for a fuel cell |
-
1985
- 1985-07-29 JP JP60167086A patent/JPS6226865A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8367270B2 (en) | 2003-09-24 | 2013-02-05 | GM Global Technology Operations LLC | Flow field plate arrangement for a fuel cell |
| US7348642B2 (en) | 2005-08-03 | 2008-03-25 | International Business Machines Corporation | Fin-type field effect transistor |
| US8106439B2 (en) | 2005-08-03 | 2012-01-31 | International Business Machines Corporation | Fin-type field effect transistor |
| US8129773B2 (en) | 2005-08-03 | 2012-03-06 | International Business Machines Corporation | Fin-type field effect transistor |
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