KR20000022695A - 자기 정렬 동적 임계 전계 효과 디바이스 및 그의 제조 방법 - Google Patents

자기 정렬 동적 임계 전계 효과 디바이스 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 자기 정렬 동적 임계 전계 효과 디바이스(self-aligned dynamic threshold field effect device)를 제조하는 방법에 관한 것으로, 이 방법은 SOI 기판 표면 상에 맨드릴(mandrel) 층을 침착하는 단계와, 그 맨드릴 층 내에 게이트 개구를 에칭하는 단계를 포함한다. 스페이서(spacer) 재료를 침착시키는 것에 의해 게이트 개구를 좁히며, 이온 주입에 의해 저 저항성 몸체(low resistance body) 영역을 형성하는 고농도 도핑 영역(highly doped region)을 형성한다. 좁은 폭의 게이트 개구는 게이트 구조체의 양쪽에 형성될 소스/드레인 영역과 저 저항성 몸체의 접속을 방지한다. 게이트 개구 내에 유전층을 침착하고 게이트 재료층을 추가한 다음에 맨드릴 층 레벨까지 화학 기계적으로 연마하고 맨드릴 층을 제거함으로써 게이트를 형성한다. 다음, 통상적인 공정을 이용하여 소스/드레인 확산 영역을 생성한다. 게이트는 그의 일단에 접점 영역을 형성함으로써 몸체에 접속된다. 본 발명은 상기한 방법에 의해 제조된 디바이스를 포함한다. 이러한 본 발명의 디바이스는 저 저항성 몸체와 게이트 구조체의 일단에 위치한 접점 영역 덕분에 유사한 유형의 종래 디바이스보다 작은 표면 영역을 필요로 하며, 본 발명의 방법은 게이트와 저 저항성 몸체 영역을 자기 정렬시키는 한편 상대적인 크기를 정밀하게 제어한다.

Description

자기 정렬 동적 임계 전계 효과 디바이스 및 그의 제조 방법{SELF-ALIGNED DYNAMIC THRESHOLD CMOS DEVICE}
본 발명은 자기 정렬 동적 임계 전계 효과 디바이스(self-aligned dynamic threshold field effect device) 및 그의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 예를 들어 실리콘-온-절연체(silicon-on-insulator : SOI) 기술에 의해 격리형(isolated) 반도체 디바이스로서 형성된 절연형(insulated) 게이트 전계 효과 디바이스에 관한 것으로서, 이 전계 효과 디바이스의 게이트는 그 디바이스의 몸체에 접속되어 동적 임계 동작을 제공한다.
랩탑(laptops), 셀룰러 폰(cell phone) 등과 같은 휴대용 전자 디바이스의 시장이 확장됨에 따라, 고성능 저전력 소모형의 마이크로 전자 디바이스에 대한 요구가 증대되고 있다. 이러한 바람직한 전자 디바이스는 절연형 게이트 전계 효과 트랜지스터(insulated gate field effect transistor : IGFET), MOSFET 및 이와 유사한 디바이스를 포함하는 동적 임계 디바이스에 의해 제공되는데, 이는 그러한 동적 임계 디바이스가 0.6 V 이하의 극도로 낮은 전압에서 동작할 수 있기 때문이다.
동적 임계 디바이스는 일반적으로 디바이스의 몸체를 디바이스의 게이트에 접속함으로써 동작한다. 이렇게 접속하면, 전형적으로 0.6 V 이상의 임계 전압을 갖는 통상적인 CMOS 기법에 비해 임계 전압, 즉, 디바이스가 동작하기 시작하는 전압이 감소한다.
임계 전압(실제로는 동적으로 변화하는 임계 전압)을 감소시키면, 극도로 낮은 전원 전압을 사용하는 것이 가능하게 된다. 전원 전압이 감소되면, 디바이스의 전력 소모가 실질적으로 줄어든다. 그 결과, 일반적으로 배터리 무게가 감소하고, 열 소모 요건이 감소하며, 휴대용 전자 디바이스의 설계자에게 다른 이점들이 제공된다.
각 동적 임계 디바이스의 몸체는 그에 인접하는 각 디바이스의 몸체로부터 전기적으로 격리되어야 하기 때문에, 전형적으로는 동적 임계 디바이스를 SOI나 벌크 트리플 웰(bulk triple well) 기법을 이용하여 제조한다.
이러한 유형의 디바이스를 제조함에 있어서의 어려움은 몸체 접점에 필요한 공간을 확보해야 한다는 것이다. 종래의 구성에서는 몸체 접점을 디바이스의 전체 길이를 따라 배치시켰다. 이 방법은 디바이스 공간을 효과적으로 이용하기는 하지만, 그에 상응하여 몸체의 도전율이 비교적 낮아지게 한다. 다른 문제점은 몸체 접점을 디바이스와 분리시켜 정렬할 필요가 있다는 것이다.
본 발명은 게이트 유전체 아래에 매립형의 자기 정렬된 고농도 도핑 저 저항성 몸체(buried self-aligned highly doped low-resistance body)를 위치시킴으로써 전술한 문제점들을 다루어 해결한다. 몸체의 낮은 저항성 덕분에, 디바이스 일단의 비교적 작은 영역을 몸체 영역에 대한 접속에 사용할 수 있다. 저 저항성의 몸체는 다음과 같은 식으로, 즉, 그 몸체를 소스 영역 및 드레인 영역에 정확하게 정렬시켜 그 몸체를 그들 영역에 인접시켜 정확하게 배치시키되 그들 영역에 접촉하지 않도록 배치하는 식으로 구성된다.
따라서, 종래 기술의 전술한 문제점과 결점을 감안하여, 본 발명은 몸체 접속에 이용하는 표면 영역을 종래의 구성에 비해 감소시킨 동적 임계 전계 효과 디바이스를 제조하는 방법을 제공하고자 함을 그의 목적으로 한다.
본 발명의 다른 목적은 매립형 저 저항성 몸체 영역을 구비하는 동적 임계 전계 효과 디바이스를 제조하는 방법을 제공하고자 하는 것이다.
본 발명의 또 다른 목적은 매립형 저 저항성 몸체 영역을 구비하되 그 몸체 영역을 게이트 유전체와 게이트에 대한 자기 정렬 공정에 의해 형성하는 동적 임계 전계 효과 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 기타 목적 및 장점은 다음의 상세한 설명으로부터 일부는 자명하고 일부는 명백해질 것이다.
상기한 목적과 장점은 당업자에게는 명백한 것으로서, 본 발명에 의해 달성되는데, 본 발명의 제 1 실시예는 동적 임계 전계 효과 디바이스 제조 방법과 그 방법에 의해서 제조된 디바이스에 관한 것이다. 본 발명의 제 1 실시예에 따른 방법은 표면 상에 규정된 격리형 반도체 영역을 가진 기판으로부터 출발한다. 기판은 전형적으로 SOI 기판이다.
먼저, 기판 표면 상에는 맨드릴(mandrel) 층을 침착하고, 반도체 영역 위의 맨드릴 층 내에 게이트 개구(gate opening)를 에칭한다. 게이트 개구는 맨드릴 층 내의 게이트 개구에 대해 모두 자기 정렬된 디바이스의 구성요소들을 차후 형성하는데 사용되는 것이다.
이어서, 스페이서(spacer) 재료를 침착시켜 게이트 개구를 좁게 하고, 고농도로 도핑한 몸체 영역을 반도체 영역 내에 형성한다. 고농도로 도핑된 영역은 상기한 좁은 폭의 게이트 개구에 의해 정렬되는데, 이렇게 폭을 좁히면 고농도 도핑 영역의 양쪽에 차후 형성되는 확산 영역 즉 소스 및 드레인 영역이 고농도 도핑 영역에 의해 형성된 저 저항성 몸체 구조물과 접촉하지 않게 된다.
그런 다음, 스페이서 재료를 제거하고 유전층을 게이트 개구 내에 형성하여 게이트 유전체를 형성한다. 다음, 폴리실리콘이나 텅스텐과 같은 게이트 재료를 게이트 개구 내에 침착하여 적어도 부분적으로 게이트를 형성한다. 다음, 맨드릴 층을 제거하고, 소스 및 드레인 영역을 고농도 도핑 영역에 인접하되 그 고농도 도핑 영역에 접촉하지 않는 상태로 형성한다.
고농도 도핑 영역은 전형적으로 이온 에칭에 의해 형성한다. 바람직하게는, 산화물 희생층을 스페이서 재료의 침착 전에 게이트 개구 내에 성장시키고, 고농도 도핑 영역을 표면 보호용의 그 희생층을 통한 이온 주입에 의해 형성한다. 다음, 스페이서 재료를 제거한 후에 희생층을 게이트 개구로부터 제거한다.
본 발명의 가장 바람직한 측면에 따르면, 유전층 내에 개구를 에칭하고 도펀트를 주입하여 접점 영역을 형성하는 것에 의해서, 고농도 도핑 영역과 전기적으로 양호하게 접촉하는 접점 영역을 형성한다. 또한, 이 바람직한 방법에서는, 유전층 내에 개구를 에칭하기 전에 게이트 개구 내에 게이트 재료의 제 1 부분을 침착한다. 개구를 유전층 내에 에칭하는 경우에는, 게이트 재료의 제 1 부분 내에도 개구를 에칭한다. 접점 영역을 형성한 후에는, 게이트 재료의 제 2 부분을 침착하며, 게이트 재료의 제 2 부분은 접점 영역과 전기적으로 양호하게 접촉된다.
사용하는 게이트 재료가 폴리실리콘인 경우에는, 이어서 금속 규화물 층을 게이트 재료 위에 형성된다.
또한, 본 발명은 본 방법에 따른 동적 임계 전계 효과 디바이스를 포함한다. 동적 임계 전계 효과 디바이스는 표면 상에 규정된 격리 반도체 영역을 가진 기판을 포함한다. 반도체 영역 표면 상에는 유전층이 형성되고, 그 유전층 위에는 게이트가 형성된다.
저 저항성 몸체 영역은 유전층 아래의 반도체 영역 내에 위치하고 유전층에 대한 자기 정렬 공정에 의해 형성된다. 몸체 영역은 유전층보다 좁은 폭을 갖도록 자기 정렬 공정에 의해 생성된다. 접점 영역은 몸체 영역과 전기적으로 양호하게 접촉되고, 소스 및 드레인 영역은 몸체 영역의 양쪽에 인접하게 그러나 그 몸체에 접촉하지 않는 상태로 위치한다.
바람직하게는, 접점 영역은 게이트를 그 접점 영역 위에 놓이게 함으로써 게이트에 접속되는데, 접점 영역은 바람직하게는 디바이스의 일단에 위치한다. 접점 영역을 일단에 배치함으로써, 기판 상에서 디바이스가 점유하는 영역이 감소하고, 이러한 구성을 가진 디바이스의 적절한 동작은 그의 길이에 따른 접속을 필요로 하지 않는 몸체 영역의 저 저항성에 의해 제공된다.
도 1은 본 발명의 방법에 따라 제조된 자기 정렬 동적 임계 전계 효과 디바이스의 평면도,
도 2는 본 발명의 방법에 따라 제조된 자기 정렬 동적 임계 전계 효과 디바이스의 개략적 회로도,
도 3a 내지 도 3g는 본 발명의 방법에 따라 자기 정렬 동적 임계 전계 효과 디바이스를 제조하는 연속적인 단계를 도시하는, 도 1의 라인 3-3을 따르는 단면도,
도 4a 내지 도 4g는 본 방법의 방법에 따라 자기 정렬 동적 임계 전계 효과 디바이스를 제조하는 연속적인 단계를 도시하는, 도 1의 라인 4-4를 따르는 단면도.
도면의 주요부분에 대한 부호의 설명
10 : 격리형 반도체 영역 12 : 기판
14 : 길다란 게이트 구조체 16 : 접점 영역
18, 20 : 확산 영역
본 발명의 신규한 특징과 구성요소의 특성은 특허 청구 범위에서 특정하여 기술한다. 도면은 단지 설명을 위한 것으로서 정확한 비율로 도시하지는 않았다. 그러나, 본 발명 자체의 구성 및 동작은 첨부하는 도면을 참조한 다음의 상세한 설명으로부터 가장 잘 이해될 것이다.
본 발명의 바람직한 실시예를 설명함에 있어서는 동일한 구성요소에 동일한 부호를 사용한 도 1 내지 도 4를 참조할 것이다. 도면에서는 본 발명의 특징부들을 정확한 비율로 도시하지는 않았다.
도 1은 본 발명에 따라 제조한 자기 정렬 동적 임계 전계 효과 디바이스의 평면도이다. 본 발명은 기판(12) 상에 형성된 격리형 반도체 영역(10)을 포함한다. 전형적으로, 기판(12)은 SOI 기판일 것으로서, 반도체 영역(10)을 형성하는 다수의 반도체 재료 섬부분(island)들이 그의 하부 절연 층(48)과 그 섬들을 에워싸는 트렌치(50)에 의해 전기적 접촉으로부터 서로 격리되는 SOI 기판이다(도 3a 및 도 4a 참조).
트렌치(50) 및 SOI 절연 층(48) 내의 격리 재료는 전형적으로 실리콘 이산화물이다. SOI 기판은 잘 알려진 SOI 기판 제조 기법들 중의 어떤 기법을 이용하여 제조할 수 있다. 도 3a 및 도 4a에 도시한 바와 같이, 반도체 영역(10)은 전형적으로 실리콘 베이스 층(a base layer of silicon)의 상부에 위치하는 절연 층(48)의 상부에 위치한다. 반도체 영역(10)은 하부 절연 층(48)에 의해 기판(12)의 실리콘 베이스 층으로부터 격리된다. 도 3b 내지 도 3g와 도 4b 내지 도 4g에서는 기판(12)의 베이스 층을 생략하고 절연 산화물의 하부 층(48)만을 도시하고 있다. 반도체 영역(10)의 격리는 또한 다수의 p-n 경계(boundary)에 의해 격리를 제공하는 트리플 웰 기법을 이용하여 달성할 수도 있다.
반도체 영역(10)은 일반적으로 참조 부호(14)로 표시한 길다란 게이트 구조체와 그의 일단에 위치하는 접점 영역(16)을 포함한다. 확산 영역(18, 20)은 길다란 게이트 구조체(14)의 양쪽에 위치하며 전계 효과 디바이스를 위한 소스 및 드레인 영역으로서 동작한다.
도 2는 게이트(22)가 디바이스 몸체(24)에 어떤 식으로 접속되는 지를 도시하는 디바이스의 개략 회로도이다. 도 2의 소스(26)와 드레인(28)은 도 1의 확산 영역(18, 20)에 대응된다. 도시한 바와 같은 게이트(22)와 디바이스 몸체(24) 간의 접속은 원하는 동적 임계 동작을 제공한다. 이 접속은 도 1의 길다란 게이트 구조체(14)의 일단에 위치하는 비교적 작은 접점 영역(16)을 통해 이루어진다.
도 3a는 도 1의 라인 3-3에 따른 단면도이다. 이 단면은 디바이스를 제조하는 과정 중의 초기 단계에서의 디바이스를 도시한 것으로서, 대략 길다란 게이트 구조체(14)의 길이 축을 따라 취한 것이다. 이 단면에서 볼 수 있듯이, 반도체 영역(10)의 상면(30)에는 맨드릴 층(32)이 도포된다. 바람직하게는, 맨드릴 층은 실리콘 질화물로 구성되는 것으로서, 바람직한 실시예에서는 200 ㎚의 두께를 갖는다.
맨드릴 층(32)의 도포 후에는, 게이트 개구(34)를 규정하여 그 게이트 개구(34)를 맨드릴 층(32) 내로 에칭한다. 맨드릴 층 내의 게이트 개구는 게이트 구조체(14)를 형성하는 역할을 하며, 또한 후속 공정 단계들 동안 게이트 구조체의 모든 구성요소들의 정렬을 유지하는 역할을 한다. 게이트 개구(34)는 레지스트 및 에칭에 의한 통상적인 기법을 이용하여 구성한다.
게이트 개구의 형성 후에는, 희생 산화물(36)을 게이트 개구(34) 내에 형성하여 노출된 표면(30)을 보호한다. 이어서, 통상적인 방식으로 스페이서 재료를 부가하고 에칭하여 (도 3a 및 도 4a에 도시한) 스페이서(38, 40, 44, 46)를 게이트 개구(34)의 전체 내측 에지에 생성한다. 스페이서(44, 46)는 게이트 개구의 폭을 좁게 한다.
스페이서를 부가하여 게이트 개구의 폭을 좁게 한 후에는, 바람직하게는 90 keV에서 1015/㎝2의 농도로 붕소 이온을 주입하여 고농도로 도핑된 몸체 영역(42)을 좁은 폭의 개구 내에 형성한다. 도면에 도시한 실시예에서, 고농도 도핑 몸체 영역(42)은 비교적 저항이 작은 p+ 채널이다. 이같은 저 저항성 덕분에, 반도체 영역 내에 매립된 제 2 게이트 구조체로서 작용하는 고농도 도핑 몸체 영역(42)의 일단에서 만의 접속이 가능하게 된다.
도 4a는 도 3a에 도시한 것과 동일한 공정 시점에서 도 1의 라인 4-4에 따른 구조체 단면을 도시한 것이다. 모든 스페이서(38, 40, 44, 46)는 게이트 개구(34)의 폭을 좁게 하며, 또한 고농도 도핑 몸체 영역(42)의 폭이 게이트 개구(34)의 폭보다 작아지게 한다. 고농도 도핑 몸체 영역(42)은 저 저항성 영역이므로, 그의 폭을 제한하는 것을 통해 그 영역과 (후속 단계에서 구성될) 소스 및 드레인 확산 영역(18, 20)간의 직접적인 접촉을 방지할 수 있다. 상기한 직접적인 접촉은 몸체로부터 소스 및 드레인으로의 기생 전류(parasitic current)를 유발할 수도 있을 것이다. 소스 및 드레인 확산 영역(18, 20)으로부터 몸체(42)의 분리는 도 4g에 가장 잘 볼 수 있다.
SOI 기판의 반도체 영역(10)은 그의 하부 산화물 층(48)과 그 반도체 영역(10) 양측의 산화물 트렌치(50, 52)에 의해 SOI 기판 상의 인접하는 반도체 영역으로부터 격리된다. 산화물 트렌치는 전형적으로 통상적인 얕은 트렌치 격리(shallow trench isolation : STI) 기법에 의해 구성된다.
도 3b와 도 4b는 본 발명의 방법에서 몇몇 추가 단계를 거친 후의 전계 효과 디바이스를 도시하고 있다. 임계 전압이나 다른 디바이스 파라미터를 조정하기 위한 임의의 표면 웰 주입물을 포함하여, 고농도 도핑 p+ 몸체 영역(42)의 형성 후, 스페이스 재료(38, 40, 44, 46)를 제거하고 희생 산화물(36)을 에칭해서 제거한다. 이온 주입 중에 희생 산화물 층을 이용하여 표면(30)을 보호하는 것이 바람직하지만, 이 희생 산화물 층을 사용하는 것은 선택 사양적이다.
본 발명의 가장 바람직한 방법에서는, 희생 산화물 층(36)을 제거한 후, 적절한 p형 또는 n형 단결정(monocrystalline) 실리콘 층(53)을 게이트 개구(34) 내에 저온에서 에피택셜적으로 성장시켜 고농도 도핑 몸체 영역(42) 위에 저농도 실리콘 영역을 남긴다. 본 발명의 바람직한 실시예에서는, 단결정 실리콘 층(53)을 약 500 ℃의 온도에서 에피택셜적으로 성장시켜 약 1015㎝-3의 도핑 농도를 갖는 약 25 ㎚ 두께의 층을 생성한다. 이들 두께와 도핑 농도는 바람직한 임계 전압 특성 전형적으로 약 250 ㎷가 제공되도록 선택한다.
다음, 게이트 유전체(54)를 형성하는 절연층을 노출된 실리콘의 산화 또는 절연 박막의 침착에 의해 단결정 실리콘 층(53) 위에 형성한다.
게이트 유전체(54)를 생성한 후에는, 그 디바이스 상에 제 1 도전성 게이트 재료층(56)을 침착한다. 이 게이트 재료층은 맨드릴 재료의 두께보다 약 20 % 큰 두께로 침착하여 게이트 개구(34)를 충진한다. 도 3b와 도 4b는 제 1 게이트 재료층(56) 침착 후의 디바이스를 도시하고 있다. 제 1 게이트 재료층(56)은 진성(intrinsic) 폴리실리콘, n+ 도핑 폴리실리콘, 또는 텅스텐과 같은 내화성 금속일 수 있다.
제 1 게이트 재료층(56)을 생성한 후에는, 그 디바이스를 화학-기계적 연마(chemical-mechanical polishing : CMP) 기법을 이용하여 평탄화하되 맨드릴 층(32)을 에칭 차단 부재로서 사용한다. 이렇게 함으로써, 게이트 개구(34)가 제 1 게이트 재료층(56)으로 충진된 상태로 맨드릴 층의 상면과 같은 높이의 평탄한 표면이 남게 된다.
그런 다음, 레지스트 재료(62)를 이용하여 통상적인 방법으로 길다란 게이트 개구의 일단에 접점 개구(58)를 규정한다. 이는 게이트 개구(34)를 형성하는 것과 실질적으로 동일한 방식으로 행해진다. 도 3c와 도 4c는 접점 개구(58)를 레지스트 재료(62) 내에 규정한 후의 디바이스를 도시한다.
이어서, 접점 개구(58)를 게이트 재료(56)를 통해 에칭을 행한다. 이때, 게이트 유전층(54)을 완전히 관통하게 에칭하여 디바이스의 몸체를 노출시켜 차후 그 몸체에 대한 직접적인 접속을 행할 수도 있지만, 게이트 유전층(54)에서 에칭을 차단하여 표면(30) 상에 게이트 유전층을 남기는 것에 의해 차후의 p+ 이온 주입 동안 기판이 보호될 수 있도록 하는 것이 바람직하다. 전형적으로 20 keV에서 3 × 1015㎝-2농도로 도핑하는 p+ 이온 주입을 선택적으로 수행해서 몸체 접점 영역(16) 내의 몸체 접점 저항을 향상시킨다. 이온 주입 후, 접점 개구(58) 내에 남아 있는 게이트 산화물을 제거하여 몸체 접점 영역(16)을 노출시킨다.
접점 영역(16)은 고농도 도핑 몸체 영역(42)과의 전기적 접점을 양호하게 한다. 몸체에 대한 이러한 접속은 본 발명의 동적 임계 성능을 제공한다.
접점 영역(16)의 생성 후에는, 전체 구조체 위에, 붕소로 도핑된 폴리실리콘, 텅스텐 또는 다른 내화성 금속으로 구성되며 맨드릴 층의 두께보다 약 20 % 더 큰 두께를 가진 제 2 도전성 게이트 재료층(66)을 침착한다. 본 발명의 바람직한 실시예에서는 200 ㎚ 두께의 붕소로 도핑된 폴리실리콘을 사용하였지만, 이는 달리 할 수도 있다. 도 3d와 도 4d는 제 2 도전성 게이트 재료층(66)을 침착한 후의 디바이스를 도시하고 있다.
그런 다음, 제 2 도전성 게이트 재료층(66)을 CMP 연마하되, 맨드릴 층(32)을 다시 에칭 차단 부재로서 사용한다. 이렇게 함으로써, 제 2 게이트 재료층(66)의 플러그(66)가 접점 영역(16)을 통해 몸체와 접촉하고 게이트 유전층(54) 위의 제 1 게이트 재료층(56)과 접촉하는 상태의 평탄한 표면을 갖는 디바이스가 남겨진다. 따라서, 게이트에 대한 단일의 통상적인 접속을 고농도 도핑 몸체 영역에 대한 접속에 사용할 수 있으며, 그러한 접속을 위해 디바이스 상에 어떠한 표면 영역도 추가할 필요가 없게 된다. 도 3e와 도 4e는 이 제조 단계에서의 디바이스를 도시한다.
그런 다음, 맨드릴 층(32)을 제거하여 게이트 구조체(14)를 노출시킨다. 도 3f와 도 4f는 제조 공정의 이 시점에서의 디바이스를 도시한다.
사용한 제 1 및 제 2 게이트 재료가 모두 폴리실리콘이면, 금속 규화물 층(72)(도 4g 참조)을 n+ 소스/드레인 이온 주입 및 어닐링 후 전체 게이트 영역 위에 형성한다. 이 경우에는, 제 2 게이트 재료를 충분한 양의 붕소(또는 기타 p형 도펀트)로 도핑하여 n형 소스/드레인 이온 주입에 대한 노출 후에도 p형으로 유지되도록 한다. 상기한 규화물은 게이트 전극에 몸체 접점이 확실하게 전기적으로 접속되게 한다.
도 3f와 도 4f에 도시한 게이트 구조체를 생성한 후에는, 그 디바이스는 저 저항성 몸체 영역에 대한 접속이 내재한다는 점을 제외하고는 통상적으로 전계 효과 디바이스를 형성하는데 이용되는 제조 단계들에 대해 준비된 상태이다.
도 4g에 도시한 바와 같이, 소스 및 드레인 확산 영역(18, 20)을 통상적으로 게이트 구조체(14)의 양쪽에 형성하는데, 이들은 몸체 영역(42)에 인접시켜 그러나 몸체 영역(42)에 전기적으로 접촉하지 않는 상태로 배치된다. 도 4a에 도시한 스페이서(44, 46)에 의해 좁혀진 몸체 영역(42)의 폭은 게이트(14)와 게이트 유전체(54)의 폭보다 작다. 게이트(14)와 게이트 유전체(54)는 확산 영역(18, 20)이 몸체 영역(42)에 접근하는 것을 제한하여 반도체 영역(10)에 작은 분리 영역(68, 70)을 남긴다. 이들 분리 영역은 저 저항성 몸체 영역(42)이 두 확산 영역(18, 20)에 접속되어 단락되는 것을 방지한다.
전술한 바와 같이, 게이트 재료가 도핑된 폴리실리콘일 경우에는, 티타늄이나 코발트 등의 적당한 금속을 소스, 드레인 및 게이트 영역의 전체 표면에 침착하는 통상적인 규화 공정을 후속하여 행한다. 이어서, 침착된 금속을 전형적으로 약 700 ℃에서 소결(sinter)하여 금속 규화물 층(72)을 형성한다. 그런 다음, 미반응 금속을 화학적 에칭에 의해 선택적으로 제거한다. 이렇게 함으로써, n+ 도핑된 게이트와 p+ 도핑된 몸체 접점 영역(도 3c)이 금속 규화물 층(72)에 의해 전기적으로 접속된다.
본 발명을 특정 실시예를 참조하여 구체적으로 설명하였지만, 당업자에게는 명백하듯이, 다양한 변형, 수정 및 변경이 가능할 것이다. 따라서, 본 발명의 진정한 범주 및 사상을 벗어나지 않는 범위 내에 속하는 그들 변형, 수정 및 변경을 특허 청구 범위에 의해 포괄하고자 한다.
본 발명에 의하면, 몸체 접속에 이용하는 표면 영역을 종래의 구성에 비해 감소시킬 수 있고, 매립형 저 저항성 몸체 영역을 구비하되 그 몸체 영역을 게이트 유전체와 게이트에 대한 자기 정렬 공정에 의해 형성할 수 있다.

Claims (27)

  1. 자기 정렬된 동적 임계 전계 효과 디바이스(self-aligned dynamic threshold field effect device)를 제조하는 방법에 있어서,
    ① 표면 상에 규정된 격리형 반도체 영역(isolated semiconductor region)을 가진 기판을 마련하는 단계와,
    ② 상기 기판의 표면 상에 맨드릴(mandrel) 층을 침착하는 단계와,
    ③ 상기 반도체 영역 위의 상기 맨드릴 층 내에 개구를 에칭하는 단계와,
    ④ 스페이서(spacer) 재료를 침착하여 상기 개구의 폭을 좁게 하는 단계와,
    ⑤ 상기 반도체 영역 내에 고농도 도핑 영역(highly doped region)을 형성하는 － 상기 고농도 도핑 영역은 상기 좁은 폭의 게이트 개구에 의해 정렬됨 － 단계와,
    ⑥ 상기 스페이서 재료를 제거하는 단계와,
    ⑦ 상기 게이트 개구 내에 유전층을 형성하는 단계와,
    ⑧ 상기 게이트 개구 내에 게이트 재료를 침착하는 단계와,
    ⑨ 상기 맨드릴 층을 제거하는 단계와,
    ⑩ 상기 고농도 도핑 영역에 인접시켜 그러나 그 고농도 도핑 영역에 접촉하지 않는 상태로 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 격리형 반도체 영역을 가진 기판을 마련하는 단계가 실리콘-온-절연체(silicon-on-insulator) 기판을 마련하는 단계를 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 스페이서 재료를 침착하기 전에 상기 게이트 개구 내에 희생층을 성장시키는 단계와,
    상기 스페이서 재료를 제거한 후에 상기 게이트 개구로부터 상기 희생층을 제거하는 단계
    를 더 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 고농도 도핑 영역을 형성하는 단계가 상기 희생층을 통한 이온 주입에 의해 상기 반도체 영역 내로 도펀트를 주입하는 단계를 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 고농도 도핑 영역을 형성하는 단계가 이온 주입에 의해 상기 반도체 영역 내로 도펀트를 주입하는 단계를 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전층 내에 개구를 에칭하는 단계와,
    상기 고농도 도핑 영역과 전기적으로 양호하게 접촉하는 접점 영역을 형성하는 단계
    를 더 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 재료를 침착하는 단계가 상기 유전층 내에 개구를 에칭하기 전에 상기 게이트 개구 내에 제 1 게이트 재료 부분을 침착하는 단계를 포함하고,
    상기 유전층 내에 개구를 에칭하는 단계가 상기 유전층 내와 상기 게이트 개구 내에 침착된 상기 제 1 게이트 재료 부분 내에 개구를 에칭하는 단계를 포함하며,
    상기 방법이 상기 접점 영역의 형성 후에 상기 유전층 내에 있는 상기 개구 내에 제 2 게이트 재료 부분을 침착하는 단계를 더 포함하며, 상기 제 2 게이트 재료 부분은 상기 접점 영역과 전기적으로 양호하게 접촉하는
    자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  8. 제 6 항에 있어서,
    상기 맨드릴 층 내에 게이트 개구를 에칭하는 단계가 상기 맨드릴 층 내에 길다란(elongated) 게이트 개구를 에칭하는 단계를 포함하고,
    상기 고농도 도핑 영역을 형성하는 단계가 길다란 고농도 도핑 영역을 형성하는 단계를 포함하며,
    상기 유전층 내에 개구를 에칭하는 단계가 상기 길다란 고농도 도핑 영역의 일단에 개구를 에칭하는 단계를 포함하는
    자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  9. 제 6 항에 있어서,
    상기 게이트 재료와 상기 접점 영역 상에 금속을 침착하는 단계와,
    상기 금속을 소결(sinter)하여 상기 게이트 재료를 상기 접점 영역과 전기적으로 접속시키는 금속 규화물을 형성하는 단계
    를 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  10. 제 1 항에 있어서,
    상기 유전층을 형성하는 단계 이전에 상기 게이트 개구 내에 실리콘 층을 추가하는 단계를 더 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 게이트 개구 내에 상기 실리콘 층을 추가하는 단계가 상기 게이트 개구 내에 단결정(monocrystalline) 실리콘 층을 추가하는 단계를 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  12. 제 10 항에 있어서,
    상기 게이트 개구 내에 상기 실리콘 층을 추가하는 단계가 상기 게이트 개구 내에 단결정 실리콘 층을 에피택셜적으로 성장시키는 단계를 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  13. 제 10 항에 있어서,
    상기 게이트 개구 내에 상기 실리콘 층을 추가하는 단계가 약 500 ℃의 온도에서 상기 게이트 개구 내에 단결정 실리콘 층을 에피택셜적으로 성장시키는 단계를 포함하는 자기 정렬 동적 임계 전계 효과 디바이스 제조 방법.
  14. 제 1 항의 방법에 따라 제조된 자기 정렬 동적 임계 전계 효과 디바이스.
  15. ① 표면 상에 규정된 격리 반도체 영역을 가진 기판과,
    ② 상기 반도체 영역의 표면 위에 형성된 유전층과,
    ③ 상기 유전층 위에 형성된 게이트와,
    ④ 상기 유전층 아래의 반도체 영역 내에 형성된 저 저항성 몸체 영역(low resistance body) － 상기 몸체 영역은 상기 유전층에 대해 자기 정렬 공정에 의해서 형성되는 것으로서 상기 유전층보다 좁은 폭을 가짐 － 과,
    ⑤ 상기 몸체 영역과 전기적으로 양호하게 접촉하는 접점 영역과,
    ⑥ 상기 몸체 영역의 양쪽에 인접하게 배치되나 그 몸체 영역에는 접촉하지 않는 상태로 배치되는 소스 및 드레인 영역
    을 포함하는 자기 정렬 동적 임계 전계 효과 디바이스.
  16. 제 15 항에 있어서,
    상기 기판이 실리콘-온-절연체 기판인 자기 정렬 동적 임계 전계 효과 디바이스.
  17. 제 15 항에 있어서,
    상기 게이트가 길다란 구조체이고 상기 접점 영역이 상기 게이트의 일단에 배치되는 자기 정렬 동적 임계 전계 효과 디바이스.
  18. 제 17 항에 있어서,
    상기 접점 영역이 이온 주입에 의해 생성되는 자기 정렬 동적 임계 전계 효과 디바이스.
  19. 제 17 항에 있어서,
    상기 게이트가 상기 접점 영역 위에 놓이며 또한 상기 접점 영역과 전기적으로 양호하게 접촉하는 자기 정렬 동적 임계 전계 효과 디바이스.
  20. 제 15 항에 있어서,
    상기 저 저항성 몸체 영역이 이온 주입에 의해 형성되는 자기 정렬 동적 임계 전계 효과 디바이스.
  21. 제 15 항에 있어서,
    상기 몸체 영역이 상기 맨드릴 층 내의 개구를 통해 형성되는 자기 정렬 동적 임계 전계 효과 디바이스.
  22. 제 21 항에 있어서,
    상기 맨드릴 층 내의 상기 개구는 상기 몸체 영역이 형성되기 전에 스페이서에 의해 좁혀지고, 상기 유전층은 상기 스페이서가 제거된 후에 상기 맨드릴 층 내의 개구를 통해 형성되는 자기 정렬 동적 임계 전계 효과 디바이스.
  23. 제 15 항에 있어서,
    상기 게이트가 상기 저 저항성 몸체 영역 위에 위치하는 제 1 게이트 재료 부분과 상기 접점 영역 위에 위치하는 제 2 게이트 재료 부분을 포함하며, 상기 제 1 및 제 2 게이트 재료 부분은 금속 규화물 층에 의해 함께 접속되는 자기 정렬 동적 임계 전계 효과 디바이스.
  24. 제 15 항에 있어서,
    상기 유전층과 상기 저 저항성 몸체 영역 사이에 위치하는 실리콘 층을 더 포함하는 자기 정렬 동적 임계 전계 효과 디바이스.
  25. 제 24 항에 있어서,
    상기 유전층과 상기 저 저항성 몸체 영역 사이의 상기 실리콘 충이 단결정 실리콘 층으로 이루어진 자기 정렬 동적 임계 전계 효과 디바이스.
  26. 제 24 항에 있어서,
    상기 유전층과 상기 저 저항성 몸체 영역 사이의 상기 실리콘 층이 에피택셜적으로 성장시킨 실리콘 층으로 이루어진 자기 정렬 동적 임계 전계 효과 디바이스.
  27. 제 26 항에 있어서,
    상기 에피택셜적으로 성장시킨 실리콘 층이 약 500 ℃의 온도에서 성장시킨 실리콘 층인 자기 정렬 동적 임계 전계 효과 디바이스.
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