CN116154001A - 半导体结构及其制备方法、存储器 - Google Patents
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Abstract
本公开实施例公开了一种半导体结构及其制备方法、存储器。半导体结构包括：衬底；半导体层，包括：源极、沟道和漏极；其中源极和漏极位于衬底中，沟道位于源极和漏极之间且位于衬底上；源极接触，位于衬底中且与源极接触；漏极接触，位于衬底中且与漏极接触；其中，源极接触与源极之间具有至少两个接触面；和/或，漏极接触和漏极之间具有至少两个接触面。
Description
技术领域
本公开实施例涉及半导体领域，尤其涉及一种半导体结构及其制备方法、存储器。
背景技术
随着半导体制造技术的发展，半导体器件朝着更高位密度和更高集成度的方向发展。晶体管作为最基本的半导体元件广泛应用于半导体器件中。
晶体管包括源极、沟道和漏极，源极和漏极分别通过金属接触引出。然而，源极/漏极和金属接触之间的接触电阻较大，影响晶体管的电学性能。
发明内容
根据本公开实施例的第一方面，提供一种半导体结构，包括：
衬底；
半导体层，包括：源极、沟道和漏极；其中，所述源极和所述漏极位于所述衬底中，所述沟道位于所述源极和所述漏极之间且位于所述衬底上；
源极接触，位于所述衬底中且与所述源极连接；
漏极接触，位于所述衬底中且与所述漏极连接；
其中，所述源极接触与所述源极之间具有至少两个接触面；和/或，所述漏极接触和所述漏极之间具有至少两个接触面。
在一些实施例中，所述源极接触包括：第一子源极接触和第二子源极接触；其中，所述源极位于所述第一子源极接触和所述第二子源极接触之间；所述第一子源极接触位于所述衬底和所述源极之间；
和/或，
所述漏极接触包括：第一子漏极接触和第二子漏极接触；其中，所述漏极位于所述第一子漏极接触和所述第二子漏极接触之间；所述第一子漏极接触位于所述衬底和所述漏极之间。
在一些实施例中，在所述源极接触包括所述第一子源极接触和所述第二子源极接触时，所述源极还包括：
第一源极侧壁；其中，所述第一子源极接触覆盖所述第一源极侧壁；
第二源极侧壁，与所述第一源极侧壁相对设置；其中，所述第二子源极接触覆盖至少部分所述第二源极侧壁；
在所述漏极接触包括所述第一子漏极接触和所述第二子漏极接触时，所述漏极还包括：
第一漏极侧壁，其中，所述第一子漏极接触覆盖所述第一漏极侧壁；
第二漏极侧壁，与所述第一漏极侧壁相对设置；其中，所述第二子漏极接触覆盖至少部分所述第二漏极侧壁。
在一些实施例中，所述源极包括至少两个子源极，所述源极接触包括至少三个子源极接触；其中，所述子源极位于相邻的两个所述子源极接触之间；
和/或，
所述漏极包括至少两个子漏极，所述漏极接触包括至少三个子漏极接触；其中，所述子漏极位于相邻的两个所述子漏极接触之间。
在一些实施例中，所述半导体层的材料包括：铟镓锌氧化物。
在一些实施例中，所述衬底具有第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽的底部位于所述衬底中；其中；所述源极和所述源极接触位于所述第一凹槽中，所述漏极和所述漏极接触位于所述第二凹槽中。
在一些实施例中，所述第一凹槽和所述第二凹槽的截面形状包括：矩形、倒梯形、T型或半圆形。
在一些实施例中，所述半导体结构还包括：
栅介质层，位于所述沟道上；
栅极，位于所述栅介质层上；
间隔层，位于所述半导体层上，且覆盖所述栅介质层的侧壁和所述栅极的侧壁。
根据本公开实施例的第二方面，提供一种半导体结构的制备方法，包括：
提供衬底；
形成半导体层；其中，所述半导体层包括源极、沟道和漏极，所述源极和所述漏极位于所述衬底中，所述沟道位于所述源极和所述漏极之间且位于所述衬底上；
在所述衬底中形成源极接触，所述源极接触与所述源极连接；
在所述衬底中形成漏极接触，所述漏极接触与所述漏极连接；
其中，所述源极接触与所述源极之间具有至少两个接触面；和/或，所述漏极接触和所述漏极之间具有至少两个接触面。
在一些实施例中，所述制备方法还包括：
刻蚀所述衬底，在所述衬底中形成第一凹槽和第二凹槽；其中，所述第一凹槽和所述第二凹槽的底部位于所述衬底中；
所述在所述衬底中形成源极接触包括：
形成覆盖所述第一凹槽侧壁和底部的第一子源极接触；
在形成有所述第一子源极接触的第一凹槽中形成第二子源极接触；其中，所述源极接触包括所述第一子源极接触和所述第二子源极接触；
所述在所述衬底中形成漏极接触包括：
形成覆盖所述第二凹槽侧壁和底部的第一子漏极接触；
在形成有所述第一子漏极接触的第二凹槽中形成第二子漏极接触；其中，所述漏极接触包括所述第一子漏极接触和所述第二子漏极接触。
在一些实施例中，所述形成半导体层，包括：
在形成所述第一子源极接触之后，且在形成所述第二子源极接触之前，形成覆盖所述第一子源极接触的所述源极；
在形成所述第一子漏极接触之后，且在形成所述第二子漏极接触之前，形成覆盖所述第一子漏极接触的所述漏极。
在一些实施例中，所述形成半导体层包括：
在所述衬底中形成所述源极，所述源极包括至少两个子源极；
在所述衬底中形成所述漏极，所述漏极包括至少两个子漏极；
所述在所述衬底中形成源极接触包括：
在所述衬底中形成至少三个子源极接触；其中，所述子源极位于相邻的两个所述子源极接触之间；
所述在所述衬底中形成漏极接触包括：
在所述衬底中形成至少三个子漏极接触；其中，所述子漏极位于相邻的两个所述子漏极接触之间。
在一些实施例中，所述制备方法还包括：
形成覆盖所述沟道的栅介质层；
形成覆盖所述栅介质层的栅极；
形成覆盖所述栅介质层侧壁和所述栅极侧壁的间隔层。
根据本公开实施例的第三方面，提供一种存储器，所述存储器包括存储单元，所述存储单元包括：
如上述任一实施例中所述的半导体结构；
电容，与所述半导体结构耦接。
根据本公开实施例的第四方面，提供一种存储器，所述存储器包括外围电路，所述外围电路包括如上述任一实施例中所述的半导体结构。
本公开实施例中，通过设置源极和源极接触之间至少具有两个接触面，使得源极与源极接触之间的接触面积增大，有利于减小源极与源极接触之间的接触电阻；和/或，通过设置漏极和漏极接触之间具有至少两个接触面，使得漏极和漏极接触之间的接触面积增大，有利于减小漏极和漏极接触之间的接触电阻，进而提高晶体管的电学性能。
附图说明
图1是根据一示例性实施例示出的一种半导体结构的示意图；
图2是根据本公开实施例示出的一种半导体结构的示意图；
图3是根据本公开实施例示出的另一种半导体结构的示意图；
图4是根据本公开实施例示出的凹槽的截面示意图；
图5是根据本公开实施例示出的一种半导体结构的制备方法的流程图；
图6a至图6i是根据本公开实施例示出的一种半导体结构的制备过程示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
场效应晶体管包括薄膜晶体管(Thin Film Transistor，TFT)，薄膜晶体管根据使用的材料不同可分为非晶硅薄膜晶体管、多晶硅薄膜晶体管和金属氧化物薄膜晶体管等；其中，铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)薄膜晶体管由于具有制备工艺简单、迁移率高、开关比高以及电荷泄露低等优良特性，广泛应用于存储器(例如，动态随机存储存储器(DRAM))中。下面将结合图1对薄膜晶体管进行说明。
图1是根据一示例性实施例示出的一种半导体结构100的示意图，半导体结构100可以是薄膜晶体管。参照图1所示，半导体结构100包括衬底110、半导体层120、源极接触130漏极接触140、栅介质层150、栅极160和间隔层170；其中，半导体层120包括源极121、沟道122和漏极123；源极接触130与源极121连接，用于将源极121引出；漏极接触140与漏极123连接，用于将漏极123引出；间隔层170包括第一间隔层171和第二间隔层172，用于将栅极160与其它结构电隔离。
仍参照图1所示，由于源极121和源极接触130之间以及漏极123和漏极接触140之间仅有一个接触面，源极121和源极接触130之间的接触面积以及漏极123和漏极接触140之间的接触面积较小，导致源极121和源极接触130之间的接触电阻以及漏极123和漏极接触140之间的接触电阻较大，影响晶体管的电学性能。
此外，随着半导体器件朝着更高位密度和更高集成度的方向发展，晶体管的特征尺寸进一步缩小，导致源极和源极接触之间的接触面积以及漏极和漏极接触之间的接触面积进一步减小，晶体管的电学性能劣化。
有鉴于此，本公开实施例提供一种半导体结构及其制备方法、存储器。
图2是根据本公开实施例示出的一种半导体结构200的示意图。参照图2所示，半导体结构200，包括：
衬底210；
半导体层220，包括：源极221、沟道222和漏极223；其中，源极221和漏极223位于衬底210中，沟道222位于源极221和漏极223之间且位于衬底210上；
源极接触230，位于衬底210中且与源极221连接；
漏极接触240，位于衬底210中且与漏极223连接；
其中，源极接触230与源极221之间具有至少两个接触面；和/或，漏极接触240和漏极223之间具有至少两个接触面。
半导体结构200包括薄膜晶体管，例如，非晶硅薄膜晶体管、多晶硅薄膜晶体管或金属氧化物薄膜晶体管等，薄膜晶体管的类型包括P型晶体管或N型晶体管。在其它实施例中，半导体结构还可以其它类型的场效应晶体管。
衬底210的材料包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。在其它实施例中，衬底210还可以是绝缘体上硅等。
半导体层220包括位于衬底210中的源极221和漏极223以及位于衬底210上的沟道222，半导体层220可作为薄膜晶体管的有源区。半导体层220的材料包括单晶硅、多晶硅、非晶硅、硅锗(SiGe)或金属氧化物等，金属氧化物包括铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟锡锌氧化物(IZTO)或氮氧化锌(ZnON)等。本公开实施例中以半导体层220为铟镓锌氧化物为例进行说明。这里，可通过对半导体层220位于衬底210中的部分进行掺杂形成源极221和漏极223，位于源极221和漏极223之间的半导体层220可作为薄膜晶体管的沟道。
需要说明的是，本公开实施例中，源极221、沟道222和漏极223为同一膜层的不同部分，即半导体层220为连续的膜层。在其它实施例中，源极221、沟道222和漏极223中的至少两个可以由不同的膜层构成，保证源极221、沟道222和漏极223之间的电性连接即可。
源极接触230和漏极接触240的材料包括导电材料，例如，钨、钛、铜、铂、镍、硅化钨、硅化钛、硅化镍中的任意一种或其组合。
在一示例中，源极221与源极接触230之间具有至少两个接触面，漏极223与漏极接触240之间可以具有一个接触面，由于源极221与源极接触230之间的接触面增大，使得源极221和源极接触230之间的接触电阻减小。
在另一示例中，漏极223与漏极接触240之间具有至少两个接触面，源极221和源极接触230之间可以具有一个接触面，由于漏极223与漏极接触240之间的接触面增大，使得漏极221和漏极接触240之间的接触电阻减小。
在又一示例中，源极221与源极接触230之间具有至少两个接触面，且漏极223与漏极接触240之间具有至少两个接触面，由于源极221与源极接触230之间的接触面积增大，且漏极223与漏极接触240之间的接触面积增大，使得源极221与源极接触230之间的接触电阻减小以及漏极223与漏极接触之间240的接触电阻减小。
在一些实施例中，源极与源极接触之间接触面的数量和漏极与漏极接触之间接触面的数量相同。在另一些实施例中，源极与源极接触之间接触面的数量和漏极与漏极接触之间接触面的数量不同。需要说明的是，接触面表示的是两个膜层之间相互接触的表面，接触面可以是平面或曲面，本公开实施例对接触面的形状并无特殊限制。
本公开实施例中，通过设置源极和源极接触之间具有至少两个接触面，使得源极和源极接触之间的接触面积增大，有利于减小源极和源极接触之间的接触电阻；和/或，通过设置漏极和漏极接触之间具有至少两个接触面，使得漏极和漏极接触之间的接触面积增大，有利于减小漏极和漏极接触之间的接触电阻，进而提高晶体管的电学性能。
在一些实施例中，参照图2所示，源极接触230包括：第一子源极接触231和第二子源极接触232；其中，源极221位于第一子源极接触231和第二子源极接触232之间；第一子源极接触231位于衬底210和源极221之间；
和/或，
漏极接触240包括：第一子漏极接触241和第二子漏极接触242；其中，漏极223位于第一子漏极接触241和第二子漏极接触242之间；第一子漏极接触241位于衬底210和漏极223之间。
在一示例中，参照图2所示，衬底210具有第一凹槽201，第一子源极接触231、源极221和第二子源极接触232位于第一凹槽201中，且沿第一凹槽201的侧壁和底部依次堆叠设置；第一子源极接触231和源极221之间具有三个接触面，第二子源极接触232和源极221之间具有三个接触面，即源极接触230与源极221之间具有六个接触面。本示例中，漏极223和漏极接触240之间接触面的数量可以是一个或多个。
可以理解的是，本示例中，源极221与源极接触230之间的接触面积等于源极221与第一子源极接触231之间的接触面积以及源极221与第二子源极接触232之间的接触面积之和。相较于图1中源极121和源极接触130之间仅有一个接触面，本公开实施例中，由于源极221与源极接触230之间具有六个接触面，源极221与源极接触230之间的接触面积明显增大，有利于减小源极221和源极接触230之间的接触电阻。
在另一示例中，参照图2所示，衬底210具有第二凹槽202，第一子漏极接触241、漏极223和第二子漏极接触242位于第二凹槽202中，且沿第二凹槽202的侧壁和底部依次堆叠设置；第一子漏极接触241和漏极223之间具有三个接触面，第二子漏极接触242和漏极223之间具有三个接触面，即漏极接触240与漏极223之间具有六个接触面。本示例中，源极221和源极接触230之间接触面的数量可以是一个或多个。
可以理解的是，本示例中，漏极223与漏极接触240之间的接触面积等于漏极223与第一子漏极接触241之间的接触面积以及漏极223与第二子漏极接触242之间的接触面积之和。相较于图1中漏极123和漏极接触140之间仅有一个接触面，本公开实施例中，由于漏极223与漏极接触240之间具有六个接触面，漏极223与漏极接触240之间的接触面积明显增大，有利于减小漏极223和漏极接触240之间的接触电阻。
在一具体示例中，参照图2所示，源极接触230包括：第一子源极接触231和第二子源极接触232，源极221位于第一子源极接触231和第二子源极接触232之间；漏极接触240包括：第一子漏极接触241和第二子漏极接触242，漏极223位于第一子漏极接触241和第二子漏极接触242之间。
可以理解的是，本示例中，源极221与源极接触230之间具有六个接触面，漏极223与漏极接触240之间具有六个接触面，使得源极221与源极接触230之间的接触面积增大以及漏极223与漏极接触240之间的接触面积增大，有利于减小源极221和源极接触230之间的接触电阻以及漏极223与漏极接触240之间的接触电阻，从而进一步提高晶体管的电学性能。
需要强调的是，上述第一子源极接触和第二子源极接触是为了便于区分位于源极两侧的子源极接触的位置上的不同，第一子漏极接触和第二子漏极接触是为了便于区分位于漏极两侧的子漏极接触的位置上的不同，而不必用于描述特定的顺序或先后次序。
在一些实施例中，在源极接触230包括第一子源极接触231和第二子源极接触232时，源极221还包括：第一源极侧壁2211；其中，第一子源极接触231覆盖第一源极侧壁2211；第二源极侧壁2212，与第一源极侧壁2211相对设置；其中，第二子源极接触232覆盖至少部分第二源极侧壁2212。
参照图2所示，第一源极侧壁2211位于源极221相对靠近第一子源极接触231的一侧，第二源极侧壁2212位于源极221相对靠近第二子源极接触232的一侧；第一子源极接触231覆盖第一源极侧壁2211，第二子源极接触232覆盖至少部分第二源极侧壁2212，可使得源极接触230包裹源极221的侧壁设置，进而增大源极接触230和源极221之间的接触面积。
在一些实施例中，在漏极接触240包括第一子漏极接触241和第二子漏极接触242时，漏极223还包括：第一漏极侧壁2231，其中，第一子漏极接触241覆盖第一漏极侧壁2231；第二漏极侧壁2232，与第一漏极侧壁2231相对设置；其中，第二子漏极接触242覆盖至少部分第二漏极侧壁2232。
参照图2所示，第一漏极侧壁2231位于漏极223相对靠近第一子漏极接触241的一侧，第二漏极侧壁2232位于漏极223相对靠近第二子漏极接触242的一侧；第一子漏极接触241覆盖第一漏极侧壁2231，第二子源极接触242覆盖至少部分第二漏极侧壁2232，可使得漏极接触240包裹漏极223的侧壁设置，进而增大漏极接触240和漏极223之间的接触面积。
在一具体实施例中，源极接触230包裹源极221的侧壁设置，且漏极接触240包裹漏极223的侧壁设置，如图2所示。本实施例中，通过设置源极接触230包裹源极221的侧壁，使得源极221与源极接触230之间的接触面积增大，有利于减小源极221与源极接触230之间的接触电阻；通过设置漏极接触240包裹漏极223的侧壁，使得漏极223与漏极接触240之间的接触面积增大，有利于减小漏极223与漏极接触240之间的接触电阻，从而进一步提高晶体管的电学性能。
在一些实施例中，参照图2所示，在源极接触230包括第一子源极接触231和第二子源极接触232时，第一子源极接触231远离衬底210的表面与源极221远离衬底210的表面平齐。
在一具体示例中，参照图2所示，第一子源极接触231远离衬底210的表面与源极221远离衬底210的表面以及衬底210的表面均平齐，保证了半导体结构的平整度，有利于后续膜层沉积，提高后续沉积在半导体结构上的膜层的均匀性。这里，第二子源极接触232远离衬底210的表面可以与第一子源极接触231远离衬底210的表面平齐，也可以与第一子源极接触231远离衬底210的表面不平齐，本公开对此并无特殊限制。
在一些实施例中，参照图2所示，在漏极接触240包括第一子漏极接触241和第二子漏极接触242时，第一子漏极接触241远离衬底210的表面与漏极223远离衬底210的表面平齐。
在一具体示例中，参照图2所示，第一子漏极接触241远离衬底210的表面与漏极223远离衬底210的表面以及衬底210的表面均平齐，保证了半导体结构的平整度，有利于后续膜层沉积，提高后续沉积在半导体结构上的膜层的均匀性。这里，第二子漏极接触242远离衬底210的表面可以与第一子漏极接触241远离衬底210的表面平齐，也可以与第一子漏极接触241远离衬底210的表面不平齐，本公开对此并无特殊限制。
在一具体实施例中，参照图2所示，在源极接触230包括第一子源极接触231和第二子源极接触232，且漏极接触240包括第一子漏极接触241和第二子漏极接触242时，第一子源极接触231远离衬底210的表面、第一子漏极接触241远离衬底210的表面、源极221远离衬底210的表面、漏极223远离衬底210的表面和衬底210的表面均平齐，有利于后续膜层的沉积。
在一些实施例中，源极包括至少两个子源极，源极接触包括至少三个子源极接触；其中，子源极位于相邻的两个子源极接触之间；和/或，漏极包括至少两个子漏极，漏极接触包括至少三个子漏极接触；其中，子漏极位于相邻的两个子漏极接触之间。
在一示例中，参照图3所示，源极221包括第一子源极221a和第二子源极221b，源极接触230包括第一子源极接触231、第二子源极接触232和第三子源极接触233，第一子源极接触231、第一子源极221a、第二子源极接触232、第二子源极221b和第三子源极接触233均位于第一凹槽201中，且依次堆叠设置，源极221与源极接触230之间具有十二个接触面，可以进一步增大源极与源极接触之间的接触面积，有利于减小源极与源极接触之间的接触电阻。本示例中，子漏极和子漏极接触的数量可以是一个或多个。
在另一示例中，参照图3所示，漏极223包括第一子漏极223a和第二子漏极223b，漏极接触240包括第一子漏极接触241、第二子漏极接触242和第三子漏极接触243，第一子漏极接触241、第一子漏极223a、第二子漏极接触242、第二子漏极223b和第三子漏极接触243均位于第二凹槽202中，且依次堆叠设置，漏极223与漏极接触240之间具有十二个接触面，可以进一步增大漏极与漏极接触之间的接触面积，有利于减小漏极与漏极接触之间的接触电阻。本示例中，子源极和子源极接触的数量可以是一个或多个。
在又一示例中，参照图3所示，源极221包括第一子源极221a和第二子源极221b，源极接触230包括第一子源极接触231、第二子源极接触232和第三子源极接触233；漏极223包括第一子漏极223a和第二子漏极223b，漏极接触240包括第一子漏极接触241、第二子漏极接触242和第三子漏极接触243。源极221与源极接触230之间具有十二个接触面，漏极223与漏极接触240之间具有十二个接触面，可以进一步增大源极与源极接触之间的接触面积以及增大漏极与漏极接触之间的接触面积，有利于减小源极与源极接触之间的接触电阻以及漏极与漏极接触之间的接触电阻。
在一些实施例中，参照图2所示，第一凹槽201和第二凹槽202的底部位于衬底210中；第一凹槽201和第二凹槽202的截面形状包括：矩形、倒梯形、T型或半圆形，如图4所示。这里，第一凹槽201和第二凹槽202的截面形状可以相同也可以不同，本公开对此并无特殊限制。
在一些实施例中，参照图2所示，半导体结构200还包括：栅介质层250，位于沟道222上；
栅极260，位于栅介质层250上；
间隔层270，位于半导体层220上，且覆盖栅介质层250的侧壁和栅极260的侧壁。
参照图2所示，栅介质层250和栅极260依次位于沟道222上；间隔层270包括第一间隔层271和第二间隔层272，其中，第一间隔层271位于靠近源极221一侧的半导体层220上，且覆盖栅介质层250和栅极260一侧的侧壁；第二间隔层272位于靠近漏极223一侧的半导体层220上，且覆盖栅介质层250和栅极260另一侧的侧壁。间隔层270用于将栅极260与其它结构电隔离。
栅介质层250的材料包括硅氧化物、硅氮化物或硅氮氧化物等。
栅极260的材料包括导电材料，例如，掺杂多晶硅、氮化钛、钨，铂、钛或铝等。
间隔层270的材料包括二氧化硅或氮化硅等。
基于上述半导体结构，本公开实施例还提供一种半导体结构的制备方法。
图5是根据本公开实施例示出的一种半导体结构的制备方法的流程图。参照图5所示，该制备方法至少包括以下步骤：
S401：提供衬底；
S402：形成半导体层；其中，半导体层包括源极、沟道和漏极，源极和漏极位于衬底中，沟道位于源极和漏极之间且位于衬底上；
S403：在衬底中形成源极接触，源极接触与源极连接；
S404：在衬底中形成漏极接触，漏极接触与漏极连接；其中，源极接触与源极之间具有至少两个接触面；和/或，漏极接触和漏极之间具有至少两个接触面。
需要说明的是，图5中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图5中所示的各步骤可以根据实际需求进行顺序调整。
图6a至图6i是根据本公开实施例示出的一种半导体结构的制备过程示意图。下面将结合图5、图6a至图6i对本公开实施例提供的半导体结构的制备方法进行详细地说明。
在步骤S401中，参照图6a所示，提供衬底510。衬底510的材料包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。在其它实施例中，衬底510还可以是绝缘体上硅等。
在一些实施例中，上述制备方法还包括：刻蚀衬底，在衬底中形成第一凹槽和第二凹槽；其中，第一凹槽和第二凹槽的底部位于衬底中。例如，采用刻蚀工艺刻蚀衬底510，形成如图6b所示的第一凹槽501和第二凹槽502，刻蚀工艺包括干法刻蚀、湿法刻蚀中的任意一种或其组合。
在一些实施例中，第一凹槽501和第二凹槽502可以同时刻蚀形成，也可先后刻蚀形成；第一凹槽501和第二凹槽502的截面形状可以相同也可以不同，本公开对此并无特殊限制。
在步骤S402中，形成半导体层；其中，半导体层包括源极、沟道和漏极，源极和漏极位于衬底中，沟道位于源极和漏极之间且位于衬底上。
参照图6g所示，在衬底510中形成半导体层520；其中，半导体层520包括位于衬底510中的源极521和漏极523以及位于衬底510上的沟道522，半导体层520可作为薄膜晶体管的有源区。半导体层520的材料包括单晶硅、多晶硅、非晶硅、硅锗(SiGe)或金属氧化物等，金属氧化物包括铟镓锌氧化物(IGZO)、铟锌氧化物(IZO)、铟锡锌氧化物(IZTO)或氮氧化锌(ZnON)等。本公开实施例中以半导体层为铟镓锌氧化物为例进行说明。这里，可通过对半导体层520位于衬底510中的部分进行掺杂形成源极521和漏极523，位于源极521和漏极523之间的半导体层520可作为薄膜晶体管的沟道。
需要说明的是，本公开实施例中，源极521、沟道522和漏极523为同一膜层的不同部分，即半导体层520为连续的膜层。在其它实施例中，源极521、沟道522和漏极523中的至少两个可以由不同的膜层构成，保证源极521、沟道522和漏极523之间的电性连接即可。
在步骤S403中，在衬底中形成源极接触，源极接触与源极连接。结合图6h所示，在第一凹槽501中形成源极接触530，源极接触530与源极521连接。
在步骤S404中，在衬底中形成漏极接触，漏极接触与漏极连接；其中，源极接触与源极之间具有至少两个接触面；和/或，漏极接触和漏极之间具有至少两个接触面。结合图6h所示，在第二凹槽502中形成漏极接触540，漏极接触540与漏极523连接。
在一些实施例中，上述步骤S403包括：形成覆盖第一凹槽侧壁和底部的第一子源极接触；在形成有第一子源极接触的第一凹槽中形成第二子源极接触；其中，源极接触包括第一子源极接触和第二子源极接触；
上述步骤S404包括：形成覆盖第二凹槽侧壁和底部的第一子漏极接触；在形成有第一子漏极接触的第二凹槽中形成第二子漏极接触；其中，漏极接触包括第一子漏极接触和第二子漏极接触；
上述步骤S402包括：在形成第一子源极接触之后，且在形成第二子源极接触之前，形成覆盖第一子源极接触的源极；在形成第一子漏极接触之后，且在形成第二子漏极接触之前，形成覆盖第一子漏极接触的漏极。
参照图6c所示，采用薄膜沉积工艺形成覆盖衬底510、第一凹槽501侧壁和底部以及第二凹槽502侧壁和底部的第一接触材料层530'。这里，覆盖第一凹槽501侧壁和底部的第一接触材料层530'用于在后续的工艺中形成第一子源极接触531，覆盖第二凹槽502侧壁和底部的第一接触材料层530'用于在后续的工艺中形成第一子漏极接触541。
参照图6d所示，向形成有第一接触材料层530'的第一凹槽501和第二凹槽502中填充牺牲材料层511。牺牲材料层511的材料包括：碳材料，例如，旋涂碳或无定型碳等。这里，还可对牺牲材料层511进行平坦化处理，直至牺牲材料层511的表面与第一接触材料层530'的表面平齐。
参照图6e所示，根据掩膜图案向下刻蚀去除部分牺牲材料层511和第一接触材料层530'，显露位于第一凹槽501中的牺牲材料层511和第一接触材料层530'、位于第一凹槽501和第二凹槽502之间的衬底510以及位于第二凹槽502中的牺牲材料层511和第一接触材料层530'；去除剩余的牺牲材料层511，形成如图6f所示的结构。牺牲材料层511用于在刻蚀的过程中保护位于第一凹槽501和第二凹槽502中的第一接触材料层530'，后续可通过氧化去除牺牲材料层511。
这里，通过刻蚀去除位于第一凹槽501和第二凹槽502之间且覆盖衬底510的第一接触材料层530'，可将第一接触材料层530'分为至少两个部分，参照图6f所示，位于第一凹槽中501的第一接触材料层530'作为第一子源极接触531，位于第二凹槽502中的第一接触材料层530'作为第一子漏极接触541。可以理解的是，本实施例中，第一子源极接触531和第一子漏极接触541同时形成。在其它实施例中，第一子源极接触531和第一子漏极接触541也可先后形成。
参照图6g所示，形成覆盖剩余的第一子接触材料层530'和显露的衬底510的半导体层520。这里，位于第一凹槽501中的半导体层520作为薄膜晶体管的源极521；位于第二凹槽502中的半导体层520作为薄膜晶体管的漏极523；位于第一凹槽501和第二凹槽502之间且覆盖衬底510的半导体层520作为薄膜晶体管的沟道522。
参照图6h所示，在第一凹槽501中形成覆盖至少部分源极521的第二子源极接触532，在第二凹槽502中形成覆盖至少部分漏极523的第二子漏极接触542。第二子源极接触532与远离第一子源极接触531的源极521的一侧连接，第二子漏极接触542与远离第一子漏极接触541的漏极523的一侧连接。本实施例中，第二子源极接触532和第二子漏极接触542同时形成。在其它实施例中，第二子源极接触532和第二子漏极接触542也可先后形成。
在一些实施例中，参照图6g所示，上述制备方法还包括：形成覆盖沟道522的栅介质层550；
形成覆盖栅介质层550的栅极560；
形成覆盖栅介质层550侧壁和栅极560侧壁的间隔层570。
参照图6g所示，在沟道522上依次形成栅介质层550和栅极560，栅介质层550覆盖沟道522，栅极560覆盖栅介质层550；在栅介质层550和栅极560的侧壁形成间隔层570，其中，间隔层570包括第一间隔层571和第二间隔层572，第一间隔层571位于靠近源极521一侧的半导体层520上，且覆盖栅介质层550和栅极560一侧的侧壁；第二间隔层572位于靠近漏极523一侧的半导体层520上，且覆盖栅介质层550和栅极560另一侧的侧壁。间隔层570用于将栅极560与其它结构电隔离。
在一些实施例中，参照图6i所示，上述制备方法还包括：在第二子源极接触532和第二子漏极接触542上形成盖层512，位于第二子源极接触532上的盖层512侧壁与第二源极侧壁5212接触，位于第二子漏极接触542上的盖层512与第二漏极侧壁5232接触。盖层512用于对第一凹槽501和第二凹槽502内的膜层起到保护作用，盖层512的材料包括氮化硅等。
在一些实施例中，上述步骤S402包括：在衬底中形成源极，源极包括至少两个子源极；在衬底中形成漏极，漏极包括至少两个子漏极；上述步骤S403包括：在衬底中形成至少三个子源极接触；其中，子源极位于相邻的两个子源极接触之间；上述步骤S404包括：在衬底中形成至少三个子漏极接触；其中，子漏极位于相邻的两个子漏极接触之间。
这里，可在图6g所示的结构的基础上，继续执行类似图6c至图6g所示的步骤，以在第一凹槽中形成交替堆叠设置的子源极接触和子源极，以及在第二凹槽中形成交替堆叠设置的子漏极接触和子漏极，如图3所示，本领域技术人员可以根据实际需求进行选择，本公开在此不作限制。
基于上述半导体结构，本公开实施例还提供一种存储器，存储器包括存储单元，存储单元包括：
如上述任一实施例中的半导体结构200；
电容，与半导体结构200耦接。
存储器包括但不限于动态随机存取存储器(Dynamic Random Access Memory，DRAM)、铁电随机存取存储器(Ferroelectric RAM，FeRAM)、相变存储器(Phase ChangeMemory，PCM)等。本公开实施例中以存储器为DRAM为例进行说明。
在一些实施例中，存储单元包括电容以及与电容耦接的半导体结构，例如，电容通过源极接触与源极耦接，位线通过漏极接触与漏极耦接，字线与栅极耦接。由于半导体结构具有电荷泄露低、迁移率高、制备工艺简单等明显优势，可以提升存储器的工作性能，提高响应速度。
基于上述半导体结构，本公开实施例还提供一种存储器，存储器包括外围电路，外围电路包括如上述任一实施例中的半导体结构。
存储器包括但不限于动态随机存取存储器(Dynamic Random Access Memory，DRAM)、铁电随机存取存储器(Ferroelectric RAM，FeRAM)、相变存储器(Phase ChangeMemory，PCM)等。本公开实施例中以存储器为DRAM为例进行说明。
存储器包括存储单元阵列和外围电路，外围电路用于响应于操作指令控制存储单元阵列的逻辑操作，例如，写入或读取操作等。薄膜晶体管可用于外围电路中。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (15)
1.一种半导体结构，其特征在于，包括：
衬底；
半导体层，包括：源极、沟道和漏极；其中，所述源极和所述漏极位于所述衬底中，所述沟道位于所述源极和所述漏极之间且位于所述衬底上；
源极接触，位于所述衬底中且与所述源极连接；
漏极接触，位于所述衬底中且与所述漏极连接；
其中，所述源极接触与所述源极之间具有至少两个接触面；和/或，所述漏极接触和所述漏极之间具有至少两个接触面。
2.根据权利要求1所述的半导体结构，其特征在于，
所述源极接触包括：第一子源极接触和第二子源极接触；其中，所述源极位于所述第一子源极接触和所述第二子源极接触之间；所述第一子源极接触位于所述衬底和所述源极之间；
和/或，
所述漏极接触包括：第一子漏极接触和第二子漏极接触；其中，所述漏极位于所述第一子漏极接触和所述第二子漏极接触之间；所述第一子漏极接触位于所述衬底和所述漏极之间。
3.根据权利要求2所述的半导体结构，其特征在于，
在所述源极接触包括所述第一子源极接触和所述第二子源极接触时，所述源极还包括：
第一源极侧壁；其中，所述第一子源极接触覆盖所述第一源极侧壁；
第二源极侧壁，与所述第一源极侧壁相对设置；其中，所述第二子源极接触覆盖至少部分所述第二源极侧壁；
在所述漏极接触包括所述第一子漏极接触和所述第二子漏极接触时，所述漏极还包括：
第一漏极侧壁，其中，所述第一子漏极接触覆盖所述第一漏极侧壁；
第二漏极侧壁，与所述第一漏极侧壁相对设置；其中，所述第二子漏极接触覆盖至少部分所述第二漏极侧壁。
4.根据权利要求1至3中任一项所述的半导体结构，其特征在于，
所述源极包括至少两个子源极，所述源极接触包括至少三个子源极接触；其中，所述子源极位于相邻的两个所述子源极接触之间；
和/或，
所述漏极包括至少两个子漏极，所述漏极接触包括至少三个子漏极接触；其中，所述子漏极位于相邻的两个所述子漏极接触之间。
5.根据权利要求1至3中任一项所述的半导体结构，其特征在于，所述半导体层的材料包括：铟镓锌氧化物。
6.根据权利要求1至3中任一项所述的半导体结构，其特征在于，所述衬底具有第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽的底部位于所述衬底中；其中；所述源极和所述源极接触位于所述第一凹槽中，所述漏极和所述漏极接触位于所述第二凹槽中。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一凹槽和所述第二凹槽的截面形状包括：矩形、倒梯形、T型或半圆形。
8.根据权利要求1至3中任一项所述的半导体结构，其特征在于，所述半导体结构还包括：
栅介质层，位于所述沟道上；
栅极，位于所述栅介质层上；
间隔层，位于所述半导体层上，且覆盖所述栅介质层的侧壁和所述栅极的侧壁。
9.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
形成半导体层；其中，所述半导体层包括源极、沟道和漏极，所述源极和所述漏极位于所述衬底中，所述沟道位于所述源极和所述漏极之间且位于所述衬底上；
在所述衬底中形成源极接触，所述源极接触与所述源极连接；
在所述衬底中形成漏极接触，所述漏极接触与所述漏极连接；
其中，所述源极接触与所述源极之间具有至少两个接触面；和/或，所述漏极接触和所述漏极之间具有至少两个接触面。
10.根据权利要求9所述的制备方法，其特征在于，所述制备方法还包括：
刻蚀所述衬底，在所述衬底中形成第一凹槽和第二凹槽；其中，所述第一凹槽和所述第二凹槽的底部位于所述衬底中；
所述在所述衬底中形成源极接触包括：
形成覆盖所述第一凹槽侧壁和底部的第一子源极接触；
在形成有所述第一子源极接触的第一凹槽中形成第二子源极接触；其中，所述源极接触包括所述第一子源极接触和所述第二子源极接触；
所述在所述衬底中形成漏极接触包括：
形成覆盖所述第二凹槽侧壁和底部的第一子漏极接触；
在形成有所述第一子漏极接触的第二凹槽中形成第二子漏极接触；其中，所述漏极接触包括所述第一子漏极接触和所述第二子漏极接触。
11.根据权利要求10所述的制备方法，其特征在于，所述形成半导体层，包括：
在形成所述第一子源极接触之后，且在形成所述第二子源极接触之前，形成覆盖所述第一子源极接触的所述源极；
在形成所述第一子漏极接触之后，且在形成所述第二子漏极接触之前，形成覆盖所述第一子漏极接触的所述漏极。
12.根据权利要求9所述的制备方法，其特征在于，所述形成半导体层包括：
在所述衬底中形成所述源极，所述源极包括至少两个子源极；
在所述衬底中形成所述漏极，所述漏极包括至少两个子漏极；
所述在所述衬底中形成源极接触包括：
在所述衬底中形成至少三个子源极接触；其中，所述子源极位于相邻的两个所述子源极接触之间；
所述在所述衬底中形成漏极接触包括：
在所述衬底中形成至少三个子漏极接触；其中，所述子漏极位于相邻的两个所述子漏极接触之间。
13.根据权利要求9至12中任一项所述的制备方法，其特征在于，所述制备方法还包括：
形成覆盖所述沟道的栅介质层；
形成覆盖所述栅介质层的栅极；
形成覆盖所述栅介质层侧壁和所述栅极侧壁的间隔层。
14.一种存储器，其特征在于，所述存储器包括存储单元，所述存储单元包括：
如权利要求1至8任一项所述的半导体结构；
电容，与所述半导体结构耦接。
15.一种存储器，其特征在于，所述存储器包括外围电路，所述外围电路包括如权利要求1至8任一项所述的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310214876.5A CN116154001A (zh) | 2023-03-02 | 2023-03-02 | 半导体结构及其制备方法、存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310214876.5A CN116154001A (zh) | 2023-03-02 | 2023-03-02 | 半导体结构及其制备方法、存储器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116154001A true CN116154001A (zh) | 2023-05-23 |
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Family Applications (1)
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| CN202310214876.5A Pending CN116154001A (zh) | 2023-03-02 | 2023-03-02 | 半导体结构及其制备方法、存储器 |
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|---|---|
| CN (1) | CN116154001A (zh) |
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2023
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