JPS6129167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6129167A JPS6129167A JP59149443A JP14944384A JPS6129167A JP S6129167 A JPS6129167 A JP S6129167A JP 59149443 A JP59149443 A JP 59149443A JP 14944384 A JP14944384 A JP 14944384A JP S6129167 A JPS6129167 A JP S6129167A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に関し、詳しくは半導体
基板内部に埋設した導電層に接続する、縦型の配線もし
くは半導体素子を形成するのに特に好適な半導体装置製
造法に関する。
基板内部に埋設した導電層に接続する、縦型の配線もし
くは半導体素子を形成するのに特に好適な半導体装置製
造法に関する。
半導体基板内部に埋設された、ある導電型の領域へコン
タクトをとるためには、埋設領域に達す７１潅を椛罰１
７て一某朽男面でのコンタクトと開梱に周囲と絶縁した
配線を形成すればよいのは周知の通りである。例えば、
バイポーラＬＳＩでは、第２図に示すように、Ｓｉ基板
１にコレクタ用Ｎ＋埋め込み層２が形成されており、こ
れに達する配線として、周囲をＳｉｎ、 ３で絶縁され
たＰｏ１ｙＳｉ （多結晶シリコン）４を形成した構造
が、特開昭５７−１４３８４３に示されている。
タクトをとるためには、埋設領域に達す７１潅を椛罰１
７て一某朽男面でのコンタクトと開梱に周囲と絶縁した
配線を形成すればよいのは周知の通りである。例えば、
バイポーラＬＳＩでは、第２図に示すように、Ｓｉ基板
１にコレクタ用Ｎ＋埋め込み層２が形成されており、こ
れに達する配線として、周囲をＳｉｎ、 ３で絶縁され
たＰｏ１ｙＳｉ （多結晶シリコン）４を形成した構造
が、特開昭５７−１４３８４３に示されている。
このような縦型の配線を形成する際、従来は、溝を形成
した後、酸化もしくはＣＶＤ （化学蒸着）によって溝
内面にＳｉｎ、膜３を形成し、続いてＳｉＯ□膜を異方
的にエッチすることによって側面の５ｉｎ２を残した状
態で溝底部の開口を行なっていた。しかし、微細な縦型
配線を行うため溝を細くすると、第３図に示すように、
溝底部のエッチ速度が低下して溝の底部に５ｉｎ２膜３
が残り、溝底部の開口が困難になるという問題があった
。
した後、酸化もしくはＣＶＤ （化学蒸着）によって溝
内面にＳｉｎ、膜３を形成し、続いてＳｉＯ□膜を異方
的にエッチすることによって側面の５ｉｎ２を残した状
態で溝底部の開口を行なっていた。しかし、微細な縦型
配線を行うため溝を細くすると、第３図に示すように、
溝底部のエッチ速度が低下して溝の底部に５ｉｎ２膜３
が残り、溝底部の開口が困難になるという問題があった
。
本発明の目的は、上記従来の問題を解決し、微細な溝の
底部の開口を容易かつ確実に行なうことができ、微細な
縦型配線を容易に実現することのできる半導体装置の製
造方法を提供することである。
底部の開口を容易かつ確実に行なうことができ、微細な
縦型配線を容易に実現することのできる半導体装置の製
造方法を提供することである。
上記目的を達成するため本発明は、ＣＶＤ法によって形
成したＳｉＯ□膜の接合面がウェットエッチによって急
速にエッチされる性質を用いて、その接合面に沿った開
口を形成することにより、溝底部の開口を行なうもので
ある。
成したＳｉＯ□膜の接合面がウェットエッチによって急
速にエッチされる性質を用いて、その接合面に沿った開
口を形成することにより、溝底部の開口を行なうもので
ある。
以下、実施例により本発明の詳細な説明する。
第１図は５本発明の一実施例を示す工程図である。まず
第１図（１）に示すように、Ｓｉ基板１に先細り形の溝
１０を形成する。溝の形成には、ＣＣＱ ４などをエツ
チングガスとする反応性スパッタエツチングを用いるこ
とができる。例えば特開昭５５−１０７７８０に示され
ているように、ＣＣＡ、ガスの高ガス圧（１５Ｐ ａ）
での反応性スパッタエツチングを行うことによって側壁
の傾斜したＶ字形の溝を形成した後、ＣＣＱ４ガスの低
ガス圧（５Ｐａ）での同エツチングにより垂直なエツチ
ングを追加すると第１図（１）に示した形状を有する溝
１０が得られる。エツチングマスク１１としてはＳｉＯ
□が適し、上記エツチングではＳｕｎ、マスクに対し高
選択にかつアンダーカットがほとんどなしに微細な溝（
例えば幅が１μｍの溝）を形成できる。
第１図（１）に示すように、Ｓｉ基板１に先細り形の溝
１０を形成する。溝の形成には、ＣＣＱ ４などをエツ
チングガスとする反応性スパッタエツチングを用いるこ
とができる。例えば特開昭５５−１０７７８０に示され
ているように、ＣＣＡ、ガスの高ガス圧（１５Ｐ ａ）
での反応性スパッタエツチングを行うことによって側壁
の傾斜したＶ字形の溝を形成した後、ＣＣＱ４ガスの低
ガス圧（５Ｐａ）での同エツチングにより垂直なエツチ
ングを追加すると第１図（１）に示した形状を有する溝
１０が得られる。エツチングマスク１１としてはＳｉＯ
□が適し、上記エツチングではＳｕｎ、マスクに対し高
選択にかつアンダーカットがほとんどなしに微細な溝（
例えば幅が１μｍの溝）を形成できる。
なお、溝先端の角度θは６０度よりも小さくすることが
好ましく、また溝先端がコンタクトをとる領域に達する
ように深さを決める必要がある。
好ましく、また溝先端がコンタクトをとる領域に達する
ように深さを決める必要がある。
（第１図では特にコンタクトをとるべき領域を特定して
いない。） 次に、ＣＶＤによって５ｉｎ２膜１２を溝幅の約１７２
の膜厚で堆積し、第１図（２）にしたようにする。ＣＶ
Ｄは、例えば５ｉＨ４−Ｎ、Ｏ混合ガス、８００℃、Ｉ
Ｔｏｒｒの条件で行い、カバレッジの良い膜を形成す
ることが好ましい。また、ＣＶＤを行う前に、溝内面に
薄く熱酸化膜を形成しておけば、Ｓｉ基板とＳｉｎ、界
面の電気的特性を安定させることができる。
いない。） 次に、ＣＶＤによって５ｉｎ２膜１２を溝幅の約１７２
の膜厚で堆積し、第１図（２）にしたようにする。ＣＶ
Ｄは、例えば５ｉＨ４−Ｎ、Ｏ混合ガス、８００℃、Ｉ
Ｔｏｒｒの条件で行い、カバレッジの良い膜を形成す
ることが好ましい。また、ＣＶＤを行う前に、溝内面に
薄く熱酸化膜を形成しておけば、Ｓｉ基板とＳｉｎ、界
面の電気的特性を安定させることができる。
一般にＳｕｎ、の堆積膜では、第１図（２）に示したよ
うに溝の側壁から成長してきた膜１２がつながつてでき
た接合面１３が、フッ酸液などによるウェットエツチン
グで急速に具ツチングされるという性質を有している。
うに溝の側壁から成長してきた膜１２がつながつてでき
た接合面１３が、フッ酸液などによるウェットエツチン
グで急速に具ツチングされるという性質を有している。
特に溝の両側壁の成す角θが６０度よりも鋭い場合に、
この性質は顕著である。
この性質は顕著である。
したがって、第１図（２）に示したように、溝がいった
ん埋め込まれた状態になっても、これをフッ酸など適当
なエッチ液でウェットエッチすれば第１図（３）に示し
たように、上記接合面が優先的にエッチされて開口部１
４が形成される。 Ｓｉｎ、堆積膜の接合面のエッチ速
度は他の部分に比べ非常に大きいので、開口部は接合面
をウェットエッチ量の分だけ左右にそれぞれ押し広げた
形になる。
ん埋め込まれた状態になっても、これをフッ酸など適当
なエッチ液でウェットエッチすれば第１図（３）に示し
たように、上記接合面が優先的にエッチされて開口部１
４が形成される。 Ｓｉｎ、堆積膜の接合面のエッチ速
度は他の部分に比べ非常に大きいので、開口部は接合面
をウェットエッチ量の分だけ左右にそれぞれ押し広げた
形になる。
続いて、溝の先端部とコンタクトをとるための導伝性材
として、例えば多結晶シリコン（ＰｏｌｙＳｉ）１５を
溝に充填して第１図（４）の縦型配線構造を得る。導伝
性材としては微細溝内に均一に被着できるものであれば
多結晶シリコン以外のものを用いてもよい。
として、例えば多結晶シリコン（ＰｏｌｙＳｉ）１５を
溝に充填して第１図（４）の縦型配線構造を得る。導伝
性材としては微細溝内に均一に被着できるものであれば
多結晶シリコン以外のものを用いてもよい。
コンタクト部１６の面積が７４％さいために、コンタク
トが不完全もしくは抵抗値が大きくなって問題となる場
合には、第４図に示すように、コンタクト用の開口を形
成後にＳｉ基板１を少しエツチングして、より面積の大
きいコンタクト部１７とすればよい。なお、このような
エツチングによって溝内部にふくらみができ、配線材１
５埋め込み後に空洞１８が残っても支障はない。
トが不完全もしくは抵抗値が大きくなって問題となる場
合には、第４図に示すように、コンタクト用の開口を形
成後にＳｉ基板１を少しエツチングして、より面積の大
きいコンタクト部１７とすればよい。なお、このような
エツチングによって溝内部にふくらみができ、配線材１
５埋め込み後に空洞１８が残っても支障はない。
溝の形状は先端部が約６０度以下の角度で鋭くなってい
ればよいので、第５図に示したように全体的に傾斜した
側壁１９をもつ溝も、もちろん用いることができる。（
このような溝形成には、ＣＣＱ４やＣＣＱ、などの塩化
物ガスを用いた反応性スパッタエツチングを用いればよ
い。）溝がＶ字形であっても、５ｉｎ２の堆積膜１２で
溝を埋め込んだ後にフッ酸などのエッチ液でエツチング
して形成した開口１３の側壁２０はほぼ垂直になる。
ればよいので、第５図に示したように全体的に傾斜した
側壁１９をもつ溝も、もちろん用いることができる。（
このような溝形成には、ＣＣＱ４やＣＣＱ、などの塩化
物ガスを用いた反応性スパッタエツチングを用いればよ
い。）溝がＶ字形であっても、５ｉｎ２の堆積膜１２で
溝を埋め込んだ後にフッ酸などのエッチ液でエツチング
して形成した開口１３の側壁２０はほぼ垂直になる。
本発明において、堆積するＳｉｎ、膜の厚さは、最終的
に溝側壁に残したり膜厚にウェットエッチで除去される
膜厚（開口幅の１７２）を加えた厚さ以上であればよい
。なお、５ｉｎ２膜の厚さが溝を充填する以上に厚くな
った場合には、第５図のように過剰なＳｉｎ、層２１を
ドライエツチングで除去し、フッ酸などによるエッチに
弱い接合面１３を表面に露出する工程を施すことが好ま
しい。過剰なＳｉＯ□層２１層表１からフッ酸でエッチ
してゆくと、接合面の急速なエツチングが途中から始ま
るため、′ 開口幅の制御性が低下する。
に溝側壁に残したり膜厚にウェットエッチで除去される
膜厚（開口幅の１７２）を加えた厚さ以上であればよい
。なお、５ｉｎ２膜の厚さが溝を充填する以上に厚くな
った場合には、第５図のように過剰なＳｉｎ、層２１を
ドライエツチングで除去し、フッ酸などによるエッチに
弱い接合面１３を表面に露出する工程を施すことが好ま
しい。過剰なＳｉＯ□層２１層表１からフッ酸でエッチ
してゆくと、接合面の急速なエツチングが途中から始ま
るため、′ 開口幅の制御性が低下する。
第６図は、溝の先端を２つに分岐して細くさせた実施例
を示す。このような溝は、ドライエツチングにおける、
いわゆるトレンチング（パターンの輪郭部が深くエッチ
される現象）を利用して形成できる。コンタクトのため
の開口部１４は、この場合、当然２つの溝先端部に向か
って形成されることになる。
を示す。このような溝は、ドライエツチングにおける、
いわゆるトレンチング（パターンの輪郭部が深くエッチ
される現象）を利用して形成できる。コンタクトのため
の開口部１４は、この場合、当然２つの溝先端部に向か
って形成されることになる。
第７図は、溝の上部にも鋭く尖かった部分を、サイドエ
ツチングにより形成した実施例を示す。
ツチングにより形成した実施例を示す。
このように、溝の底部とともに側面にもコンタクト孔を
設けれ−ば、溝内に配線材を充填して、溝上部と底部間
の接続を平坦に形成できる。
設けれ−ば、溝内に配線材を充填して、溝上部と底部間
の接続を平坦に形成できる。
以上のように、本発明では、先の鋭い部分を溝の底部に
形成しておけば、５ｉｎ２の接続面をウェットエッチす
ることによって、その部分に容易にコンタクトのための
開口が形成される。以下、本発明による半導体装置の製
造例を示す。
形成しておけば、５ｉｎ２の接続面をウェットエッチす
ることによって、その部分に容易にコンタクトのための
開口が形成される。以下、本発明による半導体装置の製
造例を示す。
第８図は、スタティックＭＯ８−ＲＡＭのメモリセルの
一部であり、本発明の製造法によって、縦型のＰｏ１ｙ
Ｓｉ高抵抗３０を形成したものである。
一部であり、本発明の製造法によって、縦型のＰｏ１ｙ
Ｓｉ高抵抗３０を形成したものである。
Ｐｏ１ｙ Ｓｉ高抵抗３０は、Ｎ１基板３１とＭＯＳト
ランジスタのゲート電極３２及び他のＭＯＳトランジス
タのドレーン領域３４を接続する、いわゆるスタティッ
クＲＡＭの給電素子の役割をしている。第８図の構造を
用いれば給電用高抵抗素子の占有面積を小さくできるの
で、微小なメモリセルが形成でき、大規模スタティック
ＲＡＭの製造が容易になる。なお、Ｐｏ１ｙ Ｓｉの抵
抗値の制御には、第８図に示したようにＰｏ１ｙ Ｓｉ
３０を薄膜状にして、溝中央部に絶縁材（Ｓｉｎ２）
３９を充填すれば、Ｐｏ１ｙ Ｓｉ膜の膜厚によって
精度良く抵抗値を制御できる。
ランジスタのゲート電極３２及び他のＭＯＳトランジス
タのドレーン領域３４を接続する、いわゆるスタティッ
クＲＡＭの給電素子の役割をしている。第８図の構造を
用いれば給電用高抵抗素子の占有面積を小さくできるの
で、微小なメモリセルが形成でき、大規模スタティック
ＲＡＭの製造が容易になる。なお、Ｐｏ１ｙ Ｓｉの抵
抗値の制御には、第８図に示したようにＰｏ１ｙ Ｓｉ
３０を薄膜状にして、溝中央部に絶縁材（Ｓｉｎ２）
３９を充填すれば、Ｐｏ１ｙ Ｓｉ膜の膜厚によって
精度良く抵抗値を制御できる。
第９図は本発明をバイポーラトランジスタに適用した実
施例であり、コレクタの引出し電極として縦型のＰｏ１
ｙ Ｓｉ配線４５を形成している。従来Ｎ＋の深い拡散
層を形成して取り出していたコレクタの端子を、微細な
溝部内に形成した低抵抗Ｐｏ１ｙ Ｓｉ ４５に置き換
えることができるので、本構造では従来よりはるかに微
小なバイポーラトランジスタを実現できる。また、Ｐｏ
１ｙ Ｓｉ ４５の周囲にはＳｉＯ２層４６が設けられ
ているので、寄生容量が少なくなり、トランジスタの動
作速度が向上するなどの利点がある。
施例であり、コレクタの引出し電極として縦型のＰｏ１
ｙ Ｓｉ配線４５を形成している。従来Ｎ＋の深い拡散
層を形成して取り出していたコレクタの端子を、微細な
溝部内に形成した低抵抗Ｐｏ１ｙ Ｓｉ ４５に置き換
えることができるので、本構造では従来よりはるかに微
小なバイポーラトランジスタを実現できる。また、Ｐｏ
１ｙ Ｓｉ ４５の周囲にはＳｉＯ２層４６が設けられ
ているので、寄生容量が少なくなり、トランジスタの動
作速度が向上するなどの利点がある。
第１０図に本発明を素子分離構造へ適用した実施例を示
す。溝による素子分離法では、結晶欠陥の発生を抑止す
るなどの目的で溝の充填材としてＰｏ１ｙ Ｓｉを用い
るのが最も好ましいが、Ｐｏ１ｙ Ｓｉが浮遊電位にな
っているとデバイス動作を不安定にする原因となるので
、基板電位等に固定することが好ましい。第１０図に示
した実施例では、先細りの溝によってその両側にある活
性領域５２゜５３を分断し、溝の側壁にＳｉＯ，、層５
５．上部にもＳｉＯ２層５６を形成して分離領域を構成
している。
す。溝による素子分離法では、結晶欠陥の発生を抑止す
るなどの目的で溝の充填材としてＰｏ１ｙ Ｓｉを用い
るのが最も好ましいが、Ｐｏ１ｙ Ｓｉが浮遊電位にな
っているとデバイス動作を不安定にする原因となるので
、基板電位等に固定することが好ましい。第１０図に示
した実施例では、先細りの溝によってその両側にある活
性領域５２゜５３を分断し、溝の側壁にＳｉＯ，、層５
５．上部にもＳｉＯ２層５６を形成して分離領域を構成
している。
溝内部のＰｏ１ｙ Ｓｉ ５４は、基板５１と接続され
ているので、浮遊電位となることはなく、微細でかつ電
気的特性の良好な素子分離構造が実現できる。
ているので、浮遊電位となることはなく、微細でかつ電
気的特性の良好な素子分離構造が実現できる。
内に周囲を絶縁した配線材（例えば低抵抗Ｐｏ１ｙ Ｓ
ｉ）または抵抗素子（例えば高抵抗Ｐｏ１ｙ Ｓｉ ）
を精度良くかつ容易に形成できるという効果がある。特
に、半導体基板内ｍｓの所定の領域に接続する縦型の配
線もしくは縦型の素子を有する半導体装置を微小かつ高
精度に実現することができる。
ｉ）または抵抗素子（例えば高抵抗Ｐｏ１ｙ Ｓｉ ）
を精度良くかつ容易に形成できるという効果がある。特
に、半導体基板内ｍｓの所定の領域に接続する縦型の配
線もしくは縦型の素子を有する半導体装置を微小かつ高
精度に実現することができる。
第１図は本発明の一実施例を示す工程図、第２図および
第３図は、それぞれ従来の縦型配線を説明するための図
、第４図乃至第１０図は、それぞれ本発明の異なる実施
例を示す図である。 １、−３１．４１．５１・・・Ｓｉ基板、３，１１゜１
２．３８，３９，４６，５５．５６・・・５ｉｎ２．４
゜１５．４５−・・配線材、３０ 、５４−Ｐｏｌｙ
Ｓｉ、１０・・・溝、１３・・・ＳｉＯ□ｉＯ□、１４
．２３・・コン々／７に田聞口〜 菓 １ 図 第４図 第５図 第２図
第３図は、それぞれ従来の縦型配線を説明するための図
、第４図乃至第１０図は、それぞれ本発明の異なる実施
例を示す図である。 １、−３１．４１．５１・・・Ｓｉ基板、３，１１゜１
２．３８，３９，４６，５５．５６・・・５ｉｎ２．４
゜１５．４５−・・配線材、３０ 、５４−Ｐｏｌｙ
Ｓｉ、１０・・・溝、１３・・・ＳｉＯ□ｉＯ□、１４
．２３・・コン々／７に田聞口〜 菓 １ 図 第４図 第５図 第２図
Claims (1)
- 少なくとも先端が錐状の溝を半導体基板に形成する工
程と、上記溝の表面に絶縁膜を形成する工程と、上記溝
をウェットエッチして上記溝底部の上記半導体基板表面
の一部が露出される開口部を形成する工程と、上記開口
部内に導電性材料を被着して上記半導体基板と電気的に
接続する工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59149443A JPS6129167A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59149443A JPS6129167A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129167A true JPS6129167A (ja) | 1986-02-10 |
Family
ID=15475225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149443A Pending JPS6129167A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129167A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314776A (ja) * | 1988-06-15 | 1989-12-19 | Hisaka Works Ltd | ビーム染色兼乾燥方法及びその装置 |
| JPH04225260A (ja) * | 1990-12-26 | 1992-08-14 | Nec Corp | 半導体装置およびその製造方法 |
| US6077786A (en) * | 1997-05-08 | 2000-06-20 | International Business Machines Corporation | Methods and apparatus for filling high aspect ratio structures with silicate glass |
-
1984
- 1984-07-20 JP JP59149443A patent/JPS6129167A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314776A (ja) * | 1988-06-15 | 1989-12-19 | Hisaka Works Ltd | ビーム染色兼乾燥方法及びその装置 |
| JPH04225260A (ja) * | 1990-12-26 | 1992-08-14 | Nec Corp | 半導体装置およびその製造方法 |
| US6077786A (en) * | 1997-05-08 | 2000-06-20 | International Business Machines Corporation | Methods and apparatus for filling high aspect ratio structures with silicate glass |
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