JPS61140165A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS61140165A JPS61140165A JP59260745A JP26074584A JPS61140165A JP S61140165 A JPS61140165 A JP S61140165A JP 59260745 A JP59260745 A JP 59260745A JP 26074584 A JP26074584 A JP 26074584A JP S61140165 A JPS61140165 A JP S61140165A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、半導体記憶装置に関するものであり。
特に、細孔型容量素子を備えたダイナミックランダムア
クセスメモリに適用して有効な技術に関するものである
。
クセスメモリに適用して有効な技術に関するものである
。
〔背景技術]
細孔型容量素子では、細孔の上端部における半導体基板
の角部と、細孔内に設けられた導電層との間に電界が集
中するのを防止する必要がある。
の角部と、細孔内に設けられた導電層との間に電界が集
中するのを防止する必要がある。
そこで、前記電界集中を防止するために、細孔の内壁を
酸化して、細孔の上端の半導体基板の角部をR状に形成
する技術が、例えば、特願昭59−70859号に記載
されている。
酸化して、細孔の上端の半導体基板の角部をR状に形成
する技術が、例えば、特願昭59−70859号に記載
されている。
細孔の内壁を酸化する際には、半導体基板上面が酸化さ
れるのを防止するために、シリコンナイトライドからな
る耐酸化マスクが設けられる。ところが、シリコンナイ
トライドは、半導体基板と熱膨張係数が著しく異なるた
めに半導体基板の表面を損傷する恐れがある。したがっ
て、半導体基板の表面の損傷を防止するために、シリコ
ンナイトライドと半導体基板との間には、シリコン酸化
膜が設けられる。
れるのを防止するために、シリコンナイトライドからな
る耐酸化マスクが設けられる。ところが、シリコンナイ
トライドは、半導体基板と熱膨張係数が著しく異なるた
めに半導体基板の表面を損傷する恐れがある。したがっ
て、半導体基板の表面の損傷を防止するために、シリコ
ンナイトライドと半導体基板との間には、シリコン酸化
膜が設けられる。
このシリコン酸化膜は、その中を酸素が容易に拡散する
ので、半導体基板の上面からも酸化膜が形成される。
ので、半導体基板の上面からも酸化膜が形成される。
細孔の内壁から形成される酸化膜と半導体基体の上面か
ら形成される酸化膜とによって、前記半導体基板の角部
をR状に形成することができる。
ら形成される酸化膜とによって、前記半導体基板の角部
をR状に形成することができる。
本発明者は、前記半導体基板の角部をR状に形成する技
術を検討した結果、細孔が設計値よりも大きく形成され
てしまうという問題点を見出した。
術を検討した結果、細孔が設計値よりも大きく形成され
てしまうという問題点を見出した。
さらに、本発明者は、細孔の内壁を酸化するための専用
の工程が必要となり、この酸化工程によって製造工程が
増加するという問題点を見出した。
の工程が必要となり、この酸化工程によって製造工程が
増加するという問題点を見出した。
酸化膜を形成することによって半導体基板の角部をR状
に形成するためには、その膜厚を2000オングストロ
ーム(以下、[A]と記述する。)程度に形成しなけれ
ばならない。ところが、前記酸化膜は、半導体基板の表
面を1ooo[A]程度酸化することによって得ること
ができる。
に形成するためには、その膜厚を2000オングストロ
ーム(以下、[A]と記述する。)程度に形成しなけれ
ばならない。ところが、前記酸化膜は、半導体基板の表
面を1ooo[A]程度酸化することによって得ること
ができる。
すなわち、la孔の両側面を合せると2000[A]程
度酸化させることになる6さらに、この酸化膜は容量素
子を構成する絶縁膜としては厚すぎるため、その酸化膜
を除去した後に、容量素子の絶縁膜を新たに形成する必
要がある。
度酸化させることになる6さらに、この酸化膜は容量素
子を構成する絶縁膜としては厚すぎるため、その酸化膜
を除去した後に、容量素子の絶縁膜を新たに形成する必
要がある。
このために、細孔の幅が設計値より2000[A]程度
大きく形成されるからである。
大きく形成されるからである。
[発明の目的]
本発明の目的は、細孔型容量素子の微細化を向上するこ
とが可能な技術を提供することにある。
とが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置の製造工程を短縮
することが可能な技術を提供することにある。
することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
[発明の概要]
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、細孔型容量素子を構成するために、半導体基
板の表面から深さ方向にエツチングして形成される細孔
において、該細孔の上端部を等方性エチングによってテ
ーパ状に形成することにより、細孔が設計値より大きく
形成されるのを防止し、かつ細孔上端部の半導体基板の
角部における電界集中を防止するものである。
板の表面から深さ方向にエツチングして形成される細孔
において、該細孔の上端部を等方性エチングによってテ
ーパ状に形成することにより、細孔が設計値より大きく
形成されるのを防止し、かつ細孔上端部の半導体基板の
角部における電界集中を防止するものである。
以下1本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全回において。
同一機能を有するものは同一符号を付け、そのくり返し
の説明は省略する。
の説明は省略する。
[実施例]
第1図乃至第8図は、本発明の一実施例のダイナミック
ランダムアクセスメモリ(DRAM)の製造方法を説明
するための図であり、そのD RAMの製造工程におけ
るメモリセルの断面図である。
ランダムアクセスメモリ(DRAM)の製造方法を説明
するための図であり、そのD RAMの製造工程におけ
るメモリセルの断面図である。
まず、P−型半導体基板1の所定表面上にフィールド絶
縁膜2を形成するために、ls子影形成領域上耐熱酸化
マスク3を形成する。この耐熱酸化マスク3は、CVD
技術によって形成したシリコンナイトライド膜を用いる
。この耐熱酸化マスク3は半導体基板1との熱膨張係数
の差が大きいので、半導体基板lの表面を酸化して形成
したシリコン酸化膜4を介在させる。。
縁膜2を形成するために、ls子影形成領域上耐熱酸化
マスク3を形成する。この耐熱酸化マスク3は、CVD
技術によって形成したシリコンナイトライド膜を用いる
。この耐熱酸化マスク3は半導体基板1との熱膨張係数
の差が大きいので、半導体基板lの表面を酸化して形成
したシリコン酸化膜4を介在させる。。
そして、フィールド絶縁膜2が設けられる半導体基板l
の表面部にチャネルストッパ領域5を形成するために、
イオン打ち込みによってP型不純汀を導入する。
の表面部にチャネルストッパ領域5を形成するために、
イオン打ち込みによってP型不純汀を導入する。
次に、第1図に示すように、耐熱酸化マスク3が設けら
れていない半導体基板1の表面部を酸化して、フィール
ド絶縁膜2を形成する。フィールド絶縁膜2を形成する
際の熱酸化工程中に、半導体基板1の表面部に導入した
p型不純物が拡散されるので、P+型チャネルストッパ
領域5を形成することができる。
れていない半導体基板1の表面部を酸化して、フィール
ド絶縁膜2を形成する。フィールド絶縁膜2を形成する
際の熱酸化工程中に、半導体基板1の表面部に導入した
p型不純物が拡散されるので、P+型チャネルストッパ
領域5を形成することができる。
そして、耐熱酸化マスク3を除去する6次に、第2図に
示すように、半導体基板l上にレジスト膜6を形成し、
さらに、細孔型容量素子が設けられる領域上のレジスト
膜6を除去して開孔7を形成する。次に、開孔7によっ
て露出している半導体基板1の表面部に、n型不純物、
例えはヒ素をイオン打ち込みによって導入する。このn
型不純物は、細孔を形成するエツチング工程において、
細孔の上端をテーパ状にエツチングするために用いるの
もである。また、前記n型不純物は、細孔型容量素子の
容量値を増大させるために。
示すように、半導体基板l上にレジスト膜6を形成し、
さらに、細孔型容量素子が設けられる領域上のレジスト
膜6を除去して開孔7を形成する。次に、開孔7によっ
て露出している半導体基板1の表面部に、n型不純物、
例えはヒ素をイオン打ち込みによって導入する。このn
型不純物は、細孔を形成するエツチング工程において、
細孔の上端をテーパ状にエツチングするために用いるの
もである。また、前記n型不純物は、細孔型容量素子の
容量値を増大させるために。
細孔の周囲に設けられるn型半導体領域を形成するもの
でもある。
でもある。
次に、第3図に示すように、細孔を形成するエツチング
工程用のエツチングマスク8を半導体基板l上に形成す
る。本実施例では、エツチングマスク8にCVD技術に
よって得られるシリコンナイトライドを用いた。そして
、細孔が設けられる領域上のエツチングマスク8を除去
して開孔9を形成する。
工程用のエツチングマスク8を半導体基板l上に形成す
る。本実施例では、エツチングマスク8にCVD技術に
よって得られるシリコンナイトライドを用いた。そして
、細孔が設けられる領域上のエツチングマスク8を除去
して開孔9を形成する。
次に、開孔9から露出する半導体基板1の表面部を等方
性エツチングによってエツチングする。
性エツチングによってエツチングする。
半導体基板1の表面部には、n型不純物が導入しである
ことから、前記等方性エツチングは深さ方向より平面方
向のエツチング速度が大きくなる。
ことから、前記等方性エツチングは深さ方向より平面方
向のエツチング速度が大きくなる。
また、前記n型不純物の濃度は、半導体基板lの深いと
ころほど小いさくなる。したがって、等方性エツチング
の平面方向へのエツチング速度は。
ころほど小いさくなる。したがって、等方性エツチング
の平面方向へのエツチング速度は。
深い所はど遅くなる。これらのことから、細孔10の上
端部にあたる部分をテーパー状に形成することができる
。
端部にあたる部分をテーパー状に形成することができる
。
このように、細孔10の上端部をテーパー状に形成する
ことに、本実施例の特徴がある。
ことに、本実施例の特徴がある。
次に、第4図に示すように、異方性エツチングによって
半導体基板1を深さ方向にエツチングして、細孔10を
形成する。異方性エツチングは平面方向には、はとんど
エツチングが進行しないので、異方性エツチングによっ
て形成した細孔10の開孔の大きさは、マスク8に形成
した開孔9の大きさと同程度になる。すなわち、細孔l
Oがマスク8の開孔9より大きく形成されるのを防止す
ることができる。
半導体基板1を深さ方向にエツチングして、細孔10を
形成する。異方性エツチングは平面方向には、はとんど
エツチングが進行しないので、異方性エツチングによっ
て形成した細孔10の開孔の大きさは、マスク8に形成
した開孔9の大きさと同程度になる。すなわち、細孔l
Oがマスク8の開孔9より大きく形成されるのを防止す
ることができる。
そして、シリコン酸化膜4とエツチングマスク8を除去
する。
する。
次に、第5図に示すように、細孔型容量素子の絶縁膜を
形成するために、半導体基板1の表面を酸化して、シリ
コン酸化膜11を形成する。
形成するために、半導体基板1の表面を酸化して、シリ
コン酸化膜11を形成する。
このシリコン酸化膜11を形成する際の半導体基、tJ
iE 1の表面の酸化は、等方的に進行するので、細孔
10の上端部10aにおける半導体基板lの表面の形状
がR状になる。
iE 1の表面の酸化は、等方的に進行するので、細孔
10の上端部10aにおける半導体基板lの表面の形状
がR状になる。
前記シリコン酸化膜11を形成する際の熱酸化工程中に
、先に細孔10の周囲の半導体基板1の表面部に導入し
たn型不純物が拡散されて n +型半導体領域12が
形成される。この半導体領域12は、細孔型容量素子の
容量値を増大させるために用いるものである。
、先に細孔10の周囲の半導体基板1の表面部に導入し
たn型不純物が拡散されて n +型半導体領域12が
形成される。この半導体領域12は、細孔型容量素子の
容量値を増大させるために用いるものである。
次に、第6図に示すように、細孔型容量素子の電極を形
成するために、半導体基板1上に、CVD技術によって
得られる多結晶シリコン層13を形成する。この多結晶
シリコン層13には、低抵抗化のためのn型不純物、例
えばリンを熱拡散技術によって導入する。
成するために、半導体基板1上に、CVD技術によって
得られる多結晶シリコン層13を形成する。この多結晶
シリコン層13には、低抵抗化のためのn型不純物、例
えばリンを熱拡散技術によって導入する。
次に、多結晶シリコシ層13の表面を酸化させることに
よって、後のエツチング工程におけるエツチングストッ
パとなるシリコン酸化膜14を形成する。
よって、後のエツチング工程におけるエツチングストッ
パとなるシリコン酸化膜14を形成する。
次に、第7図に示す細孔10内部の埋め込み部材15を
形成するために、CVD技術によって得られる多結晶シ
リコン層を半導体基板1上の全面に形成する。そして、
この多結晶シリコン層を上面から除々に除去して細孔1
0内にのみ多結晶シリコン層が残るようにして、埋め込
み部材15を形成する。
形成するために、CVD技術によって得られる多結晶シ
リコン層を半導体基板1上の全面に形成する。そして、
この多結晶シリコン層を上面から除々に除去して細孔1
0内にのみ多結晶シリコン層が残るようにして、埋め込
み部材15を形成する。
次に、第8図に示すように、多結晶シリコン層13の不
要な部分を、例えばドライエツチングによって選択的に
除去して細孔型容量素子の電極13Aを形成する。多結
晶シリコン層13の上面のシリコン酸化膜14は、エツ
チングガスを変ることによって、電極13Aを形成する
ためのエツチング工程と同一工程によって除去すること
ができる。
要な部分を、例えばドライエツチングによって選択的に
除去して細孔型容量素子の電極13Aを形成する。多結
晶シリコン層13の上面のシリコン酸化膜14は、エツ
チングガスを変ることによって、電極13Aを形成する
ためのエツチング工程と同一工程によって除去すること
ができる。
次に、絶縁膜16を形成するために、半導体基板1の全
面を酸化させる。このとき、電極13A(多結晶シリコ
ン層)にはn型不純物が導入しであることから、電極1
3上には半導体基板1の表面上より3乃至5倍程度の厚
いシリコン酸化膜が形成される。よって、半導体基板1
上に形成された不要なシリコン酸化膜を除去する程度に
、半導体基Fi1の全面をエツチングすることによって
、電極13Aを覆う絶縁M、15を形成することができ
る。
面を酸化させる。このとき、電極13A(多結晶シリコ
ン層)にはn型不純物が導入しであることから、電極1
3上には半導体基板1の表面上より3乃至5倍程度の厚
いシリコン酸化膜が形成される。よって、半導体基板1
上に形成された不要なシリコン酸化膜を除去する程度に
、半導体基Fi1の全面をエツチングすることによって
、電極13Aを覆う絶縁M、15を形成することができ
る。
そして、新たに、半導体基板1の表面を酸化してMIS
FETのゲート絶縁膜17を形成する。
FETのゲート絶縁膜17を形成する。
次に、MISFETのゲート電極18およびワード線W
Lを形成するために、半導体基板1上の全面に1例えば
CvD技術によって得られる多結晶シリコン層を形成す
る。そして、この多結晶シリコン層の不要な部分を選択
的にエツチングして、ゲート電極18およびワード線W
Lを形成する。
Lを形成するために、半導体基板1上の全面に1例えば
CvD技術によって得られる多結晶シリコン層を形成す
る。そして、この多結晶シリコン層の不要な部分を選択
的にエツチングして、ゲート電極18およびワード線W
Lを形成する。
次に、ソース領域、ドレイン領域19を形成するために
、イオン打ち込みによって、n型不純物を半導体基板1
の表面に導入する。そして、半導体基板lをアニールす
ることによって、前記n型不純物を拡散してn+型のソ
ース領域およびドレイン領域19を形成する。
、イオン打ち込みによって、n型不純物を半導体基板1
の表面に導入する。そして、半導体基板lをアニールす
ることによって、前記n型不純物を拡散してn+型のソ
ース領域およびドレイン領域19を形成する。
次に、絶縁膜20.接続孔21、データ線22、保護膜
23をそれぞれ形成して、本実施例の半導体記憶装置は
、完成する。
23をそれぞれ形成して、本実施例の半導体記憶装置は
、完成する。
以上のように、細孔10が設けられる半導体基板1の表
面部に、予じめn型不純物を導入しておき、この表面部
を等方性エツチングによってエツチングし、この後異方
性エツチングによって細孔10を形成した。よって、細
孔10が設計値より大きく形成されるのを防止して、細
孔10の上端部をテーパ状に形成することができる6し
たがって、細孔lOの上端部における半導体基板1の角
部に電界が集中するのを緩和することができるので、細
孔型容量素子の電極13Aと半導体基板1との間の絶縁
破壊耐圧を向上することができる。
面部に、予じめn型不純物を導入しておき、この表面部
を等方性エツチングによってエツチングし、この後異方
性エツチングによって細孔10を形成した。よって、細
孔10が設計値より大きく形成されるのを防止して、細
孔10の上端部をテーパ状に形成することができる6し
たがって、細孔lOの上端部における半導体基板1の角
部に電界が集中するのを緩和することができるので、細
孔型容量素子の電極13Aと半導体基板1との間の絶縁
破壊耐圧を向上することができる。
また1等方性エツチングを行うためのエツチングマスク
と、異方性エツチングを行うためのエツチングマスクと
が同一マスクであることから、細孔10の上端部をセル
ファラインによって、テーパ状に形成することができる
。
と、異方性エツチングを行うためのエツチングマスクと
が同一マスクであることから、細孔10の上端部をセル
ファラインによって、テーパ状に形成することができる
。
一方、細孔型容量素子を構成する半導体領域12を形成
するためのイオン打ち込み工程によって導入したn型不
純物を“用いて、前記細孔10の上端部をテーパ状に形
成するための等方性エツチングにおける平面方向のエツ
チングレートを大きくした。したがって、イオン打ち込
み工程を増加することなく、前記等方性エツチングの平
面方向へのエツチングレートを大きくすることができる
。
するためのイオン打ち込み工程によって導入したn型不
純物を“用いて、前記細孔10の上端部をテーパ状に形
成するための等方性エツチングにおける平面方向のエツ
チングレートを大きくした。したがって、イオン打ち込
み工程を増加することなく、前記等方性エツチングの平
面方向へのエツチングレートを大きくすることができる
。
なお、細孔10は異方性エツチングによって形成したの
であるが、異方性エツチングであっても、細孔lOの底
面はR状に形成される。よって、細孔10の下部におけ
る導電層13Aと半導体基板1との間に電界が集中する
ことはない。
であるが、異方性エツチングであっても、細孔lOの底
面はR状に形成される。よって、細孔10の下部におけ
る導電層13Aと半導体基板1との間に電界が集中する
ことはない。
さらに、前記製造工程では、等方性エツチングによって
半導体基板lの表面部をエツチングした後に、異方性エ
ツチングによって細孔10を形成した。しかし、まず、
異方性エツチングによって半導体基板1をエツチングし
、この後等方性エツチングを施して細孔10の上端部を
テーパ状に形成することもできる。
半導体基板lの表面部をエツチングした後に、異方性エ
ツチングによって細孔10を形成した。しかし、まず、
異方性エツチングによって半導体基板1をエツチングし
、この後等方性エツチングを施して細孔10の上端部を
テーパ状に形成することもできる。
異方性エツチングは半導体基板1の表面の原子あるいは
分子を叩き出すようにしてエツチングするものである。
分子を叩き出すようにしてエツチングするものである。
したがって、異方性エツチングによって半導体基板1を
エツチングすると、半導体基板1の表面が損傷を受る。
エツチングすると、半導体基板1の表面が損傷を受る。
そこで、通常、細孔10を形成した後に半導体基板1に
等方性エッチングを施して、細孔10の表面を滑らかに
する必要がある。
等方性エッチングを施して、細孔10の表面を滑らかに
する必要がある。
前記のように、異方性エツチングを施した後に、等方性
エツチングを施すことによって、細孔10の上端部をテ
ーパ状に形成する方法では、細孔10の表面を滑らかに
するための等方性エツチングを用いて細孔10の上端部
をテーパ状に形成することができる。
エツチングを施すことによって、細孔10の上端部をテ
ーパ状に形成する方法では、細孔10の表面を滑らかに
するための等方性エツチングを用いて細孔10の上端部
をテーパ状に形成することができる。
なお、等方性エツチングを施すと、細孔10の表面全体
がエツチングされるが、半導体基板1の表面部にはn型
不純物が導入しであるので、細孔10の上端部の半導体
基板lのエツチング速度が大きくなり、したがって、細
孔10の上端部をテーパ状に形成することができる。
がエツチングされるが、半導体基板1の表面部にはn型
不純物が導入しであるので、細孔10の上端部の半導体
基板lのエツチング速度が大きくなり、したがって、細
孔10の上端部をテーパ状に形成することができる。
[効果コ
本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
果を得ることができる。
(1)、m孔が設けられる半導体基板の表面部に、予じ
めn型不純物を導入しておき、この表面部を等方性エツ
チングによってエツチングし、この後異方性エツチング
によって細孔を形成したので、細孔が設計値より大きく
形成されるのを防止して上端部をテーパ状に形成するこ
とができる。
めn型不純物を導入しておき、この表面部を等方性エツ
チングによってエツチングし、この後異方性エツチング
によって細孔を形成したので、細孔が設計値より大きく
形成されるのを防止して上端部をテーパ状に形成するこ
とができる。
(2)6前記(1)により、細孔の上端部における半導
体基板の角部に電界が集中するのをを緩和することがで
きるので、細孔型容量素子の電極と半導体基板との間の
絶縁破壊耐圧を向上することができる。
体基板の角部に電界が集中するのをを緩和することがで
きるので、細孔型容量素子の電極と半導体基板との間の
絶縁破壊耐圧を向上することができる。
(3)3等方性エツチングを行うためのエツチングマス
クと、異方性エツチングを行うためのエツチングマスク
とが同一マスクであることから、細孔の上端部をセルフ
ァラインによって、テーパ状に形成することができる。
クと、異方性エツチングを行うためのエツチングマスク
とが同一マスクであることから、細孔の上端部をセルフ
ァラインによって、テーパ状に形成することができる。
(4)、細孔型容量素子を構成する半導体領域を形成す
るためのイオン打ち込み工程によって導入したn型不純
物を用いて、前記細孔の上端部をテーパー状に形成する
ための等方性エツチングにおける平面方向へのエツチン
グレートを大きくしたので、イオン打ち込みを増加する
ことなく、前記等方性エツチングの平面方向へのエツチ
ングレートを大きくすることができる。
るためのイオン打ち込み工程によって導入したn型不純
物を用いて、前記細孔の上端部をテーパー状に形成する
ための等方性エツチングにおける平面方向へのエツチン
グレートを大きくしたので、イオン打ち込みを増加する
ことなく、前記等方性エツチングの平面方向へのエツチ
ングレートを大きくすることができる。
以上5本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。
例えば、本発明は、半導体素子の間の半導体基板を異方
性エツチングによってエツチングして細溝を形成し、該
細溝の内部に埋め込み部材を設けて構成した細溝型素子
分離領域に適用することもできる。
性エツチングによってエツチングして細溝を形成し、該
細溝の内部に埋め込み部材を設けて構成した細溝型素子
分離領域に適用することもできる。
前記細溝の上端部における半導体基板の角部には、製造
工程中の熱膨張、またはICの使用時の熱膨張によって
応力が加わる。この応力によって、細溝の角部から半導
体基板の内部に向って結晶欠陥が生じる恐がある。
工程中の熱膨張、またはICの使用時の熱膨張によって
応力が加わる。この応力によって、細溝の角部から半導
体基板の内部に向って結晶欠陥が生じる恐がある。
そこで、本発明を用いて、前記細溝の上端部の角部をテ
ーパ状に形成することによって、角部に加わる応力を分
散して、半導体基板に結晶欠陥が生じるの防止すること
ができる。
ーパ状に形成することによって、角部に加わる応力を分
散して、半導体基板に結晶欠陥が生じるの防止すること
ができる。
第1図乃至第8図は9本発明の一実施例のダイナミック
ランダムアクセスメモリ(DRAM)の製造方法を説明
するための図であり、そのDRAMの製造工程における
断面図である。 l・・・半導体基板、2・・・フィールド絶縁膜、3・
・・耐熱酸化マスク、4.11.14・・・シリコン酸
化膜、5・・・チャネルストッパ領域、6・・・レジス
ト膜、7.9・・・開孔、8・・・エツチングマスク、
10.10a ’・・・細孔、12・・・半導
体領域、13.13A・・・多結晶シリコン層、15・
・・埋め込み部材、16.2゜・・・絶縁膜、17・・
・ゲート絶縁膜、18・・・ゲート電極、19・・・ソ
ース領域、ドレイン領域、21・・・接続孔、22・・
・データ線、23・・・保護膜。 第 5 図 第 6 図 1 1 X 5(pつ /3 /(Pす第
7 図
ランダムアクセスメモリ(DRAM)の製造方法を説明
するための図であり、そのDRAMの製造工程における
断面図である。 l・・・半導体基板、2・・・フィールド絶縁膜、3・
・・耐熱酸化マスク、4.11.14・・・シリコン酸
化膜、5・・・チャネルストッパ領域、6・・・レジス
ト膜、7.9・・・開孔、8・・・エツチングマスク、
10.10a ’・・・細孔、12・・・半導
体領域、13.13A・・・多結晶シリコン層、15・
・・埋め込み部材、16.2゜・・・絶縁膜、17・・
・ゲート絶縁膜、18・・・ゲート電極、19・・・ソ
ース領域、ドレイン領域、21・・・接続孔、22・・
・データ線、23・・・保護膜。 第 5 図 第 6 図 1 1 X 5(pつ /3 /(Pす第
7 図
Claims (1)
- 【特許請求の範囲】 1、半導体基板の第1表面部を深さ方向にエッチングし
て細孔を形成し、該細孔の内壁に絶縁膜を形成し、細孔
内に導電層を形成して細孔型容量素子を構成する工程と
、該細孔型容量素子と電気的に接続するように、前記半
導体基板の第2表面部にMISFETを形成する工程と
を備えた半導体記憶装置の製造方法において、前記細孔
を形成する工程は、半導体基板の細孔型容量素子が構成
される領域の表面部に不純物を導入する工程と、半導体
基板上に細孔形成用エッチングマスクを形成する工程と
、細孔が形成される領域上の前記細孔形成用エッチング
マスクを除去して開孔を形成する工程と、開孔から露出
する半導体基板の表面部を等方性エッチングによってエ
ッチングする工程と、開孔から露出する半導体基板表面
部を異方性エッチングによってエッチングする工程とを
備えていることを特徴とする半導体記憶装置の製造方法
。 2、前記半導体基板に不純物を導入する工程は、等方性
エッチングを施す際に半導体基板が深さ方向より平面方
向に大きくエッチングされるようにするために、不純物
を導入することを特徴とする特許請求の範囲第1項記載
の半導体記憶装置の製造方法。 3、前記不純物を導入する工程は、細孔の開孔部の面積
より広い面積に不純物を導入することを特徴とする特許
請求の範囲第1項記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59260745A JPS61140165A (ja) | 1984-12-12 | 1984-12-12 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59260745A JPS61140165A (ja) | 1984-12-12 | 1984-12-12 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61140165A true JPS61140165A (ja) | 1986-06-27 |
Family
ID=17352152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59260745A Pending JPS61140165A (ja) | 1984-12-12 | 1984-12-12 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61140165A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6323325A (ja) * | 1986-07-16 | 1988-01-30 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-12-12 JP JP59260745A patent/JPS61140165A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6323325A (ja) * | 1986-07-16 | 1988-01-30 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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