WO2017145700A1 - コンデンサ - Google Patents

コンデンサ Download PDF

Info

Publication number
WO2017145700A1
WO2017145700A1 PCT/JP2017/003931 JP2017003931W WO2017145700A1 WO 2017145700 A1 WO2017145700 A1 WO 2017145700A1 JP 2017003931 W JP2017003931 W JP 2017003931W WO 2017145700 A1 WO2017145700 A1 WO 2017145700A1
Authority
WO
WIPO (PCT)
Prior art keywords
capacitor
upper electrode
layer
pores
dielectric layer
Prior art date
Application number
PCT/JP2017/003931
Other languages
English (en)
French (fr)
Inventor
洋昌 佐伯
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2018501102A priority Critical patent/JPWO2017145700A1/ja
Priority to CN201780011777.XA priority patent/CN108701544A/zh
Priority to TW106105539A priority patent/TWI746518B/zh
Publication of WO2017145700A1 publication Critical patent/WO2017145700A1/ja
Priority to US16/106,497 priority patent/US11081278B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/085—Vapour deposited
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/14—Organic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/004—Details
    • H01G9/022—Electrolytes; Absorbents
    • H01G9/025—Solid electrolytes
    • H01G9/032—Inorganic semiconducting electrolytes, e.g. MnO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/004—Details
    • H01G9/04—Electrodes or formation of dielectric layers thereon
    • H01G9/042—Electrodes or formation of dielectric layers thereon characterised by the material
    • H01G9/0425—Electrodes or formation of dielectric layers thereon characterised by the material specially adapted for cathode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/004—Details
    • H01G9/04—Electrodes or formation of dielectric layers thereon
    • H01G9/048—Electrodes or formation of dielectric layers thereon characterised by their structure
    • H01G9/055—Etched foil electrodes

Definitions

  • the present invention relates to a capacitor.
  • Patent Document 1 discloses a capacitor in which a dielectric layer is formed on a metal substrate having a porous structure, and an upper electrode is formed on the dielectric layer. . Since such a capacitor has a large surface area per volume of the substrate, the area of the capacitance forming portion can be increased, and a high capacitance can be obtained.
  • An object of the present invention is to provide a capacitor having a conductive porous substrate, a dielectric layer positioned on the conductive porous substrate, and an upper electrode positioned on the dielectric layer.
  • An object of the present invention is to provide a capacitor in which generation of leakage current is suppressed even when cracks or peeling occur in the upper electrode.
  • the present inventor has found that the dielectric layer and the upper electrode are cracked or peeled off by disposing an insulating material in the pores of the conductive porous substrate. Even if it exists, it discovered that leakage current could be suppressed and came to this invention.
  • a conductive porous substrate A dielectric layer located on the conductive porous substrate; An upper electrode located on the dielectric layer; Comprising A capacitor is provided in which an insulating material is present on the upper electrode in the pores of the conductive porous substrate.
  • the above capacitor is provided, wherein at least a part of pores of the conductive porous substrate is filled with an insulating material.
  • the above capacitor is provided in which the upper electrode is covered with an insulating material in the pores of the conductive porous substrate.
  • the conductive porous substrate By disposing an insulating material in the pores of the material, it is possible to provide a capacitor in which a leak current is unlikely to occur even when the dielectric layer and the upper electrode are cracked or peeled off.
  • FIG. 1 is a schematic cross-sectional view of a capacitor 1a according to one embodiment of the present invention.
  • FIG. 2 schematically shows a cross-sectional view of the pores of the capacitor 1a shown in FIG.
  • FIG. 3 schematically shows a cross-sectional view of the pores of the capacitor 1b according to another embodiment of the present invention.
  • FIG. 4 schematically shows a cross-sectional view of the pores of the capacitor 1c according to another embodiment of the present invention.
  • FIG. 5 schematically shows a schematic cross-sectional view of pores for explaining a leakage current in a conventional capacitor.
  • FIG. 1 is a cross-sectional view of a capacitor 1a of the present embodiment
  • FIG. 2 is a cross-sectional view of a pore portion of the capacitor 1a.
  • the dielectric layer 4 and the upper electrode 5 are shown as one layer for simplicity.
  • the capacitor 1 of the present embodiment has a substantially rectangular parallelepiped shape, and is schematically formed on the conductive porous substrate 2 and the conductive porous substrate 2 as shown in FIGS.
  • the dielectric layer 4, the upper electrode 5 formed on the dielectric layer 4, and the filling portion 6 formed of an insulating material in the pores 3 are provided.
  • the capacitor 1a further includes a first external electrode 8 on the upper surface of the capacitor 1a (the surface on the side where the pores of the conductive porous substrate 2 are present, the upper surface in FIG. 1), and the lower surface (the conductive porous substrate 2).
  • a second external electrode 9 is provided on the main surface where no pores are present (the lower surface in FIG. 1).
  • the conductive porous substrate 2 faces the upper electrode 5 through the dielectric layer 4 and constitutes a capacitance forming part. By applying a voltage between the conductive porous substrate 2 and the upper electrode 5, charges can be accumulated in the dielectric layer 4.
  • the dielectric layer and the upper electrode can be prevented from cracking or peeling, and further, the dielectric layer and the upper electrode are cracked or peeled off. Even in this case, the emission of electrons from the surface of the upper electrode can be prevented, and the generation of leakage current can be suppressed.
  • the conductive porous substrate 2 has a porous portion 10 having a porous structure, and the material and configuration thereof are not limited as long as the surface is conductive.
  • the conductive porous substrate include a porous metal substrate, a substrate in which a conductive layer is formed on the surface of a porous silica material, a porous carbon material, or a porous ceramic sintered body.
  • the conductive porous substrate is a porous metal substrate.
  • the metal constituting the porous metal substrate examples include aluminum, tantalum, nickel, copper, titanium, niobium and iron metals, and alloys such as stainless steel and duralumin.
  • the porous metal substrate can be an aluminum or nickel porous substrate, particularly an aluminum porous substrate.
  • the porosity in the porous portion 10 is preferably 20% or more, more preferably 30% or more, still more preferably 50% or more, and even more preferably 60% or more. By increasing the porosity, the capacitance of the capacitor can be increased. Further, from the viewpoint of increasing the mechanical strength, the porosity of the porous portion 10 may be preferably 90% or less, more preferably 80% or less.
  • porosity refers to the proportion of voids in the conductive porous substrate.
  • the porosity can be measured as follows.
  • the voids of the conductive porous substrate can be finally filled with a dielectric layer and an upper electrode in the process of manufacturing a capacitor.
  • the “porosity” is the material filled in this way. Without considering, the filled portion is also regarded as a void and calculated.
  • the conductive porous substrate is processed into a thin sample having a thickness of 60 nm or less by FIB (Focused Ion Beam) microsampling method.
  • the damaged layer on the sample surface formed during the FIB processing is removed by Ar ion milling.
  • a predetermined region (3 ⁇ m ⁇ 3 ⁇ m) of the thin sample is measured by STEM (Scanning Transmission Electron Microscope) -EDS (Energy dispersive X-ray spectrometry) mapping analysis. Within the mapping measurement field, the area where the conductive porous substrate is present is determined.
  • the porosity can be calculated from the following equation. This measurement is performed at three arbitrary locations, and the average value of the measured values is taken as the porosity.
  • Porosity (%) ((measurement area ⁇ area where conductive porous substrate exists) / measurement area) ⁇ 100
  • the porous portion 10 is not particularly limited, but preferably has a surface expansion ratio of 30 times to 10,000 times, more preferably 50 times to 5,000 times, for example, 200 times to 600 times.
  • the area expansion ratio means a surface area per unit projected area.
  • the surface area per unit projected area can be determined from the amount of nitrogen adsorbed at the liquid nitrogen temperature using a BET specific surface area measuring device.
  • the average pore diameter of the pores of the porous part is not particularly limited, but is preferably 10 nm or more and 10 ⁇ m or less, more preferably 100 nm or more and 1.0 ⁇ m or less, and further preferably 150 nm or more and 500 nm or less.
  • the average pore diameter of the pores By increasing the average pore diameter of the pores, formation of each layer in the pores, filling of the insulating material, etc. can be facilitated. Further, by reducing the average pore diameter of the pores, the number of pores in the porous portion can be increased, the area expansion ratio can be increased, and the capacitance can be further increased.
  • the present invention that can suppress the leakage current is more effective when the average pore diameter of the pores is small.
  • the average pore diameter of the pores in the porous part can be measured by a gas adsorption method. Specifically, the gas distribution is physically adsorbed on the pore surface, and the pore distribution can be measured from the relationship between the adsorption amount and the relative pressure. Typically, nitrogen is used as the gas.
  • the conductive porous substrate 2 has a low porosity portion 12.
  • the “low porosity part” means a part having a lower porosity than the porous part.
  • the low porosity portion 12 is shown on the left and right sides of the conductive porous substrate 2, but the low porosity portion 12 exists so as to surround the porous portion 10. That is, it exists in the back and front of the drawing.
  • the low porosity portion 12 is a region having a lower porosity than the porous portion 10. Note that the low porosity portion 12 may not have any pores.
  • the low porosity portion 12 contributes to the improvement of the mechanical strength of the capacitor.
  • the porosity of the low porosity portion 12 is preferably 60% or less of the porosity of the porous portion 10 from the viewpoint of increasing mechanical strength, and the porosity of 50% or less of the porosity of the porous portion 10. It is more preferable that For example, the porosity of the low porosity portion 12 is preferably 20% or less, and more preferably 10% or less. Further, the porosity of the low porosity portion 12 may be 0%. That is, the low porosity portion may or may not have a porous structure. The lower the porosity of the low porosity portion, the better the mechanical strength of the capacitor.
  • the low porosity portion 12 is preferably 5% by volume or more and 50% by volume or less of the conductive porous substrate 2, more preferably 8% by volume or more and 40% by volume or less, and further preferably 10% by volume or more and 35% by volume or less. 15 volume% or more and 30 volume% or less, and 20 volume% or more and 30 volume% or less may exist.
  • the presence of 5% by volume or more of the low porosity portion 12 further improves the mechanical strength of the capacitor.
  • condenser can be enlarged more by making the low porosity part 12 into 50 volume% or less.
  • the electroconductive porous base material 2 of this embodiment has the low porosity part 12, the low porosity part is not an essential element. Further, when the low porosity portion 12 is provided, the position, number of installation, size, shape, etc. thereof are not particularly limited.
  • a dielectric layer 4 is formed on the conductive porous substrate 2.
  • the material for forming the dielectric layer 4 is not particularly limited as long as it is insulative, but preferably, AlO x (for example, Al 2 O 3 ), SiO x (for example, SiO 2 ), AlTiO x , SiTiO x , HfO x, TaO x, ZrO x , HfSiO x, ZrSiO x, TiZrO x, TiZrWO x, TiO x, SrTiO x, PbTiO x, BaTiO x, BaSrTiO x, BaCaTiO x, metal oxides such as SiAlO x; AlN x, Metal nitrides such as SiN x , AlScN x ; or metal oxynitrides such as AlO x N y , SiO x N y , HfSiO x N y , SiC x O y Nz, Al
  • the dielectric layer 4 may be formed from one dielectric layer, or may be formed from two or more dielectric layers. That is, the dielectric layer may be a single layer or a multilayer. In the case of multiple layers, each layer may be formed from a separate material.
  • the thickness of the dielectric layer 4 is not particularly limited, but is preferably 5 nm to 100 nm, for example, and more preferably 10 nm to 50 nm. By setting the thickness of the dielectric layer to 5 nm or more, the insulating property can be increased and the leakage current can be further reduced. Moreover, a larger electrostatic capacity can be obtained by setting the thickness of the dielectric layer to 100 nm or less.
  • the dielectric layer is preferably formed by a vapor phase method such as a vacuum evaporation method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulsed laser deposition method (PLD). : Pulsed Laser Deposition) etc.
  • a vapor phase method such as a vacuum evaporation method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD) method, a pulsed laser deposition method (PLD). : Pulsed Laser Deposition) etc.
  • CVD method or the ALD method is more preferable, and the ALD method is particularly preferable because a more uniform and dense film can be formed in the fine pores of the conductive porous substrate.
  • an upper electrode 5 is formed on the dielectric layer 4.
  • the upper electrode means an electrode layer (the electrode layer farthest from the conductive base material) that exists inside the pore among the electrode layers that exist in the pore.
  • the material constituting the upper electrode 5 is not particularly limited as long as it is conductive, but Ni, Cu, Al, W, Ti, Ag, Au, Pt, Zn, Sn, Pb, Fe, Cr, Mo, Ru, Pd , Ta and alloys thereof such as CuNi, AuNi, AuSn, and metal nitrides such as TiN, TiAlN, TiON, TiAlON, and TaN, metal oxynitrides, and conductive polymers (eg, PEDOT (poly (3,4- Ethylenedioxythiophene)), polypyrrole, polyaniline) and the like.
  • TiN or TiAlN is preferable, and TiN is more preferable.
  • the upper electrode 5 may be formed from one upper electrode layer or may be formed from two or more upper electrode layers. That is, the upper electrode may be a single layer or a multilayer. In the case of multiple layers, each layer may be formed from a separate material.
  • the thickness of the upper electrode 5 is not particularly limited, but is preferably 3 nm or more, for example, and more preferably 10 nm or more. By setting the thickness of the upper electrode to 3 nm or more, the resistance of the upper electrode itself can be reduced.
  • the method of forming the upper electrode 5 is not particularly limited as long as it can cover the dielectric layer.
  • ALD method ALD method, CVD method, plating, bias sputtering, Sol-Gel method, conductive polymer filling And the like.
  • the CVD method or the ALD method is more preferable, and the ALD method is particularly preferable because a more uniform and dense film can be formed in the fine pores of the porous member.
  • the filling portion 6 exists in the pore 3.
  • the filling portion 6 is made of an insulating material and is formed by filling the pores with the insulating material.
  • the insulating material is not particularly limited as long as it is an insulating material.
  • the specific resistance of the insulating material is preferably 1 ⁇ 10 12 ⁇ ⁇ cm or more, more preferably 1 ⁇ 10 14 ⁇ ⁇ cm or more.
  • the insulating material examples include a resin material or an insulating inorganic material. Specifically, an epoxy resin, a phenol resin, a polyimide resin, a silicone resin, a silane crosslinkable resin, AlO x (for example, Al 2 O 3). ), SiO x (for example, SiO 2 ), SiN and the like.
  • the insulating material to be filled is preferably a resin material such as an epoxy resin, a phenol resin, or a silicone resin, and more preferably an epoxy resin or a phenol resin.
  • the filled insulating material is an epoxy resin. By filling the epoxy resin, the impact resistance of the capacitor can be increased.
  • the filled insulating material is a silicon-containing material, such as a silicone resin. Since the silicon-containing material is excellent in filling properties and has little curing shrinkage, generation of voids during curing can be suppressed.
  • the filling rate of the insulating material is preferably 50% by volume or more, more preferably 80% by volume or more, still more preferably 90% by volume or more, and even more preferably 95% by volume or more, based on the entire pores of the porous part. 98 volume% or more or 99 volume% or more, most preferably substantially 100 volume%, that is, the pores of the porous portion are substantially completely filled with the insulating material.
  • the “filling rate” refers to the ratio of the insulating material in the voids of the porous portion.
  • the filling rate can be measured as follows.
  • the void in the porous portion means a void after the dielectric layer, the upper electrode, etc. are formed (in a state where no filling portion is formed). Specifically, the calculation is performed as follows.
  • the capacitor is processed by a FIB microsampling method into a thin sample having a thickness of 60 nm or less.
  • a predetermined area (3 ⁇ m ⁇ 3 ⁇ m) of the thin sample is measured by STEM-EDS mapping analysis. In the mapping measurement field of view, the area of the void in the porous portion when no filled portion is present is determined.
  • the area where the insulating material in the pores exists is obtained.
  • the filling factor can be calculated from the following equation. This measurement is performed at three arbitrary locations, and the average value of the measured values is taken as the filling rate.
  • Filling rate (%) (area where insulating material exists / area of void in porous portion) ⁇ 100
  • the method for filling the pores of the insulating material is not particularly limited, and examples thereof include a dip method and a dispenser method. In a preferred embodiment, it is preferable to perform vacuum defoaming and filling after the dip method or dispenser method.
  • the first external electrode 8 is formed on the upper surface of the capacitor 1a, and the second external electrode 9 is formed on the lower surface.
  • the material which comprises the said 1st external electrode 8 and the 2nd external electrode 9 is not specifically limited, For example, metals, such as Au, Pb, Pd, Ag, Sn, Ni, Cu, Ti, these alloys, and electroconductivity A functional polymer.
  • the method for forming the first external electrode 8 and the second external electrode 9 is not particularly limited, and for example, CVD, electrolytic plating, electroless plating, vapor deposition, sputtering, baking of conductive paste, etc. can be used. Electroless plating, vapor deposition, sputtering and the like are preferable.
  • the first external electrode 8 and the second external electrode 9 are provided on the entire main surface of the capacitor.
  • the present invention is not limited to this, and an arbitrary shape is formed only on a part of each surface. And can be installed in size.
  • the first external electrode 8 and the second external electrode 9 are not essential elements and may not exist.
  • the upper electrode 5 also functions as the first external electrode
  • the conductive porous substrate 2 also functions as the second external electrode. That is, the upper electrode 5 and the conductive porous substrate 2 may function as a pair of electrodes.
  • the upper electrode 5 may function as an anode
  • the conductive porous substrate 2 may function as a cathode.
  • the upper electrode 5 may function as a cathode and the conductive porous substrate 2 may function as an anode.
  • FIG. 3 schematically shows a cross-sectional view of the pore portion of the capacitor 1b of the present embodiment.
  • the capacitor 1b of the present embodiment is different from the capacitor 1a in that the insulating material is not filled so as to fill the pores and is present in layers in the pores 3 so as to cover the upper electrode. That is, the insulating layer 15 is formed on the upper electrode 5 in the capacitor 1b.
  • the upper electrode since the upper electrode is covered with the insulating layer, it is possible to prevent the emission of electrons from the surface of the upper electrode even when the dielectric layer and the upper electrode are cracked or peeled off. And the occurrence of leakage current can be suppressed.
  • an insulating inorganic material such as AlO x (for example, Al 2 O 3 ), SiO x (for example, SiO 2 ) or the like is preferable.
  • the thickness of the insulating layer 15 is not particularly limited, but is preferably 5 nm or more, for example, and more preferably 10 nm or more. By setting the thickness of the insulating layer 15 to 5 nm or more, the insulating property can be improved and the leakage current can be further suppressed.
  • the upper limit of the thickness of the insulating layer 15 is not specifically limited, For example, 100 nm or less or 50 nm or less may be sufficient.
  • the insulating layer 15 is preferably formed by a vapor phase method such as a vacuum deposition method, a CVD method, a sputtering method, an ALD method, a PLD method, or the like.
  • a vapor phase method such as a vacuum deposition method, a CVD method, a sputtering method, an ALD method, a PLD method, or the like.
  • the CVD method or the ALD method is more preferable, and the ALD method is particularly preferable because a more uniform and dense film can be formed in the fine pores of the conductive porous substrate.
  • the capacitor 1c of this embodiment is different from the capacitors 1a and 1b in that the insulating material is present in layers so as to cover the upper electrode and is filled so as to fill the pores. That is, in the capacitor 1c, the insulating layer 15 is formed on the upper electrode 5 in the pore 3, and the filling portion 6 is further formed. It can be said that the capacitor 1c is a combination of the features of both the capacitors 1a and 1b.
  • the upper electrode is covered with an insulating layer and the pores are filled with an insulating material, cracking or peeling of the dielectric layer and the upper electrode can be suppressed. Even when the layer and the upper electrode are cracked or peeled off, the emission of electrons from the surface of the upper electrode can be prevented, and the generation of leakage current can be further suppressed.
  • filling portion 6 and insulating layer 15 are the same as filling portion 6 and insulating layer 15 of capacitor 1a and capacitor 1b, respectively, and can be formed in the same manner.
  • capacitors 1a to 1c of the present embodiment have been described above, the capacitor of the present invention can be variously modified.
  • the capacitor has a substantially rectangular parallelepiped shape, but the present invention is not limited to this.
  • the capacitor of the present invention can have an arbitrary shape.
  • the planar shape may be a circle, an ellipse, or a rectangle with rounded corners.
  • the conductive porous substrate 2 has a porous portion only on one main surface, but the present invention is not limited to this. That is, the porous part may exist on two main surfaces. Further, the position of the porous portion, the number of installation, the size, the shape, etc. are not particularly limited.
  • the capacitor of the present invention may have a dielectric layer between the conductive porous substrate and the upper electrode, and may have a layer other than the layers shown in the above embodiment.
  • another layer may exist between the conductive porous substrate and the dielectric layer.
  • another layer may exist between the dielectric layer and the upper electrode.
  • an electrode layer and a dielectric layer may further exist between the dielectric layer and the upper electrode.
  • Examples 1 and 2 and Comparative Example 1 An aluminum etching foil having a porosity of 42.5% in which the average pore diameter of the porous portion was about 200 nm was prepared. The porosity of the aluminum etching foil was measured as follows.
  • the cross section of the aluminum etching foil was exposed by processing the aluminum etching foil by the FIB microsampling method using a focused ion beam apparatus (SM13050SE, manufactured by SII Nano Technologies, Inc.).
  • a focused ion beam apparatus (SM13050SE, manufactured by SII Nano Technologies, Inc.).
  • Prepare a cross-sectional TEM observation sample of the porous part by FIB microsampling method take a STEM-EDS mapping photograph at a magnification of 50000 times at any three locations in the cross section, measure the area of the void from the photograph, The area of the void portion relative to the area was determined. The average value of the measurement results at three locations was defined as the porosity.
  • the damaged layer on the sample surface formed during the FIB processing was removed by Ar ion milling.
  • foil A Example 1
  • foil B Example 2
  • foil C Comparative Example 1
  • a thickness of 15 nm is formed on the foil by an ALD method in which a step of alternately supplying trimethylaluminum (Al (CH 3 ) 3 ) gas and water vapor (H 2 O) gas to the aluminum etching foil is repeated a predetermined number of times.
  • An Al 2 O 3 layer was formed.
  • an Al 2 O 3 layer is formed by an ALD method in which a step of alternately supplying a trisdimethylaminosilane (SiH [N (CH 3 ) 2 ] 3 ) and ozone / oxygen (O 3 / O 2 ) mixed gas is repeated a predetermined number of times.
  • a SiO 2 layer having a thickness of 10 nm was formed thereon. These layers were used as dielectric layers.
  • a TiN layer having a thickness of 10 nm is formed on the dielectric layer as an upper electrode layer by an ALD method in which a step of alternately supplying TiCl 4 (titanium tetrachloride) gas and ammonia (NH 3 ) gas is repeated a predetermined number of times. Formed.
  • TiCl 4 titanium tetrachloride
  • NH 3 ammonia
  • an SiO 2 layer of about 4 nm was further formed on the TiN layer by ALD.
  • a positive photosensitive epoxy resin was applied to the foil A and the foil B by a dipping method, and the porous resin was filled in the porous portion by vacuum defoaming.
  • temporary drying is performed at 95 ° C., ultraviolet exposure and alkali development are performed, and after removing the excess epoxy resin remaining on the substrate, the epoxy resin is cured at 150 ° C. Formed.
  • SiO 2 exposed on the surface of the foil A was removed using 5% diluted hydrofluoric acid.
  • a Ti / Cu layer as an external electrode was formed on the foil A, the foil B, and the foil C by a sputtering method, and samples were prepared by cutting into individual capacitors.
  • the upper electrode is covered with the SiO 2 layer in the pores, and the inside of the pores is filled with the epoxy resin.
  • the capacitor of Example 2 does not have an SiO 2 layer on the upper electrode, but the inside of the pores is filled with an epoxy resin.
  • the capacitor of Comparative Example 1 does not have the SiO 2 layer on the upper electrode, and the pores are not filled.
  • Example 1 in which an insulating material is present in the pores have a low occurrence frequency of leakage current.
  • the occurrence frequency of the leakage current was very low.
  • Example 3 and Comparative Example 2 An aluminum etching foil having a porosity of 42.8% and an average pore diameter of the porous portion of about 200 nm was prepared. The porosity of the aluminum etching foil was measured in the same manner as described above. The aluminum etching foil was cut into two pieces, which were designated as foil D (Example 3) and foil E (Comparative Example 2), respectively.
  • An aluminum layer having a thickness of 15 nm is formed on the foil by an ALD method in which a process of alternately supplying trimethylaluminum (Al (CH 3 ) 3 ) gas and water vapor (H 2 O) gas to the aluminum etching foil is repeated a predetermined number of times. A 2 O 3 layer was formed. Then, tris (dimethylamino) silane (SiH [N (CH 3) 2] 3), and ozone / oxygen by (O 3 / O 2) ALD method is repeated a predetermined number of times step of supplying mixed gas alternately, Al 2 O 3 layer A SiO 2 layer having a thickness of 10 nm was formed thereon.
  • an HfO 2 layer having a thickness of 5 nm is formed on the SiO 2 layer by an ALD method in which a step of alternately supplying tetrakisdimethylaminohafnium (TDMAHf) and ozone / oxygen (O 3 / O 2 ) mixed gas is repeated a predetermined number of times. Formed.
  • TDMAHf tetrakisdimethylaminohafnium
  • O 3 / O 2 ozone / oxygen
  • a thickness of the upper electrode layer is formed on the dielectric layer by an ALD method in which a step of alternately supplying Ru (EtCp) 2 (cyclopentadienyl ruthenium) gas and oxygen (O 2 ) gas is repeated a predetermined number of times. Formed a 10 nm Ru layer.
  • an Al 2 O 3 layer having a thickness of about 5 nm was formed on the Ru layer by the ALD method on the foil D.
  • a positive photosensitive resist (AZ6124 manufactured by AZ Electronic Materials Co., Ltd.) was applied to the foil D by the dipping method, and the porous portion was filled with the resist by vacuum degassing.
  • provisional drying was performed at 110 ° C., ultraviolet exposure and alkali development were performed, the excess resist remaining on the substrate was removed, and the Al 2 O 3 layer on the surface was exposed.
  • the Al 2 O 3 layer exposed to the surface was removed using a 5% dilute hydrofluoric acid. Further, the resist in the pores was removed by dipping in acetone.
  • a Ti / Cu layer as an external electrode was formed on the foil D and the foil E by a sputtering method, and samples were prepared by cutting into individual capacitors.
  • the upper electrode is covered with Al 2 O 3 in the pores, and the inside of the pores is not filled.
  • the capacitor of Comparative Example 2 does not have an Al 2 O 3 layer on the upper electrode, and the pores are not filled.
  • Example 3 in which the upper electrode is covered with the Al 2 O 3 layer in the pores has a low occurrence frequency of the leakage current.
  • Example 4 and Comparative Example 3 An aluminum etching foil having a porosity of 42.3% with an average pore diameter of the porous portion of about 200 nm was prepared. The porosity of the aluminum etching foil was measured in the same manner as described above. The aluminum etching foil was cut into two pieces, which were designated Foil F (Example 4) and Foil G (Comparative Example 3), respectively.
  • TDMAHf tetrakisdimethylaminohafnium
  • O 3 / O 2 ozone / oxygen
  • a thickness of the upper electrode layer is formed on the dielectric layer by an ALD method in which a step of alternately supplying Ru (EtCp) 2 (cyclopentadienyl ruthenium) gas and oxygen (O 2 ) gas is repeated a predetermined number of times. Formed a 10 nm Ru layer.
  • a silane crosslinkable resin was applied to the foil F by the dipping method, and the porous portion was filled with a silane-based coating agent by vacuum defoaming and cured at 250 ° C.
  • a Ti / Cu layer as an external electrode was formed on the foil F and the foil G by a sputtering method, and samples were prepared by cutting into individual capacitors.
  • the capacitor of Example 4 (foil F) has pores filled with a silane crosslinkable resin.
  • the capacitor of Comparative Example 3 (foil G) is not filled with pores.
  • Example 4 in which the pores were filled with the silane crosslinkable resin, the occurrence frequency of the leakage current was small.
  • the capacitor of the present invention Since the capacitor of the present invention has high reliability, it can be suitably used for various electronic devices.
  • SYMBOLS 1a-1c Capacitor; 2 ... Conductive porous substrate; 3 ... Pore; 4 ... Dielectric layer; 5 ... Upper electrode; 6 ... Filling portion; 8 ... First external electrode; 9 ... Second external electrode; DESCRIPTION OF SYMBOLS 10 ... Porous part; 12 ... Low porosity part; 15 ... Insulating layer; 101 ... Dielectric layer; 102 ... Upper electrode layer; 103 ... Metal substrate; 104 ... Inside pores; 105 ... exposed portion; 106 ... electron

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

本発明は、導電性多孔基材と、前記導電性多孔基材上に位置する誘電体層と、前記誘電体層上に位置する上部電極とを有して成り、導電性多孔基材の細孔内に、絶縁材料が存在することを特徴とするコンデンサを提供する。

Description

コンデンサ
　本発明は、コンデンサに関する。
　近年、電子機器の高密度実装化に伴って、より高静電容量を有するコンデンサが求められている。このようなコンデンサとして、例えば、特許文献１には、多孔構造を有する金属基材上に、誘電体層が形成され、さらに誘電体層上に、上部電極が形成されたコンデンサが開示されている。このようなコンデンサは、基材の容積あたりの表面積が大きいため、静電容量形成部の面積を大きくすることができ、高静電容量を得ることができる。
国際公開第２０１５／１１８９０１号公報
　特許文献１のように多孔構造を有する金属基材を利用したコンデンサは、細孔内に誘電体層および上部電極層を形成する必要があることから、これら誘電体層および上部電極層の厚みは非常に小さくなる。その結果、静電容量は大きくなるが、誘電体層および上部電極層の機械的強度は低くなり、クラックが生じたり、剥がれが生じたりする場合がある。図５に示すように、誘電体層１０１および上部電極層１０２にクラックや剥がれが生じると、金属基材１０３が細孔内部１０４に露出する。細孔は非常に小さく、露出部分１０５と上部電極層１０２の距離が近いことから、矢印で示すように、陰極（図５においては上部電極層１０２）から陽極（図５においては金属基材１０３）に向かって電子１０６が飛来し、リーク電流が生じ得る。
　本発明の目的は、導電性多孔基材と、導電性多孔基材上に位置する誘電体層と、前記誘電体層上に位置する上部電極とを有して成るコンデンサにおいて、誘電体層および上部電極にクラックまたは剥がれが生じた場合であっても、リーク電流の発生が抑制されるコンデンサを提供することにある。
　本発明者は、上記課題を解消すべく鋭意検討した結果、導電性多孔基材の細孔内に、絶縁材料を配置することにより、誘電体層および上部電極にクラックまたは剥がれが生じた場合であっても、リーク電流を抑制できることを見出し、本発明に至った。
　本発明の要旨によれば、導電性多孔基材と、
　前記導電性多孔基材上に位置する誘電体層と、
　前記誘電体層上に位置する上部電極と、
を有して成り、
　導電性多孔基材の細孔内において、上部電極上に、絶縁材料が存在することを特徴とするコンデンサが提供される。
　一の態様において、導電性多孔基材の細孔の少なくとも一部が、絶縁材料により充填されていることを特徴とする、上記のコンデンサが提供される。
　別の態様において、導電性多孔基材の細孔において、上部電極が、絶縁材料により被覆されていることを特徴とする上記のコンデンサが提供される。
　本発明によれば、導電性多孔基材と、導電性多孔基材上に位置する誘電体層と、前記誘電体層上に位置する上部電極とを有して成るコンデンサにおいて、導電性多孔基材の細孔内に、絶縁材料を配置することにより、誘電体層および上部電極にクラックまたは剥がれが生じた場合であっても、リーク電流が生じにくいコンデンサが提供される。
図１は、本発明の一の実施形態におけるコンデンサ１ａの概略断面図である。 図２は、図１に示すコンデンサ１ａの細孔の断面図を模式的に示す。 図３は、本発明の別の実施形態におけるコンデンサ１ｂの細孔の断面図を模式的に示す。 図４は、本発明の別の実施形態におけるコンデンサ１ｃの細孔の断面図を模式的に示す。 図５は、従来のコンデンサにおけるリーク電流を説明するための、細孔の概略断面図を模式的に示す。
　以下、本発明のコンデンサについて、図面を参照しながら詳細に説明する。但し、本実施形態のコンデンサおよび各構成要素の形状および配置等は、図示する例に限定されない。
・第１の実施形態
　本実施形態のコンデンサ１ａの断面図を図１に、コンデンサ１ａの細孔部分の断面図を図２に模式的に示す。尚、図１において、誘電体層４および上部電極５は、簡単のため、１つの層として記載している。本実施形態のコンデンサ１は、略直方体形状を有しており、図１および図２に示されるように、概略的には、導電性多孔基材２と、導電性多孔基材２上に形成された誘電体層４と、誘電体層４上に形成された上部電極５と、細孔３内に絶縁材料から形成された充填部６とを有して成る。コンデンサ１ａは、さらにコンデンサ１ａの上面（導電性多孔基材２の細孔が存在する側の面、図１において上側面）上に第１外部電極８、および下面（導電性多孔基材２の細孔が存在しない主表面、図１において下側面）上に第２外部電極９を備える。導電性多孔基材２は、誘電体層４を介して上部電極５と向かい合っており、静電容量形成部を構成する。導電性多孔基材２および上部電極５間に電圧を印加することにより、誘電体層４に電荷を蓄積することができる。
　コンデンサ１ａにおいては、細孔内に絶縁材料が充填されていることから、誘電体層および上部電極のクラックまたは剥がれを抑制することができ、さらに誘電体層および上部電極にクラックまたは剥がれが生じた場合であっても、上部電極表面からの電子の放出を防止することができ、リーク電流の発生を抑制することができる。
　上記導電性多孔基材２は、多孔構造を有する多孔部１０を有し、表面が導電性であれば、その材料および構成は限定されない。例えば、導電性多孔基材としては、多孔質金属基材、または、多孔質シリカ材料、多孔質炭素材料もしくは多孔質セラミック焼結体の表面に導電性の層を形成した基材等が挙げられる。好ましい態様において、導電性多孔基材は、多孔質金属基材である。
　上記多孔質金属基材を構成する金属としては、例えば、アルミニウム、タンタル、ニッケル、銅、チタン、ニオブおよび鉄の金属、ならびにステンレス、ジュラルミン等の合金等が挙げられる。一の態様において、多孔質金属基材は、アルミニウムまたはニッケル多孔基材、特にアルミニウム多孔基材であり得る。
　多孔部１０における空隙率は、好ましくは２０％以上、より好ましくは３０％以上、さらに好ましくは５０％以上、さらにより好ましくは６０％以上であり得る。空隙率を大きくすることにより、コンデンサの静電容量をより大きくすることができる。また、機械的強度を高める観点からは、多孔部１０の空隙率は、好ましくは９０％以下、より好ましくは８０％以下であり得る。
　本明細書において、「空隙率」とは、導電性多孔基材において空隙が占める割合を言う。当該空隙率は、下記のようにして測定することができる。尚、上記導電性多孔基材の空隙は、コンデンサを作製するプロセスにおいて、最終的に誘電体層および上部電極などで充填され得るが、上記「空隙率」は、このように充填された物質は考慮せず、充填された箇所も空隙とみなして算出する。
　まず、導電性多孔基材を、ＦＩＢ（集束イオンビーム：Focused Ion Beam）マイクロサンプリング法で加工し６０ｎｍ以下の厚みの薄片試料に加工する。なお、ＦＩＢ加工時に形成された試料表面のダメージ層は、Ａｒイオンミリングによって除去する。この薄片試料の所定の領域（３μｍ×３μｍ）を、ＳＴＥＭ（走査透過型電子顕微鏡：Scanning Transmission Electron Microscope）－ＥＤＳ（エネルギー分散型Ｘ線分析：Energy dispersive X-ray spectrometry）マッピング分析で測定する。マッピング測定視野内において、導電性多孔基材が存在する面積を求める。そして、下記等式から空隙率を計算することができる。この測定を任意の３箇所で行い、測定値の平均値を空隙率とする。
　　空隙率（％）＝（（測定面積－導電性多孔基材が存在する面積）／測定面積）×１００
　多孔部１０は、特に限定されないが、好ましくは３０倍以上１０，０００倍以下、より好ましくは５０倍以上５，０００倍以下、例えば２００倍以上６００倍以下の拡面率を有する。ここに、拡面率とは、単位投影面積あたりの表面積を意味する。単位投影面積あたりの表面積は、ＢＥＴ比表面積測定装置を用いて、液体窒素温度における窒素の吸着量から求めることができる。
　一の態様において、多孔部の細孔の平均孔径は、特に限定されないが、好ましくは１０ｎｍ以上１０μｍ以下であり、より好ましくは１００ｎｍ以上１．０μｍ以下、さらに好ましくは１５０ｎｍ以上５００ｎｍ以下であり得る。細孔の平均孔径をより大きくすることにより、細孔内の各層の形成、絶縁材料の充填等が容易にあなる。また、細孔の平均孔径をより小さくすることにより、多孔部における細孔の数を増やすことができ、拡面率を大きくすることができ、静電容量をより大きくすることができる。細孔の平均孔径が小さいほど、対向する面が近くなるので、誘電体層にクラックが生じた場合にリーク電流が生じ易くなる。従って、リーク電流を抑制できる本発明は、細孔の平均孔径が小さい場合に、より有効である。
　多孔部の細孔の平均孔径は、ガス吸着法により測定することができる。具体的には、ガスを細孔表面に物理的に吸着させ、その吸着量と相対圧との関係から細孔分布を測定することができる。上記ガスとしては、典型的には、窒素が用いられる。
　上記導電性多孔基材２には、低空隙率部１２が存在する。本明細書において、「低空隙率部」とは、多孔部と比較して、空隙率が低い部分を意味する。図１においては、低空隙率部１２は、導電性多孔基材２の左右に示されているが、低空隙率部１２は、多孔部１０を取り囲むように存在している。即ち、図面奥および手前にも存在する。低空隙率部１２は、多孔部１０よりも空隙率が小さい領域である。尚、低空隙率部１２には、細孔が存在しなくてもよい。
　低空隙率部１２は、コンデンサの機械的強度の向上に寄与する。低空隙率部１２の空隙率は、機械的強度を高める観点から、多孔部１０の空隙率の６０％以下の空隙率であることが好ましく、多孔部１０の空隙率の５０％以下の空隙率であることがより好ましい。例えば、低空隙率部１２の空隙率は、２０％以下であることが好ましく、１０％以下であることがより好ましい。また、低空隙率部１２の空隙率は、０％であってもよい。即ち、低空隙率部は、多孔構造を有していてもよく、有していなくてもよい。低空隙率部の空隙率が低いほど、コンデンサの機械的強度が向上する。
　低空隙率部１２は、好ましくは導電性多孔基材２の５体積％以上５０体積％以下、より好ましくは８体積％以上４０体積％以下、さらに好ましくは１０体積％以上３５体積％以下、例えば１５体積％以上３０体積％以下、２０体積％以上３０体積％以下存在し得る。低空隙率部１２が、５体積％以上存在することにより、コンデンサの機械的強度がより向上する。また、低空隙率部１２を５０体積％以下とすることにより、コンデンサの静電容量をより大きくすることができる。
　尚、本実施形態の導電性多孔基材２は低空隙率部１２を有しているが、低空隙率部は必須の要素ではない。また、低空隙率部１２を設ける場合にも、その存在位置、設置数、大きさ、形状等は特に限定されない。
　本実施形態のコンデンサ１ａにおいて、導電性多孔基材２上には、誘電体層４が形成されている。
　上記誘電体層４を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられ、ＡｌＯｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘが好ましい。尚、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であってもよく、金属元素を含む各元素の存在比率は任意である。
　誘電体層４は、１つの誘電体層から形成されていてもよく、２つ以上の誘電体層から形成されていてもよい。即ち、誘電体層は、単層であっても、多層であってもよい。多層である場合、各層は別個の材料から形成されていてもよい。
　誘電体層４の厚みは、特に限定されないが、例えば５ｎｍ以上１００ｎｍ以下が好ましく、１０ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを５ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流をより小さくすることができる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることができる。
　上記誘電体層は、好ましくは、気相法、例えば真空蒸着法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、スパッタ法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等により形成される。導電性多孔基材の細孔の細部にまでより均質で緻密な膜を形成できることから、ＣＶＤ法またはＡＬＤ法がより好ましく、ＡＬＤ法が特に好ましい。
　本実施形態のコンデンサ１ａにおいて、上記誘電体層４上には、上部電極５が形成されている。尚、本発明において、上部電極とは、細孔内に存在する電極層のうち、細孔の最も内側に存在する電極層（導電性基材から最も遠い電極層）を意味する。
　上部電極５を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属窒化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４－エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮまたはＴｉＡｌＮが好ましく、ＴｉＮがより好ましい。
　上部電極５は、１つの上部電極層から形成されていてもよく、２つ以上の上部電極層から形成されていてもよい。即ち、上部電極は、単層であっても、多層であってもよい。多層である場合、各層は別個の材料から形成されていてもよい。
　上部電極５の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。上部電極の厚みを３ｎｍ以上とすることにより、上部電極自体の抵抗を小さくすることができる。
　上部電極５を形成する方法は、誘電体層を被覆することができる方法であれば特に限定されず、例えば、ＡＬＤ法、ＣＶＤ法、めっき、バイアススパッタ、Ｓｏｌ－Ｇｅｌ法、導電性高分子充填などの方法が挙げられる。多孔部材の細孔の細部にまでより均質で緻密な膜を形成できることから、ＣＶＤ法またはＡＬＤ法がより好ましく、ＡＬＤ法が特に好ましい。
　本実施形態のコンデンサ１ａにおいて、細孔３内には、充填部６が存在する。
　上記充填部６は、絶縁材料から構成され、絶縁材料を細孔に充填することにより形成される。
　上記絶縁材料としては、絶縁性を有する材料であれば特に限定されない。絶縁材料の比抵抗は、好ましくは１×１０１２Ω・ｃｍ以上、より好ましくは１×１０１４Ω・ｃｍ以上である。
　上記絶縁材料としては、例えば、樹脂材料または絶縁性無機材料が挙げられ、具体的には、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、シリコーン樹脂、シラン架橋性樹脂、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＳｉＮ等が挙げられる。
　細孔を充填する場合、充填される絶縁材料としては、エポキシ樹脂、フェノール樹脂、シリコーン樹脂等の樹脂材料が好ましく、エポキシ樹脂またはフェノール樹脂がより好ましい。
　一の態様において、充填される絶縁材料は、エポキシ樹脂である。エポキシ樹脂を充填することにより、コンデンサの衝撃耐性を高めることができる。
　別の態様において、充填される絶縁材料は、シリコン含有材料、例えばシリコーン樹脂である。シリコン含有材料は、充填性に優れ、また、硬化収縮が少ないため、硬化時のボイドの発生を抑制することができる。
　絶縁材料の充填率は、多孔部の細孔全体に対して、好ましくは５０体積％以上、より好ましくは８０体積％以上、さらに好ましくは９０体積％以上、さらにより好ましくは９５体積％以上、例えば９８体積％以上または９９体積％以上、最も好ましくは実質的に１００体積％であり、即ち、多孔部の細孔が、絶縁材料により実質的に完全に充填されている。
　本明細書において、「充填率」とは、多孔部の空隙における絶縁材料が占める割合を言う。当該充填率は、下記のようにして測定することができる。尚、上記多孔部の空隙は、誘電体層および上部電極等が形成された後（充填部が形成されていない状態）の空隙を意味する。具体的には、下記のようにして算出する。
　まず、コンデンサを、ＦＩＢマイクロサンプリング法で加工し６０ｎｍ以下の厚みの薄片試料に加工する。この薄片試料の所定の領域（３μｍ×３μｍ）を、ＳＴＥＭ－ＥＤＳマッピング分析で測定する。マッピング測定視野内において、充填部が存在しないとした場合の多孔部の空隙の面積を求める。次いで、細孔内の絶縁材料が存在する面積を求める。そして、下記等式から充填率を計算することができる。この測定を任意の３箇所で行い、測定値の平均値を充填率とする。
　　充填率（％）＝（絶縁材料が存在する面積／多孔部の空隙の面積）×１００
　絶縁材料の細孔への充填方法は、特に限定されないが、例えば、ディップ法、ディスペンサ法等が挙げられる。好ましい態様において、ディップ法またはディスペンサ法のあと、真空脱泡して充填するのが好ましい。
　本実施形態において、コンデンサ１ａの上面には第１外部電極８が、下面には第２外部電極９が形成されている。
　上記第１外部電極８および第２外部電極９を構成する材料は、特に限定されないが、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ、Ｔｉ等の金属およびこれらの合金、ならびに導電性高分子などが挙げられる。第１外部電極８および第２外部電極９の形成方法は、特に限定されず、例えばＣＶＤ法、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっき、無電解めっき、蒸着、スパッタ等が好ましい。
　尚、コンデンサ１ａにおいては、上記第１外部電極８および第２外部電極９は、コンデンサの主表面全体に設置しているが、これに限定されず、各面の一部のみに、任意の形状および大きさで設置することができる。また、上記第１外部電極８および第２外部電極９は、必須の要素ではなく、存在しなくてもよい。存在しない場合、上部電極５が第１外部電極としても機能し、導電性多孔基材２が第２外部電極としても機能する。即ち、上部電極５と導電性多孔基材２とが一対の電極として機能してもよい。この場合、上部電極５がアノードとして機能し、導電性多孔基材２がカソードとして機能してもよい。あるいは、上部電極５がカソードとして機能し、導電性多孔基材２がアノードとして機能してもよい。
・第２の実施形態
　本実施形態のコンデンサ１ｂの細孔部分の断面図を図３に模式的に示す。
　本実施形態のコンデンサ１ｂは、絶縁材料が、細孔を埋めるように充填されず、細孔３内において、上部電極を覆うように層状に存在する点で上記コンデンサ１ａと異なる。即ち、コンデンサ１ｂにおいて、上部電極５上に絶縁層１５が形成されている。
　コンデンサ１ｂにおいては、上部電極が絶縁層で覆われていることから、誘電体層および上部電極にクラックまたは剥がれが生じた場合であっても、上部電極表面からの電子の放出を防止することができ、リーク電流の発生を抑制することができる。
　絶縁層１５を構成する絶縁材料としては、絶縁性無機材料、例えばＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）等が好ましい。
　絶縁層１５の厚みは、特に限定されないが、例えば５ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。絶縁層１５の厚みを５ｎｍ以上とすることにより、絶縁性を高めることができ、リーク電流をより抑制することができる。絶縁層１５の厚みの上限は特に限定されず、例えば１００ｎｍ以下または５０ｎｍ以下であってもよい。
　上記絶縁層１５は、好ましくは、気相法、例えば真空蒸着法、ＣＶＤ法、スパッタ法、ＡＬＤ法、ＰＬＤ法等により形成される。導電性多孔基材の細孔の細部にまでより均質で緻密な膜を形成できることから、ＣＶＤ法またはＡＬＤ法がより好ましく、ＡＬＤ法が特に好ましい。
・第３の実施形態
　本実施形態のコンデンサ１ｃの細孔部分の断面図を図４に模式的に示す。
　本実施形態のコンデンサ１ｃは、絶縁材料が、上部電極を覆うように層状に存在し、さらに細孔を埋めるように充填されている点で上記コンデンサ１ａおよび１ｂと異なる。即ち、コンデンサ１ｃにおいて、細孔３内において、上部電極５上に絶縁層１５が形成され、さらに充填部６が形成されている。コンデンサ１ｃは、コンデンサ１ａおよび１ｂの両方の特徴を組み合わせたものであると言える。
　コンデンサ１ｃにおいては、上部電極が絶縁層で覆われており、さらに細孔が絶縁材料により充填されていることから、誘電体層および上部電極のクラックまたは剥がれを抑制することができ、さらに誘電体層および上部電極にクラックまたは剥がれが生じた場合であっても、上部電極表面からの電子の放出を防止することができ、リーク電流の発生をより抑制することができる。
　コンデンサ１ｃにおいて、充填部６および絶縁層１５は、それぞれ、上記したコンデンサ１ａおよびコンデンサ１ｂの充填部６および絶縁層１５と同様のものであり、また、同様に形成することができる。
　以上、本実施形態のコンデンサ１ａ～１ｃについて説明したが、本発明のコンデンサは、種々の改変が可能である。
　例えば、上記実施形態において、コンデンサは略直方体形状であるが、本発明はこれに限定されない。本発明のコンデンサは、任意の形状とすることができ、例えば、平面形状が円状、楕円状、また角が丸い四角形等であってもよい。
　また、上記実施形態においては、導電性多孔基材２は、一方の主面にのみ多孔部を有するが、本発明はこれに限定されない。即ち、多孔部は２つの主面に存在してもよい。また、多孔部の存在位置、設置数、大きさ、形状等は、特に限定されない。
　一の態様において、本発明のコンデンサは、導電性多孔基材と上部電極の間に誘電体層が存在していればよく、上記実施形態に示した層以外の層が存在してもよい。
　例えば一の態様において、導電性多孔基材と誘電体層の間に他の層が存在してもよい。
　別の態様において、誘電体層と上部電極の間に他の層が存在してもよい。
　別の態様において、誘電体層と上部電極の間に、さらに電極層および誘電体層が存在してもよい。
　実施例１および２、および比較例１
　多孔部の平均細孔径が約２００ｎｍである空隙率４２．５％のアルミニウムエッチング箔を準備した。アルミニウムエッチング箔の空隙率は、以下のようにして測定した。
　アルミニウムエッチング箔を、集束イオンビーム装置（エスアイアイ・ナノテクノロジーズ株式会社製、ＳＭ１３０５０ＳＥ）によるＦＩＢマイクロサンプリング法で加工することにより、アルミニウムエッチング箔の断面を露出させた。ＦＩＢマイクロサンプリング法で多孔部の断面ＴＥＭ観察試料を作製し、断面の任意の場所３箇所を５００００倍の倍率でＳＴＥＭ－ＥＤＳマッピング写真を撮り、その写真から空隙部分の面積を測定し、全体の面積に対する空隙部分の面積を求めた。３箇所の測定結果の平均値を空隙率とした。なお、ＦＩＢ加工時に形成された試料表面のダメージ層は、Ａｒイオンミリングによって除去した。
　上記のアルミニウムエッチング箔を３枚に切り分け、それぞれを箔Ａ（実施例１）、箔Ｂ（実施例２）、箔Ｃ（比較例１）とした。
　これらのアルミニウムエッチング箔に対し、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）ガス、および水蒸気（Ｈ２Ｏ）ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、箔上に、厚みが１５ｎｍのＡｌ２Ｏ３層を形成した。次いで、トリスジメチルアミノシラン（ＳｉＨ［Ｎ（ＣＨ３）２］３）、およびオゾン／酸素（Ｏ３／Ｏ２）混合ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、Ａｌ２Ｏ３層上に、厚みが１０ｎｍのＳｉＯ２層を形成した。これらの層を誘電体層とした。
　次に、ＴｉＣｌ４（四塩化チタン）ガス、およびアンモニア（ＮＨ３）ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、誘電体層上に、上部電極層として、厚みが１０ｎｍのＴｉＮ層を形成した。
　次に、箔Ａに対して、ＴｉＮ層の上に、さらにＡＬＤ法により、約４ｎｍのＳｉＯ２層を形成した。
　その後、箔Ａおよび箔Ｂに対して、ディップ法にてポジ型感光性エポキシ樹脂を塗布し、真空脱泡により、多孔部にエポキシ樹脂を充填した。次いで、９５℃で仮乾燥を行い、紫外線露光およびアルカリ現像を行い、基材上に残っている余分なエポキシ樹脂を除去した後に、１５０℃でエポキシ樹脂の硬化を行い、細孔内に充填部を形成した。
　その後、箔Ａの表面に露出したＳｉＯ２を、５％希釈フッ酸を用いて除去した。
　最後に、箔Ａ、箔Ｂおよび箔Ｃに対して、スパッタ工法により、外部電極としてのＴｉ／Ｃｕ層を形成し、個々のコンデンサに切り分けて試料を作製した。
　実施例１（箔Ａ）のコンデンサは、細孔において、上部電極がＳｉＯ２層により覆われており、さらに細孔の内部がエポキシ樹脂で充填されている。実施例２（箔Ｂ）のコンデンサは、上部電極の上にＳｉＯ２層を有しないが、細孔の内部がエポキシ樹脂で充填されている。比較例１（箔Ｃ）のコンデンサは、上部電極の上にＳｉＯ２層を有さず、さらに細孔の内部は充填されていない。
（評価）
・耐電圧試験
　それぞれ、試料１００個について、耐電圧の評価を行った。具体的には、試料の外部電極間に電圧を印加し、３～５Ｖの範囲において急激に流れる電流値が大きくなる試料の割合を調べた。即ち、リーク電流が生じる試料の割合を調べた。結果を下記表に示す。
Figure JPOXMLDOC01-appb-T000001
　上記の結果から、細孔内に絶縁材料が存在する実施例１および２は、リーク電流の発生頻度が小さいことが確認された。特に、上部電極上に絶縁層を形成し、さらに細孔内に充填部を形成した実施例１は、リーク電流の発生頻度が非常に小さかった。
　実施例３および比較例２
　多孔部の平均細孔径が約２００ｎｍである空隙率４２．８％のアルミニウムエッチング箔を準備した。アルミニウムエッチング箔の空隙率は、上記と同様にして測定した。アルミニウムエッチング箔を２枚に切り分け、それぞれを箔Ｄ（実施例３）および箔Ｅ（比較例２）とした。
　これらのアルミニウムエッチング箔に対し、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）ガス、および水蒸気（Ｈ２Ｏ）ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、箔上に厚みが１５ｎｍのＡｌ２Ｏ３層を形成した。次いで、トリスジメチルアミノシラン（ＳｉＨ［Ｎ（ＣＨ３）２］３）、およびオゾン／酸素（Ｏ３／Ｏ２）混合ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、Ａｌ２Ｏ３層上に、厚みが１０ｎｍのＳｉＯ２層を形成した。さらに、テトラキスジメチルアミノハフニウム（ＴＤＭＡＨｆ）、およびオゾン／酸素（Ｏ３／Ｏ２）混合ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、ＳｉＯ２層上に、厚みが５ｎｍのＨｆＯ２層を形成した。これらの層を誘電体層とした。
　次に、Ｒｕ（ＥｔＣｐ）２（シクロペンタジエニルルテニウム）ガス、および酸素（Ｏ２）ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、誘電体層上に、上部電極層として、厚みが１０ｎｍのＲｕ層を形成した。
　次に、箔Ｄに対して、Ｒｕ層の上に、さらにＡＬＤ法にて、厚みが約５ｎｍのＡｌ２Ｏ３層を形成した。
　その後、箔Ｄに対して、ディップ法にてポジ型感光性レジスト（ＡＺエレクトロニックマテリアルズ株式会社製　ＡＺ６１２４）を塗布し、真空脱泡により、多孔部にレジストを充填した。次いで、１１０℃で仮乾燥を行い、紫外線露光およびアルカリ現像を行い、基材上に残っている余分なレジストを除去し、表面のＡｌ２Ｏ３層を露出させた。その後、表面に露出したＡｌ２Ｏ３層を、５％希釈フッ酸を用いて除去した。さらにアセトンに浸漬することによって、細孔内のレジスト除去を行った。
　最後に、箔Ｄおよび箔Ｅに対して、スパッタ工法により、外部電極としてのＴｉ／Ｃｕ層を形成し、個々のコンデンサに切り分けて試料を作製した。
　実施例３（箔Ｄ）のコンデンサは、細孔において、上部電極がＡｌ２Ｏ３により覆われており、細孔の内部は充填されていない。比較例２（箔Ｅ）のコンデンサは、上部電極上にＡｌ２Ｏ３層を有さず、さらに細孔の内部は充填されていない。
（評価）
・耐電圧試験
　それぞれ、試料１００個について、耐電圧の評価を行った。具体的には、試料の外部電極間に電圧を印加し、３～５Ｖの範囲において急激に流れる電流値が大きくなる試料の割合を調べた。即ち、リーク電流が生じる試料の割合を調べた。結果を下記表に示す。
Figure JPOXMLDOC01-appb-T000002
　上記の結果から、細孔内において上部電極がＡｌ２Ｏ３層により被覆されている実施例３は、リーク電流の発生頻度が小さいことが確認された。
　実施例４および比較例３
　多孔部の平均細孔径が約２００ｎｍである空隙率４２．３％のアルミニウムエッチング箔を準備した。アルミニウムエッチング箔の空隙率は、上記と同様にして測定した。アルミニウムエッチング箔を２枚に切り分け、それぞれを箔Ｆ（実施例４）および箔Ｇ（比較例３）とした。
　これらのアルミニウムエッチング箔に対し、テトラキスジメチルアミノハフニウム（ＴＤＭＡＨｆ）、およびオゾン／酸素（Ｏ３／Ｏ２）混合ガスを交互に供給する工程と、トリスジメチルアミノシラン（ＳｉＨ［Ｎ（ＣＨ３）２］３）、およびオゾン／酸素（Ｏ３／Ｏ２）混合ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、誘電体層として、厚みが２５ｎｍのＨｆＯ２／ＳｉＯ２の超格子の層を形成した。
　次に、Ｒｕ（ＥｔＣｐ）２（シクロペンタジエニルルテニウム）ガス、および酸素（Ｏ２）ガスを交互に供給する工程を所定回数繰り返すＡＬＤ法により、誘電体層上に、上部電極層として、厚みが１０ｎｍのＲｕ層を形成した。
　次に、箔Ｆに対して、ディップ法にてシラン架橋性樹脂を塗布し、真空脱泡により、多孔部にシラン系コート剤を充填し、２５０℃で硬化させた。
　その後、５％希釈フッ酸を用いて、箔の表面近傍のＲｕ電極を露出させた。
　最後に、箔Ｆおよび箔Ｇに対して、スパッタ工法により、外部電極としてのＴｉ／Ｃｕ層を形成し、個々のコンデンサに切り分けて試料を作製した。
　実施例４（箔Ｆ）のコンデンサは、細孔がシラン架橋性樹脂により充填されている。比較例３（箔Ｇ）のコンデンサは、細孔が充填されていない。
（評価）
・耐電圧試験
　それぞれ、試料１００個について、耐電圧の評価を行った。具体的には、試料の外部電極間に電圧を印加し、３～５Ｖの範囲において急激に流れる電流値が大きくなる試料の割合を調べた。即ち、リーク電流が生じる試料の割合を調べた。結果を下記表に示す。
Figure JPOXMLDOC01-appb-T000003
　上記の結果から、細孔内がシラン架橋性樹脂により充填されている実施例４は、リーク電流の発生頻度が小さいことが確認された。
　本発明のコンデンサは、信頼性が高いので、種々の電子機器に好適に用いられる。
１ａ～１ｃ…コンデンサ；２…導電性多孔基材；３…細孔；４…誘電体層；
５…上部電極；６…充填部；８…第１外部電極；９…第２外部電極；
１０…多孔部；１２…低空隙率部；１５…絶縁層；１０１…誘電体層；
１０２…上部電極層；１０３…金属基材；１０４…細孔内部；
１０５…露出部分；１０６…電子

Claims (7)

  1. 　導電性多孔基材と、
    　前記導電性多孔基材上に位置する誘電体層と、
    　前記誘電体層上に位置する上部電極と、
    を有して成り、
    　導電性多孔基材の細孔内において、上部電極上に、絶縁材料が存在することを特徴とするコンデンサ。
  2. 　前記絶縁材料が、樹脂材料または絶縁性無機材料であることを特徴とする請求項１に記載のコンデンサ。
  3. 　前記導電性多孔基材の細孔の少なくとも一部が、前記絶縁材料により充填されていることを特徴とする、請求項１または２に記載のコンデンサ。
  4. 　前記絶縁材料が、エポキシ樹脂またはフェノール樹脂であることを特徴とする、請求項３に記載のコンデンサ。
  5. 　前記絶縁材料が、シリコン含有材料であることを特徴とする、請求項３に記載のコンデンサ。
  6. 　前記導電性多孔基材の細孔において、前記上部電極が、前記絶縁材料により被覆されていることを特徴とする、請求項１または２に記載のコンデンサ。
  7. 　前記絶縁材料が、Ａｌ２Ｏ３またはＳｉＯ２であることを特徴とする、請求項６に記載のコンデンサ。
PCT/JP2017/003931 2016-02-23 2017-02-03 コンデンサ WO2017145700A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018501102A JPWO2017145700A1 (ja) 2016-02-23 2017-02-03 コンデンサ
CN201780011777.XA CN108701544A (zh) 2016-02-23 2017-02-03 电容器
TW106105539A TWI746518B (zh) 2016-02-23 2017-02-20 電容器
US16/106,497 US11081278B2 (en) 2016-02-23 2018-08-21 Capacitor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-032335 2016-02-23
JP2016032335 2016-02-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/106,497 Continuation US11081278B2 (en) 2016-02-23 2018-08-21 Capacitor

Publications (1)

Publication Number Publication Date
WO2017145700A1 true WO2017145700A1 (ja) 2017-08-31

Family

ID=59686286

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/003931 WO2017145700A1 (ja) 2016-02-23 2017-02-03 コンデンサ

Country Status (5)

Country Link
US (1) US11081278B2 (ja)
JP (1) JPWO2017145700A1 (ja)
CN (1) CN108701544A (ja)
TW (1) TWI746518B (ja)
WO (1) WO2017145700A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11915885B2 (en) * 2019-09-30 2024-02-27 Panasonic Intellectual Property Management Co., Ltd. Electrode foil for electrolytic capacitor, electrolytic capacitor, and method for manufacturing electrolytic capacitor
JP7502611B2 (ja) * 2020-04-15 2024-06-19 日亜化学工業株式会社 樹脂含浸方法、波長変換モジュールの製造方法及び波長変換モジュール
JP7444048B2 (ja) * 2020-12-22 2024-03-06 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100564A (ja) * 2001-09-21 2003-04-04 Matsushita Electric Ind Co Ltd 固体電解コンデンサの製造方法
WO2015190278A1 (ja) * 2014-06-11 2015-12-17 株式会社村田製作所 コンデンサ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5133857A (en) 1974-09-18 1976-03-23 Marukon Denshi Kk Denshibuhin no jushigaisohoho
US6890363B1 (en) * 1999-05-24 2005-05-10 Showa Denko K.K. Solid electrolytic capacitor and method for producing the same
US6504705B2 (en) * 2000-10-12 2003-01-07 Matsushita Electric Industrial Co., Ltd. Electrolytic capacitor, circuit board containing electrolytic capacitor, and method for producing the same
CN100339918C (zh) * 2001-07-17 2007-09-26 松下电器产业株式会社 固体电解电容器的制造方法
JP3888523B2 (ja) 2001-11-21 2007-03-07 日本カーリット株式会社 三端子薄型アルミ固体電解コンデンサ
US20110127562A1 (en) * 2009-07-23 2011-06-02 Chien-Min Sung Electronic Substrate Having Low Current Leakage and High Thermal Conductivity and Associated Methods
US10285860B2 (en) * 2012-11-02 2019-05-14 Optimedica Corporation Vacuum loss detection during laser eye surgery
EP3104382B1 (en) 2014-02-07 2019-07-31 Murata Manufacturing Co., Ltd. Capacitor with porous metal electrode and method for its manufacturing
KR101906693B1 (ko) * 2014-02-07 2018-10-10 가부시키가이샤 무라타 세이사쿠쇼 콘덴서
TWI475583B (zh) * 2014-05-02 2015-03-01 Univ Nat United 一種奈米金屬線固態電容器結構與製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100564A (ja) * 2001-09-21 2003-04-04 Matsushita Electric Ind Co Ltd 固体電解コンデンサの製造方法
WO2015190278A1 (ja) * 2014-06-11 2015-12-17 株式会社村田製作所 コンデンサ

Also Published As

Publication number Publication date
CN108701544A (zh) 2018-10-23
TWI746518B (zh) 2021-11-21
JPWO2017145700A1 (ja) 2018-11-22
TW201737498A (zh) 2017-10-16
US20180358178A1 (en) 2018-12-13
US11081278B2 (en) 2021-08-03

Similar Documents

Publication Publication Date Title
US10256045B2 (en) Capacitor
TWI646564B (zh) Capacitor
US11081278B2 (en) Capacitor
TWI596630B (zh) 電容器
TWI597747B (zh) Capacitor and its manufacturing method
JP6558439B2 (ja) コンデンサおよびその製造方法
JP6954325B2 (ja) コンデンサおよびその製造方法
US9865400B2 (en) Capacitor
US10249704B2 (en) Capacitor
US20180114647A1 (en) Capacitor and method for manufacturing the capacitor
US20180114640A1 (en) Capacitor
US11348726B2 (en) Capacitor
US20180174760A1 (en) Capacitor
US10074478B2 (en) Capacitor
WO2018174132A1 (ja) コンデンサ
US20170040114A1 (en) Capacitor and manufacturing method therefor
WO2018151025A1 (ja) コンデンサ
JP6907876B2 (ja) 成膜方法
US11710600B2 (en) Multilayer electronic component
US20170040108A1 (en) Capacitor
US20170040113A1 (en) Capacitor

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2018501102

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17756142

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17756142

Country of ref document: EP

Kind code of ref document: A1