JP4591689B2

JP4591689B2 - Ｌｃ複合部品の製造方法

Info

Publication number: JP4591689B2
Application number: JP2005131314A
Authority: JP
Inventors: 栄樹小室; 治篠浦; 由美子尾崎; 明渋江
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2005-04-28
Filing date: 2005-04-28
Publication date: 2010-12-01
Anticipated expiration: 2025-04-28
Also published as: JP2006311203A

Description

本発明は、チップ型ノイズフィルタ等のＬＣ複合部品の製造方法に係り、とくに１００ＭＨｚ以上の高周波領域での使用に適したチップ型のＬＣ複合部品の製造方法に関する。

従来、信号線路等に挿入される高周波ノイズフィルタ用のＬＣ複合部品としては、(1)焼結フェライトのドラムコアに巻線を施したインダクタとチップコンデンサとの組み合わせ、(2)基材に焼結フェライト又は誘電体を用い、基材上に単層又は積層導体パターンを設けたチップインダクタとチップコンデンサとの組み合わせ、(3)フェライト基板上の薄膜コイルとチップコンデンサとの組合せ等がある。例えば、下記特許文献１ではフェライト基板に厚膜によるコンデンサと電気配線孔によるインダクタとを設けた構成が、下記特許文献２には、複合フェライト基板上の薄膜コイルとチップコンデンサとの組合せが開示されている。また、下記特許文献３には、フェライト基板の両面の導体をフェライト基板を貫通する接続導体で接続してインダクタを構成することが開示されている。

特開平６−１６８８４６号公報特開平８−１６７５２２号公報特開２００４−７２８１５号公報

ところで、上記従来技術の場合、インダクタンス（Ｌ）とキャパシタンス（Ｃ）を一体化することは可能であっても、製造工程の制約から大きなＬ、Ｃを有する素子作成は困難であった。このためフィルタ等を構成する場合にその特性が制限されていた。

本発明は、上記の点に鑑み、大きなＬ、Ｃを共に有する高性能ＬＣ複合部品の製造方法を提供することを目的とする。

本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。

上記目的を達成するために、第１の発明に係るＬＣ複合部品の製造方法は、
熱間等方圧加圧法で成形された焼結フェライト基板上に無機酸化物の表面平滑層を基板ポア深さの１〜５倍の膜厚で形成し、前記表面平滑層に鏡面研磨処理を行う平滑層形成工程と、
第１又は第１群の電極層、第２又は第２群の電極層、及び前記第１又は第１群の電極層と第２又は第２群の電極層との間に介在する薄膜誘電体層を有する薄膜コンデンサ素子を前記表面平滑層上に形成するコンデンサ素子形成工程と、
前記コンデンサ素子形成工程で前記薄膜コンデンサ素子を形成後に、導体コイルを前記焼結フェライト基板に設けるインダクタンス素子作製工程とを備えることを特徴としている。

第２の発明に係るＬＣ複合部品の製造方法は、
熱間等方圧加圧法で成形された第１の焼結フェライト基板上に無機酸化物の表面平滑層を基板ポア深さの１〜５倍の膜厚で形成し、前記表面平滑層に鏡面研磨処理を行う平滑層形成工程と、
第１又は第１群の電極層、第２又は第２群の電極層、及び前記第１又は第１群の電極層と第２又は第２群の電極層との間に介在する薄膜誘電体層を有する薄膜コンデンサ素子を前記表面平滑層上に形成するコンデンサ素子形成工程と、
第２の焼結フェライト基板に導体コイルを設けるインダクタンス素子作製工程と、
前記薄膜コンデンサ素子が設けられた第１の焼結フェライト基板と、前記インダクタンス素子が設けられた第２の焼結フェライト基板とを貼り合わせる一体化工程とを備えることを特徴としている。

第３の発明に係るＬＣ複合部品の製造方法は、前記第１又は第２の発明において、前記表面平滑層がＳｉＯ _２層であることを特徴としている。

第４の発明に係るＬＣ複合部品の製造方法は、前記第１から第３のいずれかの発明において、前記鏡面研磨処理がＣＭＰ法によるものであることを特徴としている。

第５の発明に係るＬＣ複合部品の製造方法は、前記第１の発明において、前記インダクタンス素子作製工程を行う前に、前記薄膜コンデンサ素子を覆う保護膜を形成する保護膜形成工程を行うことを特徴としている。

第６の発明に係るＬＣ複合部品の製造方法は、前記第５の発明において、前記保護膜形成工程の後に、前記焼結フェライト基板に貫通孔を形成する孔あけ工程を行うことを特徴としている。

本発明に係るＬＣ複合部品の製造方法によれば、インダクタンス値の大きなインダクタンス素子及びキャパシタンス値の大きな薄膜コンデンサ素子を共に備えるフィルタ等の回路素子を高い歩留まりで能率的に作製可能である。

以下、本発明を実施するための最良の形態として、ＬＣ複合部品の製造方法の実施の形態を図面に従って説明する。

実施の形態１
図１〜図５を用いて本発明に係るＬＣ複合部品の製造方法の実施の形態１を説明する。この実施の形態１は図４の回路図に示すように、２個のインダクタンス素子Ｌ１，Ｌ２の接続点に薄膜コンデンサ素子Ｃ１を接続したＴ型フィルタを構成するものである。図１〜図３のように薄膜コンデンサ素子Ｃ１は焼結フェライト基板１の片面に形成され、インダクタンス素子Ｌ１は焼結フェライト基板１の両面に形成されたスパイラル状コイル導体層１１ａ，１１ｂが焼結フェライト基板１を貫通する貫通導電部としての導通ビア１１ｄで直列接続されたものであり、同様にインダクタンス素子Ｌ２は焼結フェライト基板１の両面に形成されたスパイラル状コイル導体層１２ａ，１２ｂが焼結フェライト基板１を貫通する貫通導電部としての導通ビア１２ｄで直列接続されたものである。２個のインダクタンス素子Ｌ１，Ｌ２の直列接続の両端は焼結フェライト基板１の両端部の端子電極Ｔ１，Ｔ２に導出されている。薄膜コンデンサ素子Ｃ１の一端は導通ビア１３ｄ，１４ｄを通してインダクタンス素子Ｌ１，Ｌ２に接続されており（薄膜コンデンサ素子Ｃ１の最下層の電極がインダクタンス素子Ｌ１，Ｌ２を相互に接続する導体層を兼ねており）、薄膜コンデンサ素子Ｃ１の他端は端子電極Ｔ３に導出されている（Ｔ３はグランド電極として２箇所設けられている）。なお、後述するが、各端子電極Ｔ１，Ｔ２，Ｔ３に接続する外部電極が焼結フェライト基板１の縁部における表裏面及び側面にわたって導電ペースト等で設けられる。

本実施の形態では焼結フェライト基板１としてＮｉＺｎ系フェライト基板を用いる。例えば、Ｆｅ_２Ｏ_３：４０〜５５ｍｏｌ％、ＮｉＯ：５〜３５ｍｏｌ％、ＺｎＯ：１０〜４０ｍｏｌ％、及びＢｉ_２Ｏ_３：１５０〜７５０ｐｐｍのフェライト組成、又はＦｅ_２Ｏ_３：４０〜５５ｍｏｌ％、ＮｉＯ：５〜３５ｍｏｌ％、ＺｎＯ：１０〜４０ｍｏｌ％、ＣｕＯ：５〜１０ｍｏｌ％、及びＭｎＯ_２：０．５〜２ｍｏｌ％のフェライト組成を含む。ＮｉＺｎ系フェライトは、高周波特性が優れており、さらに比抵抗が１×１０^１０Ωｃｍ以上と高いことから貫通導体を形成するにあたって特別な絶縁層が不要である。

またＮｉＺｎ系フェライトは、熱膨張係数が９．５ｐｐｍ／Ｋであり、誘電体であるＢＳＴ（バリウム・ストロンチウム・チタン・オキサイド）の１０ｐｐｍ／Ｋと近似しているため、高温の熱処理を行っても熱応力による膜剥離が生じにくいという利点を有している。ちなみに、熱膨張係数に関して、シリコン：３．５ｐｐｍ／Ｋ、アルミナ：８．０ｐｐｍ／Ｋである。

焼結フェライト基板１は焼結体であるため鏡面研磨加工を行った後でも、微細なポア（欠陥に起因する凹部）が表面に残存する。このポアは基板１上にコンデンサ電極層、薄膜誘電体層の順に積層形成される薄膜コンデンサＣ１の電極間短絡の原因となる。このため、特に熱間等方圧加圧法（以下ＨＩＰと略す）により作製された焼結フェライト基板を用いることが好ましい。ポアを大幅に低減することが可能となるからである。薄膜コンデンサ素子Ｃ１においては、従来の厚膜コンデンサの誘電体膜厚が１〜１００μｍなのに対して、薄膜誘電体膜厚０．０５〜０．５μｍと非常に薄いために、基板上のポアは微細なポアであっても短絡の原因となる。すなわち本発明における薄膜誘電体層とは膜厚が０．０５〜０．５μｍの強誘電体からなる層をいい、前記範囲未満では短絡が発生しやすく、前記範囲を超えるとコンデンサの容量が小さくなる。

ＨＩＰはアルゴンガスを圧力媒体とするものであり、好ましくは、０．５ｔ／ｃｍ^２以上の圧力と１２００℃以上の条件で、焼成後のフェライト基板を処理することで、基板表面が緻密となりポアを大幅に低減させることができる。例えば、ＨＩＰによる焼結フェライト基板をＨＩＰ品、ＨＩＰを用いない焼結フェライト基板を通常品としたとき、焼結フェライト基板上に形成された薄膜コンデンサの短絡率は以下のようになる。

ＨＩＰ品：ＳｉＯ_２膜厚５μｍでコンデンサ短絡率０／１０
通常品：ＳｉＯ_２膜厚５μｍでコンデンサ短絡率８／１０
（但しＳｉＯ_２膜は基板表面に形成された表面平滑層である）

また、高い誘電率を得るためには４００〜１０００℃の温度での誘電体の熱処理が不可欠である。この熱処理温度に耐熱性を有する表面平滑層を焼結フェライト基板に設けることが好ましい。このため、表面平滑層としては、広く使用されているポリイミド等の有機物は用いることができず、無機酸化物を用いる。本発明における無機酸化物層とは、その構成元素に炭素を含まず４００〜１０００℃の酸化性雰囲気下熱処理においても耐熱性を有する酸化物であり、好ましくは、酸化シリコン、アルミナ等が用いられ、ＣＶＤ、ゾルゲル、スパッタ等の公知の方法で形成でき、基板ポア深さの１〜５倍程度の膜厚が好ましい。例えば、焼結フェライト基板１のポア深さが２μｍ程度の場合、表面平滑層としてのＳｉＯ_２膜厚とコンデンサ短絡率との関係は以下の通りとなる。

ＨＩＰ品：ＳｉＯ_２膜厚１μｍでコンデンサ短絡率５／１０
ＨＩＰ品：ＳｉＯ_２膜厚２．５μｍでコンデンサ短絡率１／１０
ＨＩＰ品：ＳｉＯ_２膜厚５μｍでコンデンサ短絡率０／１０

焼結フェライト基板１の片面には、インダクタンス素子Ｌ１，Ｌ２より先に薄膜コンデンサ素子Ｃ１が形成される。薄膜コンデンサ素子Ｃ１は、単層の場合、表面平滑層上に形成される最下層となる第１の電極層、薄膜誘電体層、これを介して積層形成される第２の電極層とで構成される。また、薄膜コンデンサ素子Ｃ１が、多層の場合、表面平滑層上に形成される最下層となる電極層を含む第１群の電極層とこれと対向する第２群の電極層と、前記第１群の電極層と第２群の電極層との間にそれぞれ介在する薄膜誘電体層とで構成される。なお、薄膜コンデンサ素子Ｃ１の各電極層及び薄膜誘電体層はスパッタ等の乾式薄膜形成法で形成される。

一方、インダクタンス素子Ｌ１，Ｌ２は、焼結フェライト基板１の両面に形成した電気めっき下地膜をフォトリソグラフィー技術によりパターニングし、電気めっきにより所要厚みの銅等のスパイラル状コイル導体層１１ａ，１１ｂ及びスパイラル状コイル導体層１２ａ，１２ｂを形成する。なお、焼結フェライト基板１を貫通して表裏のコイル導体層同士を接続したり、コイル導体層端部と薄膜コンデンサ素子Ｃ１の電極層とを接続したりする貫通導電部はレーザー加工やマイクロドリリング等で焼結フェライト基板１に貫通孔を形成後に導体ペーストを充填して形成する。

前記端子電極Ｔ１，Ｔ２，Ｔ３は、コイル導体層と同時にパターニングし、電気めっきにより所要厚みの銅等の導体層とすることができる。

以下、製造手順の一例を図２等を用いて説明する。実際の製造においては、ＬＣ複合部品を多数個形成可能な寸法に切断加工された焼結フェライト基板（ウェハ）に対して多数個のＬＣ複合部品を同時に形成するが、ここでは１個のＬＣ複合部品について図示して説明している。

最初に、焼結フェライト基板１（ＨＩＰ品）に対して平滑層形成工程で表面平滑層を形成する。すなわち、図２（Ａ）,（Ｂ）の焼結フェライト基板１（Ｃ１形成前）を、コロイダルシリカを用い鏡面研磨処理し、９００℃熱処理後に、ＣＶＤ法により表面平滑層１５としてのＳｉＯ_２層を１０μｍ成膜した。その後、ＣＭＰ法により鏡面研磨処理を行った。

次に、コンデンサ素子形成工程で図２（Ａ）,（Ｂ）のように薄膜コンデンサ素子Ｃ１を形成する。このコンデンサ素子の形成は、まず、下部電極下地層２０として、ＴｉＯ_２をスパッタ法により１０ｎｍ成膜した後、ＴｉＯ_２層の安定化のため９００℃、酸素雰囲気下で１５分間の熱処理を行った。その後、第１の電極層２１として白金をスパッタ法により２００ｎｍ成膜し、６００℃にて熱処理後、下部電極形状にパターニングした。下地層２０は表面平滑層１５と電極層２１との密着性向上のための層であり、酸化チタンの他に、酸化タンタル、アルミナ等を用いることができる。なお、表面平滑層として酸化チタン、酸化タンタル、アルミナを用いた場合には下地層２０を省くことが可能である。すなわち表面平滑層が下地層を兼ねることとなり、工程簡略化が可能となり特に好ましい。

薄膜コンデンサ素子の電極層には白金、金、ニッケル、銅、又は、これらを主成分とする合金を用い、特に好ましくは、耐熱性に優れた白金である。また、金の上に白金を成膜した多層膜や、酸化イリジウム等の導電性酸化物を形成した多層膜を用いることも可能である。電極層成膜後に、後工程の薄膜誘電体層の成膜温度、あるいは誘電体層成膜後の熱処理温度以上の温度で熱処理を行う。これは電極層に用いる白金の構造の熱処理による変化、あるいは膜からのガス放出を予め行っておくためである。

第１の薄膜誘電体層３１として、ＢＳＴ（Ｂａ、Ｓｒ）ＴｉＯ_３、をスパッタ法により、５５０℃にて、２００ｎｍ成膜し、パターニングした。誘電体層としては、ＢＳＴ以外にも公知の高誘電率材料、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、等を用いることができるが、鉛を含まず高誘電率であることから特にＢＳＴが好ましい。

上部電極層となる第２の電極層２２として白金等（第１の電極層２１と同様）をスパッタ法により２００ｎｍ成膜し、パターニングし、６００℃で熱処理した。

上記と同様に、更に、第２の薄膜誘電体層３２、第３の電極層２３、第３の薄膜誘電体層３３、第４の電極層２４を形成した。第１の電極層２１と第３の電極層２３は電気的に接続されて第１群の電極層を構成し、第２の電極層２２と第４の電極層２４は電気的に接続されて第２群の電極層を構成しており、誘電体層３層構造の多層薄膜コンデンサ構造となっている。

その後、薄膜誘電体層の特性向上のため、６００℃、酸素雰囲気化で２０分間の熱処理を行った。

インダクタンス素子Ｌ１，Ｌ２のコイル導体層１１ａ，１１ｂ，１２ａ，１２ｂを焼結フェライト基板１に形成するためのインダクタンス素子作製工程に先立って、貫通導電部形成工程を行う。

まず、レーザー加工による焼結フェライト基板１への貫通孔形成前に、保護膜形成工程において、基板全面に保護膜（下層）３５を構成する下地層として図２（Ｂ）のようにアルミナ膜をスパッタ法により０．１μｍ形成し、さらに保護膜（上層）３６としてポリイミド膜を４μｍスピンコートし、パターニングし、硬化処理することで、薄膜コンデンサ構造の部分を保護した。前記アルミナ膜はポリイミド膜と白金膜（薄膜コンデンサ素子の電極層）の密着性改善のための下地層であると同時に、ポリイミドに比べて水分透過性が少ないため保護膜としても機能する。なお、レーザー加工前に形成するのは、レーザー加工時に加工残渣が基板（ウェハ）表面に飛び散ることから生じるコンデンサ部分の短絡を防止するためである。すなわち本発明における保護層とは、主としてはレーザーによる加工工程における薄膜コンデンサ構造部分の保護のための層であり、この目的のためには、柔軟性のある有機物保護膜、好ましくはポリイミド膜、が１〜１０μｍ形成されていることが好ましい。前記範囲未満では薄膜コンデンサ構造が短絡を起こす場合があり前記範囲を超えると保護膜の応力により剥離が生じる。本発明においては薄膜コンデンサ構造を形成し薄膜誘電体膜の特性改善のための高温熱処理後に保護膜を形成するため、保護膜に高温酸化雰囲気での耐熱性は不要となる。このため前記のような有機物保護膜を使用することが可能である。なお、無機物保護層は硬く柔軟性に乏しいためレーザー加工時における加工残さによる衝撃を吸収できす薄膜コンデンサ構造部分にダメージを引き起こすことがあり、また厚く成膜するには時間がかかりさらに応力が高い。

図２（Ｃ）,（Ｄ）のように、孔あけ工程ではレーザー加工により焼結フェライト基板１の所定位置に貫通孔４０を形成した。実施の形態１では、図３に示すように、表側のコイル導体層１１ａ，１２ａと裏側のコイル導体層１１ｂ，１２ｂ同士を接続する位置、裏側のコイル導体層１１ｂ，１２ｂ端部と薄膜コンデンサ素子Ｃ１の最下層電極層２１とを接続する位置に、貫通孔４０がそれぞれ形成される。この場合、例えば、基板裏面よりレーザーにて貫通孔４０を形成する。形成された各貫通孔４０に、主に基板裏面から銀（Ａｇ）ペーストをフィリング（充填）し焼成することで導通ビア（貫通導電部となる）を作製する。

前記貫通孔を作製するレーザー加工機は、ＥＳＩ社製ＵＶＬＡＳＥＲを用い、裏面よりスパイラル方式にて加工した。レーザー出力１．８Ｗの条件で、入射孔径１１０μｍ、出射口径６０μｍの貫通孔を得た。

これらの貫通孔はマイクロドリリングなどの方法でも作成できるが、位置精度、加工時間からレーザー加工が好ましい。

なお、フェライト基板の焼結前に貫通孔さらには貫通孔内部の導電体化をしておくことも可能ではあるが、焼結の際に収縮し、貫通孔の位置精度が劣化する。このため、薄膜コンデンサ素子の電極層との位置ずれを生じるため、また、コンデンサ特性向上のための高温熱処理で貫通孔の変形、導電性が劣化するため、コンデンサ素子形成後に貫通孔を形成することが好ましい。

貫通孔を通じて基板両面の電気的接続を得るための導電性材料の例としては、銀や銅を挙げることができる。導電性材料は、貫通孔を完全に充填してもよいし、貫通孔の内面に付着しているだけでもよい。ペーストのフィリング方法としては、スキージングによる方法が最も簡便である。洗浄、１次フィリング、追加フィリング、仮硬化、最終フィリング、本硬化の手順で進める。レーザー加工後の基板は、純水中超音波洗浄後、表裏面に付着した加工残滓を拭き取り、洗浄を行う。

ペーストのフィリング方法の具体例を説明すると、例えば、基板裏面の貫通孔のある部分にＡｇペーストを塗布して、スキージングによりペーストを充填していく。数回スキージ後、ホットプレート上で裏面を上にして、４５℃３０秒間乾燥する。すぐに今度は基板表面を上にして３０秒間乾燥する。この操作を４回繰り返す。次に、同様なＡｇペースト充填を再度行った後、５０℃温風乾燥を１０分行い、その後１２０℃まで昇温して１０分間乾燥する。以上が１次フィリングである。表裏面の状態を顕微鏡にて観察して、必要に応じＡｇペーストを追加フィリングし、硬化させる前までに、表裏面ともビア以外に付着したペーストを除去する。ドライ（Ｄｒｙ）拭き取りにて多くは除去されるが、必要に応じて水又はＩＰＡを使い拭き取る。これを２３０℃１０分で仮硬化し、再度表裏面の観察を行う。状況に応じＡｇペーストを充填し、最終フィリングとする。これを２３０℃５０分間硬化させる。なお、フィリングは、銅めっきによることも可能である。

前記貫通導電部形成工程において焼結フェライト基板１に貫通導電部を形成した後、インダクタンス素子作製工程を行う。インダクタンス素子Ｌ１，Ｌ２の薄膜銅コイル層作製のための電気めっき下地膜として、基板両面に、厚さ５ｎｍのチタン、厚さ２００ｎｍの銅を順にスパッタ法により全面に成膜した。フォトレジストを１０μｍ塗布し、めっきコイルパターンのフォトマスクを用い露光、現像した。電気めっき法により、硫酸銅めっき浴を用い、両面のコイル導体層となるパターン部分に銅めっき膜を１０μｍ厚に成膜した。さらに、前記フォトレジストの剥離、イオンミリングにより、不要な下地スパッタ膜を取り去る。これにより、図２（Ｅ）（並びに図１（Ａ）,（Ｂ）参照）のように所望コイルパターンのコイル導体層１１ａ，１１ｂ及びコイル導体層１２ａ，１２ｂを有するインダクタンス素子Ｌ１，Ｌ２が基板両面に形成される。なお、端子電極Ｔ１，Ｔ２，Ｔ３は、コイル導体層と同時にパターニングすることで、電気めっきにより所要厚みの導体層として形成される。

以後、焼結フェライト基板（ウェハ）に対して多数個のＬＣ複合部品を同時に形成している場合、１個のＬＣ複合部品に相当する寸法に基板を切断し、切断して得られた１個のＬＣ複合部品チップの端部（端子電極Ｔ１，Ｔ２，Ｔ３が位置する基板の縁部）に図２（Ｆ）のように導電ペーストを塗布、焼き付けして外部電極５０が形成される。

この実施の形態１によれば、次の通りの効果を得ることができる。

(1) 焼結フェライト基板１の両面にスパイラル状コイル導体層を形成してなるインダクタンス素子Ｌ１，Ｌ２と、焼結フェライト基板１上に表面平滑層１５を介して薄膜コンデンサ素子Ｃ１とを形成したので、インダクタンス値の大きなインダクタンス素子及びキャパシタンス値の大きな薄膜コンデンサ素子を共に備えるフィルタ等の回路素子を実現できる。例えば、０．５μＦの薄膜コンデンサ素子１個と、２μＨのインダクタンス素子２個を、２０１２（長さ２ｍｍ、幅１．２ｍｍ）形状のチップ部品の中に、作りこむことができる。

(2) 焼結フェライト基板１として表面が緻密なＨＩＰ品を用い、かつ適切な厚み（基板ポア深さの１〜５倍の膜厚）の表面平滑層１５を形成しておくことで、薄膜コンデンサ素子Ｃ１の短絡率を大幅に低減、乃至短絡率を零にすることができ、製品歩留まりの向上、信頼性の向上を図ることができる。

(3) 薄膜コンデンサ素子Ｃ１は多層構造とすることで、キャパシタンス値の大幅増大を図ることができる。図５は薄膜コンデンサ素子Ｃ１の薄膜誘電体層が３層であり、第１の電極層２１、第１の薄膜誘電体層３１、第２の電極層２２、第２の薄膜誘電体層３２、第３の電極層２３、第３の薄膜誘電体層３３、及び第４の電極層２４を順次積層した場合の写真図であり、各薄膜誘電体層の膜厚は１８０ｎｍで結晶化処理されている。このときの、容量密度（μＦ／ｃｍ^２）は約１２μＦ／ｃｍ^２であり、従来に無い相当大きな値となっている。

実施の形態２
図６〜図８を用いて本発明の実施の形態２を説明する。この実施の形態２は図８の回路図に示すように、相互に結合した２個のインダクタンス素子Ｌ３，Ｌ４（すなわちトランス）の４つの端部のうちの３つに薄膜コンデンサ素子Ｃ２，Ｃ３，Ｃ４を接続した共振回路又はフィルタ回路を構成するものである。図６（Ａ）,（Ｂ）のように薄膜コンデンサ素子Ｃ２，Ｃ３，Ｃ４は焼結フェライト基板１の片面に形成され、図７（図７ではコンデンサ素子の図示省略）のようにインダクタンス素子Ｌ３は焼結フェライト基板１の両面に形成されたコイル導体層１３ａ，１３ｂが焼結フェライト基板１を貫通する貫通導電部としての導通ビア１３ｅで直列接続され、基板１の所定領域を周回するソレノイド状コイル導体を構成したものであり、同様にインダクタンス素子Ｌ４は基板１の両面に形成されたコイル導体層１４ａ，１４ｂが基板１を貫通する導通ビア１４ｅで直列接続され、前記所定領域を周回するソレノイド状コイル導体を構成したものである。

相互に結合した２個のインダクタンス素子Ｌ３，Ｌ４の両端はそれぞれ焼結フェライト基板１の両端部の端子電極Ｔ４，Ｔ５，Ｔ６，Ｔ７に導出されている。薄膜コンデンサ素子Ｃ２，Ｃ３，Ｃ４の一端は端子電極Ｔ４，Ｔ６，Ｔ７に接続されており（薄膜コンデンサ素子の最下層の電極が端子電極に接続しており）、薄膜コンデンサ素子Ｃ２，Ｃ３，Ｃ４の他端は２箇所のグランド端子電極ＧＮＤに導出されている。各端子電極Ｔ４，Ｔ５，Ｔ６，Ｔ７及びグランド端子電極ＧＮＤに接続する外部電極が焼結フェライト基板１の縁部における表裏面及び側面にわたって導電ペースト等で設けられる。

なお、その他の構成及び製法は前述した実施の形態１と同様であり、同一又は相当部分に同一符号を付して説明を省略する。

この実施の形態２では、相互に結合した２個のインダクタンス素子Ｌ３，Ｌ４を焼結フェライト基板１の所定領域を周回するソレノイド状コイル導体として形成するため、インダクタンス値が大きく、結合度の高いトランスを有する回路を実現できる。また、各薄膜コンデンサ素子Ｃ２，Ｃ３，Ｃ４は実施の形態１と同様の製法で形成することで、大きなキャパシタンスで信頼性の高いコンデンサが得られる。

実施の形態３
図９及び図１０を用いて本発明の実施の形態３を説明する。この実施の形態３は図１０の回路図に示すように、相互に結合した２個のインダクタンス素子Ｌ５，Ｌ６（すなわちトランス）にそれぞれ薄膜コンデンサ素子Ｃ５，Ｃ６を直列接続した共振回路又はフィルタ回路を構成するものである。図９（Ａ）のように薄膜コンデンサ素子Ｃ５，Ｃ６は焼結フェライト基板１の片面に形成され、インダクタンス素子Ｌ５，Ｌ６も同じ面にダブルスパイラル状コイル導体層１５，１６として形成される。この場合、コイル導体層１５，１６の間隔が狭いため、所要の結合度を得ることができる。図９（Ｂ）の焼結フェライト基板１の裏面に形成された接続導体層１７，１８は貫通ビアを通してコイル導体層１５，１６と薄膜コンデンサ素子Ｃ５，Ｃ６とを接続するものである。

相互に結合した２個のインダクタンス素子Ｌ３，Ｌ４と薄膜コンデンサ素子Ｃ５，Ｃ６との直列接続はそれぞれ焼結フェライト基板１の両端部の端子電極Ｔ８，Ｔ９，Ｔ１０，Ｔ１１に導出されている。これらの端子電極に接続する外部電極は焼結フェライト基板１の縁部における表裏面及び側面にわたって導電ペースト等で設けられる。

この実施の形態３では、相互に結合した２個のインダクタンス素子Ｌ５，Ｌ６を、焼結フェライト基板１の片面に形成されたダブルスパイラル状コイル導体層を有する構成とするため、貫通ビアの個数が少なくて製造容易である。また、各薄膜コンデンサ素子Ｃ５，Ｃ６は実施の形態１と同様の製法で形成することで、大きなキャパシタンスで信頼性の高いコンデンサが得られる。

実施の形態４
図１１は本発明の実施の形態４を示す。この実施の形態４も図１０の回路図に示すように、相互に結合した２個のインダクタンス素子Ｌ５，Ｌ６（すなわちトランス）にそれぞれ直接に薄膜コンデンサ素子Ｃ５，Ｃ６を接続した共振回路又はフィルタ回路を構成するものである。但し、インダクタンス素子Ｌ５は焼結フェライト基板１の両面に形成されたコイル導体層１５ａ，１５ｂが焼結フェライト基板１を貫通する導通ビアで直列接続され、基板１の所定領域を周回するソレノイド状コイル導体を構成したものであり、同様にインダクタンス素子Ｌ６は基板１の両面に形成されたコイル導体層１６ａ，１６ｂが基板１を貫通する導通ビアで直列接続され、前記所定領域を周回するソレノイド状コイル導体を構成したものである。

その他の構成及び製法は前述した実施の形態３と同様であり、同一又は相当部分に同一符号を付して説明を省略する。

この実施の形態４では、相互に結合した２個のインダクタンス素子Ｌ５，Ｌ６が、焼結フェライト基板１の所定領域を周回するソレノイド状コイル導体を有するため、インダクタンス値が大きく、結合度の高いトランスを有する回路を実現できる。

実施の形態５
図１２及び図１３を用いて本発明の実施の形態５を説明する。この実施の形態５は図１３の回路図に示すように、インダクタンス素子Ｌ７の一端に薄膜コンデンサ素子Ｃ７を接続したＬ型フィルタを構成するものである。図１２（Ａ）のように薄膜コンデンサ素子Ｃ７は焼結フェライト基板１の片面に形成され、インダクタンス素子Ｌ７は焼結フェライト基板１の両面に形成されたコイル導体層１７ａ，１７ｂが焼結フェライト基板１を貫通する導通ビアで直列接続され、基板１の所定領域を周回するソレノイド状コイル導体を構成したものである。

インダクタンス素子Ｌ７の両端は焼結フェライト基板１の両端部の端子電極Ｔ１２，Ｔ１３に導出されている。薄膜コンデンサ素子Ｃ７の一端はインダクタンス素子Ｌ７に接続されており、薄膜コンデンサ素子Ｃ７の他端は端子電極Ｔ１４に導出されている（Ｔ１４はグランド電極として２箇所設けられている）。

この実施の形態５では、インダクタンス素子Ｌ７が、焼結フェライト基板１の所定領域を周回するソレノイド状コイル導体を有するため、インダクタンス値を大きくできる。また、薄膜コンデンサ素子Ｃ７は実施の形態１と同様の製法で形成することで、大きなキャパシタンスで信頼性の高いコンデンサが得られる。

実施の形態６
図１４は本発明の実施の形態６を説明する。この実施の形態６も図１３の回路図に示すように、インダクタンス素子Ｌ７の一端に薄膜コンデンサ素子Ｃ７を接続したＬ型フィルタを構成するものである。図１４（Ａ）のように薄膜コンデンサ素子Ｃ７は焼結フェライト基板１の片面に形成され、図１４（Ａ）,（Ｂ）のようにインダクタンス素子Ｌ７は焼結フェライト基板１の両面に形成されたスパイラル状コイル導体層１７ｃ，１７ｄが焼結フェライト基板１を貫通する導通ビア（１７ｃ，１７ｄの中心部同士を接続する）で直列接続されたものである。

その他の構成及び製法は前述した実施の形態５と同様であり、同一又は相当部分に同一符号を付して説明を省略する。

この実施の形態６では、インダクタンス素子Ｌ７が、焼結フェライト基板１の両面に形成されたスパイラル状コイル導体層１７ｃ，１７ｄの直列接続を有するため、インダクタンス値を大きくできる。また、薄膜コンデンサ素子Ｃ７は実施の形態１と同様の製法で形成することで、大きなキャパシタンスで信頼性の高いコンデンサが得られる。

実施の形態７
図１５〜図１７を用いて本発明の実施の形態７を説明する。この実施の形態７は図１７の回路図に示すように、２個のインダクタンス素子Ｌ８，Ｌ９の接続点に薄膜コンデンサ素子Ｃ８を接続したＴ型フィルタを構成するものである。この場合、図１５（Ａ）のように焼結フェライト基板１の一方の面（表側）に薄膜コンデンサ素子Ｃ８が、図１５（Ｂ）のように他方の面（裏側）にそれぞれスパイラル状コイル導体層１８，１９を有するインダクタンス素子Ｌ８，Ｌ９が形成されている。

スパイラル状コイル導体層１８，１９は、図１６に示すように、焼結フェライト基板１に形成された導通ビア１８ａ，１９ａで薄膜コンデンサ素子Ｃ８の最下層の電極層２１にそれぞれ接続しているが、最下層の電極層２１は膜厚が薄く、直流抵抗が比較的高い場合があるため、さらに薄膜コンデンサ素子Ｃ８の上層の電極層２２，２４を非接触で貫通するように前記導通ビア１８ａ，１９ａを延長し、コイル導体層１８，１９の形成と同時に両導通ビア１８ａ，１９ａを接続する接続導体層５０（コイル導体層と同様の厚みを確保できる）を形成している。これにより、インダクタンス素子Ｌ８，Ｌ９を相互に充分低い直流抵抗の接続導体で接続可能であり、電流容量の増大に寄与できる。

なお、インダクタンス素子Ｌ８，Ｌ９が焼結フェライト基板１の裏面のみのスパイラル状コイル導体層１８，１９で形成されている場合、比較的インダクタンス値が小さいが、磁性材のフェライトペーストを各コイル導体層表面に５μｍ程度塗布し、別の磁性材の焼結フェライト基板をフェライトペーストを介して接着する構造として、インダクタンス値の増大を図る構成としてもよい。前記フェライトペーストとしては、ＮｉＺｎ系フェライトを粉砕した粉末に、結合剤（ポリビニルブチラール）、溶剤（エチルセロソルブ）をスパイラルミキサーを用いて混合し、さらにビーズミルにて混練分散したもの等を使用できる。

さらに、別の焼結フェライト基板を貼り付ける代わりに、フェライトペーストの肉厚を充分大きくして各コイル導体層を覆うように塗布する構造であってもよい。

その他の構成及び製法は前述した実施の形態１と同様であり、同一又は相当部分に同一符号を付して説明を省略する。

この実施の形態７では、インダクタンス素子Ｌ８，Ｌ９相互の接続を低い直流抵抗で接続でき、電流容量の増大を図り得る。また、コイル導体層上への別の焼結フェライト基板の貼り付けやフェライトペーストの塗布により、基板１の片面のみに形成されたコイル導体層１８，１９であっても必要なインダクタンス値を確保できる。薄膜コンデンサ素子Ｃ８は実施の形態１と同様の製法で形成することで、大きなキャパシタンスで信頼性の高いコンデンサが得られる。

実施の形態８
図１８は本発明の実施の形態８を示す。この実施の形態８は前述の実施の形態１と同様回路のＴ型フィルタを構成するものである。但し、図１８（Ａ）のようにインダクタンス素子Ｌ１０，Ｌ１１は焼結フェライト基板１の片面（表側）に形成されたスパイラル状コイル導体層１０ｃ，１１ｃでそれぞれ形成されており、図１８（Ｂ）のように基板１の裏側には薄膜コンデンサ素子Ｃ１と接続するための接続導体層５１が形成されている。

なお、インダクタンス素子Ｌ１０，Ｌ１１が焼結フェライト基板１の片面のみのスパイラル状コイル導体層１０ｃ，１１ｃで形成されている場合、比較的インダクタンス値が小さいが、フェライトペーストを各コイル導体層表面に５μｍ程度塗布し、別の焼結フェライト基板をフェライトペーストを介して接着する構造として、インダクタンス値の増大を図る構成としてもよいし、別の焼結フェライト基板を貼り付ける代わりに、フェライトペーストの肉厚を充分大きくして各コイル導体層を覆うように塗布する構造であってもよい。

この実施の形態８では、インダクタンス素子Ｌ１０，Ｌ１１がそれぞれ片側スパイラル状コイル導体層を有すれば足り、製造が容易である。また、コイル導体層上への別の焼結フェライト基板の貼り付けやフェライトペーストの塗布により、基板１の片面のみに形成されたコイル導体層であっても必要なインダクタンス値を確保できる。薄膜コンデンサ素子Ｃ１は実施の形態１と同様の製法で形成することで、大きなキャパシタンスで信頼性の高いコンデンサが得られる。

実施の形態９
図１９は本発明の実施の形態９を示す。この実施の形態９は前述の実施の形態１と同様回路のＴ型フィルタを構成するものである。但し、インダクタンス素子Ｌ１２は図１９（Ａ）,（Ｂ）のように焼結フェライト基板１の両面（表裏面）に形成されたコイル導体層６１ａ，６１ｂが焼結フェライト基板１を貫通する導通ビアで直列接続され、基板１の第１の領域を周回するソレノイド状コイル導体を構成したものであり、同様にインダクタンス素子Ｌ１３は基板１の両面に形成されたコイル導体層６２ａ，６２ｂが基板１を貫通する導通ビアで直列接続され、基板１の第２の領域を周回するソレノイド状コイル導体を構成したものである。

この実施の形態９では、インダクタンス素子Ｌ１２，Ｌ１３がそれぞれ基板の一部を周回するソレノイド状コイル導体を有するため、充分大きなインダクタンス値を実現できる。また、薄膜コンデンサ素子Ｃ１は実施の形態１と同様の製法で形成することで、大きなキャパシタンスで信頼性の高いコンデンサが得られる。

実施の形態１０
図２０は本発明の実施の形態１０を示す。この実施の形態１０は前述の実施の形態１と同様回路のＴ型フィルタを構成するものである。但し、薄膜コンデンサ素子Ｃ９を設ける焼結フェライト基板１とは別にインダクタンス素子Ｌ１４，Ｌ１５を設ける焼結フェライト基板２を用い、両焼結フェライト基板１，２を一体化工程において貼り合わせる構成である。

図２０（Ａ）に示すように、焼結フェライト基板１の片面には前述の実施の形態１と同様の薄膜コンデンサ素子Ｃ９が形成され、この薄膜コンデンサ素子Ｃ９の最上層の電極層２４に接続用バンプ６５ａ，６５ｂが設けられている。一方、図２０（Ｂ）に示すように、焼結フェライト基板２の片面にはスパイラル状コイル導体層１４ｃ，１５ｃを有するインダクタンス素子Ｌ１４，Ｌ１５がそれぞれ形成されている。そして、図２０（Ｃ）の一体化工程にて接続用バンプ６５ａ，６５ｂがスパイラル状コイル導体層１４ｃ，１５ｃの中心部に当接する状態で接続用バンプ６５ａ，６５ｂをスパイラル状コイル導体層１４ｃ，１５ｃの中心部に電気的、機械的に接合し、両焼結フェライト基板１，２を貼り合わせる。貼り合わせ後、フェライトペーストを両焼結フェライト基板間の隙間に充填する。

この実施の形態１０では、インダクタンス素子Ｌ１４，Ｌ１５のスパイラル状コイル導体層が焼結フェライト基板１，２で挟まれるため、インダクタンス値を充分大きくすることができる。また、焼結フェライト基板１，２に貫通ビアを設ける必要がない利点がある。

実施の形態１１
図２１（Ａ）,（Ｂ）,（Ｃ）は本発明の実施の形態１１を示す。この実施の形態１１は前述の実施の形態１と同様回路のＴ型フィルタを構成するものである。但し、薄膜コンデンサ素子Ｃ１０及びその保護層３７を設けた焼結フェライト基板１の周囲を周回するように絶縁被覆銅線等の巻線によりインダクタンス素子Ｌ１６，Ｌ１７のコイル導体７１，７２が形成されている。コイル導体７１，７２の接続点に相当する巻線部分は絶縁被覆が剥離されて、薄膜コンデンサ素子Ｃ１０の最上層の電極層２４上に設けられた接続導体凸部７３に接続されている。

この実施の形態１１では、インダクタンス素子Ｌ１６，Ｌ１７が焼結フェライト基板１の周囲を周回する線材の巻線構造を持つため、インダクタンス値を充分大きくすることができる。また、焼結フェライト基板１に貫通ビアを設ける必要がない利点がある。

実施の形態１２
図２２（Ａ）,（Ｂ）は本発明の実施の形態１２を示す。この実施の形態１２は前述の実施の形態１と同様回路のＴ型フィルタを構成するものである。但し、薄膜コンデンサ素子Ｃ１１、インダクタンス素子Ｌ１８，１９のスパイラル状コイル導体層７４，７５は焼結フェライト基板１の片側の同じ面上に形成されている。そして、薄膜コンデンサ素子Ｃ１１の最上層の電極層２４上に設けられた接続導体凸部７６と、スパイラル状コイル導体層７４，７５の中心部に設けられた接続導体凸部７４ａ，７５ａとを、コイル導体層７４，７５を覆う絶縁層７７（フェライトペーストを使用する場合もある）上に設けた接続導体層７８にて接続している。さらに、接続導体層７８を覆うように絶縁層７９（フェライトペーストを使用する場合もある）を設ける。

この実施の形態１２では、薄膜コンデンサ素子Ｃ１１、インダクタンス素子Ｌ１８，１９のスパイラル状コイル導体層７４，７５が焼結フェライト基板１の片側の同じ面上に形成されており、焼結フェライト基板１に貫通ビアを設ける必要がないので、製造容易であり、安価に製造可能である。

実施の形態１３
図２３（Ａ）,（Ｂ）,（Ｃ）は本発明の実施の形態１３を示す。この実施の形態１３は前述の実施の形態１と同様回路のＴ型フィルタを構成するものである。この場合、図２３（Ａ）のように焼結フェライト基板１の一方の面（表側）に薄膜コンデンサ素子Ｃ１２が、図２３（Ｂ）のように他方の面（裏側）にそれぞれスパイラル状コイル導体層８０，８１を有するインダクタンス素子Ｌ２０，Ｌ２１が形成されている。

図２３（Ｃ）に示すように、スパイラル状コイル導体層８０，８１は焼結フェライト基板１に形成された導通ビア８０ａ，８１ａで薄膜コンデンサ素子Ｃ１２の最下層の電極層２１にそれぞれ接続している。

なお、インダクタンス素子Ｌ２０，Ｌ２１が焼結フェライト基板１の裏面のみのスパイラル状コイル導体層８０，８１で形成されている場合、比較的インダクタンス値が小さいが、フェライトペーストを各コイル導体層表面に５μｍ程度塗布し、別の焼結フェライト基板をフェライトペーストを介して接着する構造として、インダクタンス値の増大を図る構成としてもよい。さらに、別の焼結フェライト基板を貼り付ける代わりに、フェライトペーストの肉厚を充分大きくして各コイル導体層を覆うように塗布する構造であってもよい。

この実施の形態１３では、インダクタンス素子Ｌ２０，Ｌ２１のコイル導体層上への別の焼結フェライト基板の貼り付けやフェライトペーストの塗布により、基板１の片面のみに形成されたコイル導体層８０，８１であっても必要なインダクタンス値を確保できる。薄膜コンデンサ素子Ｃ１２は実施の形態１と同様の製法で形成することで、大きなキャパシタンスで信頼性の高いコンデンサが得られる。

なお、各実施の形態において、薄膜コンデンサ素子を設ける焼結フェライト基板はＨＩＰ品であることが望ましいが、薄膜コンデンサ素子を設けていない貼り合わせのための焼結フェライト基板はＨＩＰ品である必要はない。

以上本発明の実施の形態について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。

本発明の実施の形態１であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。実施の形態１の場合の製造工程の説明図である。実施の形態１のＬＣ複合部品の上面側及び底面側素子配置を示す斜視図である。実施の形態１のＬＣ複合部品の回路図である。実施の形態１における薄膜コンデンサ素子の断面構造を示す写真図である。本発明の実施の形態２であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。実施の形態２におけるインダクタンス素子の構造を示す斜視図である。実施の形態２のＬＣ複合部品の回路図である。本発明の実施の形態３であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。実施の形態３のＬＣ複合部品の回路図である。本発明の実施の形態４であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。本発明の実施の形態５であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。実施の形態５のＬＣ複合部品の回路図である。本発明の実施の形態６であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。本発明の実施の形態７であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。実施の形態７における焼結フェライト基板表側の要部拡大断面図である。実施の形態７のＬＣ複合部品の回路図である。本発明の実施の形態８であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。本発明の実施の形態９であって、（Ａ）はＬＣ複合部品の表側パターンの平面図、（Ｂ）は前記ＬＣ複合部品の底面側パターンを示す透視図である。本発明の実施の形態１０であって、（Ａ）はＬＣ複合部品の薄膜コンデンサ素子を設けた焼結フェライト基板の平面図、（Ｂ）は前記ＬＣ複合部品のインダクタンス素子を設けた焼結フェライト基板の平面図、（Ｃ）は両焼結フェライト基板を貼り合わせる状態を説明する側面図である。本発明の実施の形態１１であって、（Ａ）はＬＣ複合部品の平面図、（Ｂ）は同底面図、（Ｃ）は同側断面図である。本発明の実施の形態１２であって、（Ａ）はＬＣ複合部品の平面図、（Ｂ）は同側断面図である。本発明の実施の形態１３であって、（Ａ）はＬＣ複合部品の平面図、（Ｂ）は同底面図、（Ｃ）は同側断面図である。

符号の説明

１，２焼結フェライト基板
１０ｃ，１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ，１４ｃ，１５，１５ａ，１５ｂ，１５ｃ，１６，１６ａ，１６ｂ，１７ａ，１７ｂ，１７ｃ，１７ｄ，１８，１９，６１ａ，６１ｂ，６２ａ，６２ｂ，７４，７５，８０，８１コイル導体層
１１ｄ，１２ｄ，１３ｄ，１３ｅ，１４ｄ，１４ｅ，１８ａ，１９ａ，８０ａ，８１ａ導通ビア
１５表面平滑層
１７，１８，７８接続導体層
２０下部電極下地層
２１，２２，２３，２４電極層
３１，３２，３３薄膜誘電体層
３５，３６保護膜
３７保護層
４０貫通孔
５０外部電極
６５ａ，６５ｂ接続用バンプ
７１，７２コイル導体
７３，７６接続導体凸部
７７，７９絶縁層
Ｃ１〜Ｃ１２薄膜コンデンサ素子
Ｌ１〜Ｌ２１インダクタンス素子
Ｔ１〜Ｔ１４端子電極

Claims

熱間等方圧加圧法で成形された焼結フェライト基板上に無機酸化物の表面平滑層を基板ポア深さの１〜５倍の膜厚で形成し、前記表面平滑層に鏡面研磨処理を行う平滑層形成工程と、
第１又は第１群の電極層、第２又は第２群の電極層、及び前記第１又は第１群の電極層と第２又は第２群の電極層との間に介在する薄膜誘電体層を有する薄膜コンデンサ素子を前記表面平滑層上に形成するコンデンサ素子形成工程と、
前記コンデンサ素子形成工程で前記薄膜コンデンサ素子を形成後に、導体コイルを前記焼結フェライト基板に設けるインダクタンス素子作製工程とを備えることを特徴とするＬＣ複合部品の製造方法。
熱間等方圧加圧法で成形された第１の焼結フェライト基板上に無機酸化物の表面平滑層を基板ポア深さの１〜５倍の膜厚で形成し、前記表面平滑層に鏡面研磨処理を行う平滑層形成工程と、
第１又は第１群の電極層、第２又は第２群の電極層、及び前記第１又は第１群の電極層と第２又は第２群の電極層との間に介在する薄膜誘電体層を有する薄膜コンデンサ素子を前記表面平滑層上に形成するコンデンサ素子形成工程と、
第２の焼結フェライト基板に導体コイルを設けるインダクタンス素子作製工程と、
前記薄膜コンデンサ素子が設けられた第１の焼結フェライト基板と、前記インダクタンス素子が設けられた第２の焼結フェライト基板とを貼り合わせる一体化工程とを備えることを特徴とするＬＣ複合部品の製造方法。
前記表面平滑層がＳｉＯ _２層である請求項１又は２記載のＬＣ複合部品の製造方法。
前記鏡面研磨処理がＣＭＰ法によるものである請求項１から３のいずれか記載のＬＣ複合部品の製造方法。
前記インダクタンス素子作製工程を行う前に、前記薄膜コンデンサ素子を覆う保護膜を形成する保護膜形成工程を行う請求項１記載のＬＣ複合部品の製造方法。
前記保護膜形成工程の後に、前記焼結フェライト基板に貫通孔を形成する孔あけ工程を行う請求項５記載のＬＣ複合部品の製造方法。