KR920003502A - 폴리게이트 프로세스용 규화물/금속캐패시터 및 그 제조방법 - Google Patents

폴리게이트 프로세스용 규화물/금속캐패시터 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

폴리게이트 프로세스용 규화물/금속캐패시터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 양호한 실시예에 따라 제조된 캐패시터의 단면도,
제2a도 내지 제2j도는 제1도의 캐패시터 형성의 여러 단계를 도시하는 단면도.

Claims (15)

  1. 반도체 본체 표면에 형성된 부동 게이트 트랜지스터에 있어서, 필드 유전체에 의해 피복되지 않는 모트 영역을 정하기 위한 상기 표면의 필드 유전체; 상기 모트 영역의 제1부분에서의 소스 확산부; 상기 모트 영역의 제2부분에서의 드레인 확산부; 다결정 실리콘을 포함하고, 상기 필드 유전체 위에 배치된 케패시터 하부 평탄부를 가지며 상기 필드 유전체 외부로 연장되고 상기 소스 및 드레인 확산부 사이에 배치된 게이트 부분을 갖는 부동게이트;상기 캐패시터 하부 평판부로 부터 떨어진 상기 반도체 본체 표면위에 배치되는 다중평면 유전체; 상기 캐패시터 하부 평판부의 상부 표면의 일부분에만 배치되는 규화물 막; 상기 캐패시터 하부 평판 부의 상기 규화물 막 위에 배치되어 접촉하고, 상기 캐패시터 하부 평판부로 부터 떨어진 상기 다중평면 유전체 위에 배치되는 캐피시터유전체 층; 및 상기 캐패시터 하부 평판부의 상기 캐패시터 유전체 층 위에 접촉하여 배치되는 제어 게이트를포함하는 제1부분, 및 상기 소스 확산부 및 상기 드레인 확산부를 중 적어도 1개의 확산부 위에 접촉하여 직접배치되는 제2부분을 갖는 금속 층을 포함하는 패턴화도체 층을 포함하는 것을 특징으로 하는 부동 게이트 트랜지스터.
  2. 제1항에 있어서, 상기 제어 게이트가 티타늄 및 텅스텐을 포함하고 상기 캐패시터 유전체와 접촉하는 제1금속 층 ; 및 상기 제1금속 층과 접촉하는 제2금속 층을 포함하는 것을 특징으로 하는 부동 게이트 트랜지스터.
  3. 제1항에 있어서, 상기 캐패시터 유전체가 이산화실리콘 및 질화실리콘을 포함하는 것을 특징으로 하는 부동게이트 트랜지스터.
  4. 제1항에 있어서, 상기 규화물 막이 상기 모트 영역의 전체는 아니지만 일부분 상에 배치되는 것을 특징으로 하는 부동 게이트 트랜지스터.
  5. 제4항에 있어서, 상기 모트 영역내의 상기 규화물 막이, 상기 패턴화 도체 층이 상기 소스 확산부 및 상기 드레인 확산부를 중 적어도 1개의 확산부와 접촉하는 것을 특징으로 하는 부동 게이트 트랜지스터.
  6. 제3항에 있어서, 상기 질화실리콘 층이 상기 이산화실리콘 층의 상부에 있는 것을 특징으로 하는 부동 게이트 트랜지스터.
  7. 반도체 본체의 표면에서 부동 게이트 트랜지스터를 제조하기 위한 방법에 있엇, 필드 유전체 구조물에 의해 피복되지 않은 모트 영역을 정하기 위해 상기 표면에 상기 필드 유전체 구조물을 형성하는 단계; 소스 확산부 및 드레인 확산부를 상기 모트 영역에 형성하는 단계; 다결정 실리콘을 포함하고 상기 필드 유전체 구조물 위에 배치되는 캐패시터하부 평판부를 갖고, 상기 필드 유전체의 외부로 연장되며 상기 소스와 드레인확산부 사이에 배치되는 게이트부를 갖는 상기 부동 게이트를 포함하는 부동 게이트를 형성하는 단계; 전체에 다중평면 유전체층의입부를 제거하는 단계; 그 일부를 노출시키기 위해 상기 캐패시터 하부 평판부 위의 상기 다중평면 유전체 층의 일부를 제거하는 단계; 상기 캐패시터 하부 평판부의 상기 노출부 상에 배치되는 규화물 막을 형성하는 단계; 전체에 캐피시터 유전체를 형성하는 단계; 그 일부를 노출하기 위해 상기 모트 영역 위의 상기 캐패시터 유전체 및 상기 다중평면 유전체 층의 일부를 제거하는 단계; 및 상기 캐패시터 하부 평판부의 상기 캐패시터 유전체층의 위에 접촉하여 배치되고 상부평판을 포함하는 제1부분, 및 상기 소스 확산부와 상기 드레인 확산부를 증 적어도 1개의 확산부 위에 배치되는 제2부분을 갖는 금속 층을 포함하는 패턴화 도체 층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  8. 제7항에 있어서, 상기 상부 평판을 형성하는 상기 단계가, 상기 모트 영역 위의 상기 다중평면 유전체 층의 일부를 제거하는 단계에 앞서 사이기 캐패시터 유전체와 접촉하여 제1 금속층을 형성하는 단계; 및 상기 모트 영역 위에서 상기 다중평면 유전체 층의 일부를 제거하는 상기 단계 후에 상기 제1 금속 층과 접촉하고 상기 모트 영역의 상기 노출 부분과 직접 접촉하는 제2 금속 층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  9. 제8항에 있어서, 상기 제1 금속 층이 티타늄 및 텅스텐을 포함하는 것을 특징으로 하는 제조 방법.
  10. 제7항에 있어서, 캐패시터 유전체를 형성하는 단계가, 전체에 이산화실리콘 층을 형성하는 단계; 및 상기 이산화실리콘 층 위에 질화실리콘 층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  11. 제7항에 있어서, 상기 피착 단계가 저압 화학 증착에 의해 수행되는 것을 특징으로 하는 제조방법.
  12. 제7항에 있어서, 그 일부를 노출시키기 위해 상기 캐패시터 하부 평판부 위의 상기 다중평면 유전체 층의 일부를 제거하는 상기 단계가 상기 소스 또는 드레인 확산부 위의 상기 다중평면 유전체 층의 부분들을 또한 노출시키고, 상기 캐패시터 하부 평판 부의 상기 노출부 상에 배치된 규화물 막을 형성하는 상기 단계가 상기 소스 또는 드레인 확산부의 노출부 상에 규화물 막을 또한 형성하는 것을 특징으로 하는 제조방법.
  13. 반도체 본체 표면의 선정된 위치에 형성된 캐패시터에 있어서, 표면의 필드 유전체 구조물; 상기 필드 유전체 구조물 위에 배치되는 다결정 실리콘을 포함하는 하부 평판; 상기 캐패시터의 위치로 부터 떨어진 상기 표면위에 배치되는 다중평면 유전체; 상기 하부 평판의 표면의 일부분에만 배치되는 규화물 막; 상기 캐패시터의 위치로 부터 떨어진 상기 다중평면 유전체 위에 배치되는 캐패시터 유전체 층; 및 상기 캐패시터 위치의 상기 캐패시터 유전체 층 위에 접촉하여 배치되는 금속 층을 포함하는 상부 평판을 포함하는 것을 특징으로 하는 캐패시터.
  14. 반도체 본체의 표면에 캐패시터를 제조하기 위한 방법에 있어서, 필드 유전체 구조물에 의해 피복되지 않은 모트 영역을 정하기 위해 상기 표면에 상기 필드 유전체 구조물을 형성하는 단계; 상기 필드 유전체 구조물 상부의 다결정 실리콘을 포함하는 하부 평판을 형성하는 단계; 전체에 다중평면 유전체 층을 형성하는 단계; 그 일부를 노출시키기 위해 상기 하부 평판 위의 상기 다중평면 유전체 층의 일부를 제거하는 단계; 상기 하부평편의 상기 노출부에서 규화물막을 형성하는 단계; 상기 규화물막 위에 캐패시터 유전체를 형성하는단계; 및 상기 하부 평판 위에서 상기 캐패시터 유전체와 접촉하는 금속층을 포함하는 상부 평판을 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  15. 제14항에 있어서, 그 일부를 노출시키기 위해 상기 캐패시터 하부 평판부 위의 상기 다중평면 유전체 층의 일부를 제거하는 상기 단계가 상기 소스 또는 드레인 확산부 위의 상기 다중평면 유전체 층의 부분들을 또한 노출시키고 상기 캐패시터 하부 평판부의 상기 노출부 상에 배치된 규화물 막을 형성하는 상기 단계가 상기 소스 또는 드레인 확산부의 노출부 상에 규화물 막을 또한 형성하는 것을 특징으로 하는 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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