JPS6022355A - シリコンゲ−トｍｏｓ集積回路装置及びその製造方法 - Google Patents
シリコンゲ−トｍｏｓ集積回路装置及びその製造方法Info
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- JPS6022355A JPS6022355A JP58131408A JP13140883A JPS6022355A JP S6022355 A JPS6022355 A JP S6022355A JP 58131408 A JP58131408 A JP 58131408A JP 13140883 A JP13140883 A JP 13140883A JP S6022355 A JPS6022355 A JP S6022355A
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- Japan
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- polycrystalline silicon
- oxide film
- layer
- capacitive element
- silicon layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、シリコングー）ＭＯ８Ｏ８集積回路装置上の
製造方法に関するものである。
製造方法に関するものである。
従来、シリコンゲートＭＯ８集積回路に於ける内蔵され
る容量素子は、ＭＯＳト９ンジスタのゲート酸化膜を誘
電体膜として構成されていた。即ち、ゲート酸化膜を誘
電体膜とし、上部電極を不純物を含んだ多結晶シリコン
層、下部電極を、シリコン基板と同一、又は反対導電型
の高濃度の不純物層で構成されていた。
る容量素子は、ＭＯＳト９ンジスタのゲート酸化膜を誘
電体膜として構成されていた。即ち、ゲート酸化膜を誘
電体膜とし、上部電極を不純物を含んだ多結晶シリコン
層、下部電極を、シリコン基板と同一、又は反対導電型
の高濃度の不純物層で構成されていた。
前記の構造によると、下部電極用電気的にシリコン基板
と全く同一の電位、あるいは異なる不純物層の接合を介
し、電気的に分離されてｂる。
と全く同一の電位、あるいは異なる不純物層の接合を介
し、電気的に分離されてｂる。
一方、シリコン基板それ自体は、通常、集積回路の共通
電源として用いられている。
電源として用いられている。
ところで、回路技術的に言って集積回路の容量素子を、
電気的に共通電源と分離して使用する必要がある場合が
多いが、従来構造では、静電容量としての一方の電極が
、シリコン基板、−即ち共通電源と全く同一電位か、電
気的に分離されて込る場合でも、前記一方の電極がシリ
コン基板と反対導電型の不純物層であり、シリコン基板
との分離は異なる導電型の不純物層の接合のみであるた
め。
電気的に共通電源と分離して使用する必要がある場合が
多いが、従来構造では、静電容量としての一方の電極が
、シリコン基板、−即ち共通電源と全く同一電位か、電
気的に分離されて込る場合でも、前記一方の電極がシリ
コン基板と反対導電型の不純物層であり、シリコン基板
との分離は異なる導電型の不純物層の接合のみであるた
め。
電源に対して接合容量を持つばかりでなく、接合を流れ
る漏洩電流が存在し、内蔵される容量素子として共通電
源から完全に分離することは不可能である。
る漏洩電流が存在し、内蔵される容量素子として共通電
源から完全に分離することは不可能である。
第１図（ａ）〜［ｄ）は、従来の内蔵される容量素子を
持つシリコングー）ＭＯＢ集積回路装置の一例及びその
製造方法を説明するための工程順に示した断面図である
。
持つシリコングー）ＭＯＢ集積回路装置の一例及びその
製造方法を説明するための工程順に示した断面図である
。
第１図（ａ）に示すように、シリコン基板ｌの表面に、
素子分離の為のフィールド領域を規定する４ｏｏｏＡ以
上の膜厚を有するシリコン酸化膜よりなるフィールド酸
化膜２を形成する。その後、比較的薄Ｌｎ１０００Å以
下の膜厚のシリコン酸化膜よりなるゲート酸化膜３及び
容量素子の誘電体膜３′を形成する。次いで容量素子ｆ
、影形成る領域に、イオン注入技術等を用い選択的にシ
リコン基板と反対導電型の不純物を導入し不純物層１５
ｔ−形成する。
素子分離の為のフィールド領域を規定する４ｏｏｏＡ以
上の膜厚を有するシリコン酸化膜よりなるフィールド酸
化膜２を形成する。その後、比較的薄Ｌｎ１０００Å以
下の膜厚のシリコン酸化膜よりなるゲート酸化膜３及び
容量素子の誘電体膜３′を形成する。次いで容量素子ｆ
、影形成る領域に、イオン注入技術等を用い選択的にシ
リコン基板と反対導電型の不純物を導入し不純物層１５
ｔ−形成する。
第１図（ｂ）に示すように、ｃｖＤ技術、あるいはＣＶ
Ｄ技術と熱拡散やイオン注入技術等を用いて、不純物を
含んだ多結晶シリコン層１６を形成する。
Ｄ技術と熱拡散やイオン注入技術等を用いて、不純物を
含んだ多結晶シリコン層１６を形成する。
次に、第１図（Ｃ）に示すように１通常のｌホＩｎソゲ
２フイ技術を用いて、容量素子の上部電極を構成する多
結晶シリコン層１７、ＭＯＳ）ランジスタのゲート電極
５及び多結晶シリコン配線４を形成後、更に、熱拡散あ
るいはイオン注入技術を用いて、ＭＯＢ）ランジスタの
ンース及びドレイン拡散層７，８．容量素子の下部電極
を構成する不純物層１５と、金属配線との電気的接触を
得る為の不純物層１８を形成する。
２フイ技術を用いて、容量素子の上部電極を構成する多
結晶シリコン層１７、ＭＯＳ）ランジスタのゲート電極
５及び多結晶シリコン配線４を形成後、更に、熱拡散あ
るいはイオン注入技術を用いて、ＭＯＢ）ランジスタの
ンース及びドレイン拡散層７，８．容量素子の下部電極
を構成する不純物層１５と、金属配線との電気的接触を
得る為の不純物層１８を形成する。
次いで、第１図（傳に示すように多結晶シリコン層４．
５．１７及び、不純物層７． ８． １８の表面を不活
性化する為、熱酸化技術等を用いて薄い数百〜数千人程
度のシリコン酸化膜２０を形成する。次いで、ＣＶＤ技
術等を用いて、シリコン酸化膜あるいは、リンを含んだ
シリコン酸化膜で。
５．１７及び、不純物層７． ８． １８の表面を不活
性化する為、熱酸化技術等を用いて薄い数百〜数千人程
度のシリコン酸化膜２０を形成する。次いで、ＣＶＤ技
術等を用いて、シリコン酸化膜あるいは、リンを含んだ
シリコン酸化膜で。
層間絶縁膜２１を形成後、金属配線と、各不純物層及び
多結晶シリコン層との電気的接触を得る為のコンタクト
ホール１２，２２．２３を設ける。
多結晶シリコン層との電気的接触を得る為のコンタクト
ホール１２，２２．２３を設ける。
次いで、金属配ＷＩ１１３を形成する。
上述の従来構造による払容量素子は、第１図（Ｃ）に示
すように、上部電極を構成する多結晶シリコン層１７．
誘電体膜を構成するシリコン酸化膜１９、及び下部電極
を構成する不純物層１５で出来ている。下部電極の不純
物層１５は、シリコン基板１と反対導電駁である為、シ
リコン基板ｌと直流的に分離する事はある程度可能であ
るが、いわゆる、接合に逆電圧を印加した場合の少数キ
ャリアによる逆方向電流が流れる。又、交流信号等時間
的に変化する電圧を印加した場合、上記接合に存在する
接合容量の為、シリコン基板１に信号の一部が伝わる事
になり、容量素子として、シリコｙ基板１１即ち、集積
回路の共通電源と完全に分離する事は不可能となる。
すように、上部電極を構成する多結晶シリコン層１７．
誘電体膜を構成するシリコン酸化膜１９、及び下部電極
を構成する不純物層１５で出来ている。下部電極の不純
物層１５は、シリコン基板１と反対導電駁である為、シ
リコン基板ｌと直流的に分離する事はある程度可能であ
るが、いわゆる、接合に逆電圧を印加した場合の少数キ
ャリアによる逆方向電流が流れる。又、交流信号等時間
的に変化する電圧を印加した場合、上記接合に存在する
接合容量の為、シリコン基板１に信号の一部が伝わる事
になり、容量素子として、シリコｙ基板１１即ち、集積
回路の共通電源と完全に分離する事は不可能となる。
本発明の目的は、上記問題点を解決し、共通電源から完
全に分離された内蔵される容量素子を持つシリコンゲー
トＭＯ８集積回路装置及びその製造方法を提供すること
にある。
全に分離された内蔵される容量素子を持つシリコンゲー
トＭＯ８集積回路装置及びその製造方法を提供すること
にある。
本発明の第１の発明のシリコングー）ＭＵＢ集積回路装
置は、ゲート電極及び配線が多結晶シリコンよりなり、
かつ容量素子を含むシリコンゲー）ＭＯ８集積回路装置
において、シリコン基板主表面に形成された素子分離領
域のフィールド酸化膜上に形成された容量素子の下部電
極を構成する不純物を含む第１多結晶シリコン層と、該
第１多結晶シリコン上に形成された容量素子の誘電体膜
を構成するシリコン酸化膜と、該シリコン酸化膜上に形
成された容量素子の上部電極ｔ−構成する不純物を含む
第２の多結晶シリコン層と、核第２Ｐ多結晶シリコン層
に金属配線を形成する金属層が電気的に接触して構成さ
れる。
置は、ゲート電極及び配線が多結晶シリコンよりなり、
かつ容量素子を含むシリコンゲー）ＭＯ８集積回路装置
において、シリコン基板主表面に形成された素子分離領
域のフィールド酸化膜上に形成された容量素子の下部電
極を構成する不純物を含む第１多結晶シリコン層と、該
第１多結晶シリコン上に形成された容量素子の誘電体膜
を構成するシリコン酸化膜と、該シリコン酸化膜上に形
成された容量素子の上部電極ｔ−構成する不純物を含む
第２の多結晶シリコン層と、核第２Ｐ多結晶シリコン層
に金属配線を形成する金属層が電気的に接触して構成さ
れる。
また、本発明の第２の発明のシリコンゲート開Ｏ８集積
回路装置の製造方法は、半導体基板の主表面上に選択的
に形成されたゲート酸化膜とフィールド酸化膜の一部に
ゲート電極、配線及び容量素子の下部電極用の第１多結
晶シリコン層を形成する工程と、該第１多結晶シリコン
層の表面にシリコン酸化膜を形成する工程と、前記容量
素子の下部電極を構成する＠１１ｐ多結晶シリコン層上
の領域に選択的に第２１多結晶シリコン層を形成する工
程と、該多結晶シリコン層上にリンガラス層を形成する
工程と、該リンガラス層より第２多結晶シリコン層に不
純物としてリンを導入する工程とを含んで構成される。
回路装置の製造方法は、半導体基板の主表面上に選択的
に形成されたゲート酸化膜とフィールド酸化膜の一部に
ゲート電極、配線及び容量素子の下部電極用の第１多結
晶シリコン層を形成する工程と、該第１多結晶シリコン
層の表面にシリコン酸化膜を形成する工程と、前記容量
素子の下部電極を構成する＠１１ｐ多結晶シリコン層上
の領域に選択的に第２１多結晶シリコン層を形成する工
程と、該多結晶シリコン層上にリンガラス層を形成する
工程と、該リンガラス層より第２多結晶シリコン層に不
純物としてリンを導入する工程とを含んで構成される。
次に、本発明の実施例について５図面を参照して説明す
る。
る。
第２図（ａ）〜（ｄ）は本発明の一実施例の構造並びに
その製造方法を説明するために工程順に示した断面図で
ある。
その製造方法を説明するために工程順に示した断面図で
ある。
第２図（ａ）に示すように、従来知られている技術によ
りシリコン基板１上に４０００Å以上の厚さのフィール
ド酸化膜２及びトランジスタの１０００Å以下の薄いゲ
ート酸化膜３を形成する。
りシリコン基板１上に４０００Å以上の厚さのフィール
ド酸化膜２及びトランジスタの１０００Å以下の薄いゲ
ート酸化膜３を形成する。
次に、表面に多結晶シリコン層を付着させ、エツチング
して多結晶シリコン配線４．トランジスタのゲート電極
５と共にフィールド酸化膜２上に容量素子の下部電極を
構成する多結晶シリコン層６を形成する。次にトランジ
スタのソース、ドレイン領域の７及び８を形成する。こ
のとき多結晶シリコン層６には不純物が導入され導電性
が増大する。
して多結晶シリコン配線４．トランジスタのゲート電極
５と共にフィールド酸化膜２上に容量素子の下部電極を
構成する多結晶シリコン層６を形成する。次にトランジ
スタのソース、ドレイン領域の７及び８を形成する。こ
のとき多結晶シリコン層６には不純物が導入され導電性
が増大する。
次に第２図（ｂ）に示すように熱酸化技術を用いて。
多結晶シリコン層６０表面に比較的膜厚の薄い１０００
λ以下のシリコン酸化膜９ｔｈ成する５次いで％ＣＶＤ
技術を用いて、多結晶シリコン層６の領域に選択的に不
純物を含まない厚さ数千Å以下の多結晶シリコン層１０
ｔ−形成する。多結晶シリコン層ｌＯは容量素子に於け
る上部電極ｅ［成するつ 次に、第２図（Ｃ）に示すように、ＣＹＤ技術を用いて
、比較的高濃度の７モルパーセント以上のリンを含むリ
ンガラス層１１を被着する。その後。
λ以下のシリコン酸化膜９ｔｈ成する５次いで％ＣＶＤ
技術を用いて、多結晶シリコン層６の領域に選択的に不
純物を含まない厚さ数千Å以下の多結晶シリコン層１０
ｔ−形成する。多結晶シリコン層ｌＯは容量素子に於け
る上部電極ｅ［成するつ 次に、第２図（Ｃ）に示すように、ＣＹＤ技術を用いて
、比較的高濃度の７モルパーセント以上のリンを含むリ
ンガラス層１１を被着する。その後。
不活性ガス中で約８００℃以上の熱処理を行なうと、リ
ンガラス層１１中に含まれるリンが多結晶シリコン層ｌ
Ｏの中に導入され、多結晶シリコン層１０を導体とする
ことができる。
ンガラス層１１中に含まれるリンが多結晶シリコン層ｌ
Ｏの中に導入され、多結晶シリコン層１０を導体とする
ことができる。
次に、第２図（ψに示すように、金属配線との電気的接
触を得るためのコンタクトホール１２，２４を設けるが
、このとき同図に示すように、容量素子の上部電極上の
コンタクトホール２４は容量素子の領域のほぼ全域にわ
たり穴あけを行っても、上部電極の多結晶シリコン層ｌ
Ｏが存在するため、コンタクトホール２４を設ける際、
エツチング液等の影響を受け誘電体ｔ−構成するシリコ
ン酸化膜９が誘電体としての膜質が劣化することはない
。
触を得るためのコンタクトホール１２，２４を設けるが
、このとき同図に示すように、容量素子の上部電極上の
コンタクトホール２４は容量素子の領域のほぼ全域にわ
たり穴あけを行っても、上部電極の多結晶シリコン層ｌ
Ｏが存在するため、コンタクトホール２４を設ける際、
エツチング液等の影響を受け誘電体ｔ−構成するシリコ
ン酸化膜９が誘電体としての膜質が劣化することはない
。
上部電極１０のほぼ全面にわたり、ピンタクトホール２
４ｔ−設け、上部電極１０を金属配線１４で被うことは
１時として容量素子の直列抵抗を減少し、誘電体損失角
を減少せしめる為に有効である。
４ｔ−設け、上部電極１０を金属配線１４で被うことは
１時として容量素子の直列抵抗を減少し、誘電体損失角
を減少せしめる為に有効である。
コ、ンタクトホール１２，２４を形成後、金属配線１３
．１４を設ける。
．１４を設ける。
以上で容量素子を内蔵するシリコンゲート開Ｏ８集積回
路装置は完成する。
路装置は完成する。
本−実施例により形成された内蔵される容量素子は第２
図（ｄ）に示すように、下部電極を構成する不純物を含
む第１多結晶シリコン層６は一絶縁膜であるフィールド
酸化膜２上に形成され、誘電体膜９は第１多結晶シリコ
ン層の表面を薄く酸化することにより形成され、更に上
部電極として不純物を含む第２多結晶シリコン層１０が
形成され、更に第２多結晶シリコン層ｌＯ上に金属層１
４が接完全に絶縁されて込るので、電源に対する漏洩電
流は無視できる。また下部電極である第１多結晶シリコ
／層６とシリコン基板ｌとの静電容量は。
図（ｄ）に示すように、下部電極を構成する不純物を含
む第１多結晶シリコン層６は一絶縁膜であるフィールド
酸化膜２上に形成され、誘電体膜９は第１多結晶シリコ
ン層の表面を薄く酸化することにより形成され、更に上
部電極として不純物を含む第２多結晶シリコン層１０が
形成され、更に第２多結晶シリコン層ｌＯ上に金属層１
４が接完全に絶縁されて込るので、電源に対する漏洩電
流は無視できる。また下部電極である第１多結晶シリコ
／層６とシリコン基板ｌとの静電容量は。
誘電体が４０００Å以上の厚いフィールド酸化膜２であ
るため殆んど無視できる。
るため殆んど無視できる。
以上説明したように、本発明によれば、共通電源から完
全に分離された内蔵される容量素子を持つシリコングー
）Ｍ０８集積回路装置が容易に得られる。
全に分離された内蔵される容量素子を持つシリコングー
）Ｍ０８集積回路装置が容易に得られる。
第１図（ａ）〜（ｄ）は、従来の内蔵される容量素子を
持つシリコングー）ＭＬ）８集積回路装置の一例及びそ
の製造方法を説明するための工程順に示した断面図、第
２図（ａ）〜（傳は本発明の一実施例の構造並びにその
製造方法を説明するために工程順に示した断面図である
。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜。 ３・・・・・・ゲート酸化膜、４・・・・・・多結晶シ
リコン配線、５・・・・・・ゲート電極、６・・・・・
−下部電極用多結晶シリコｙＪ ７．ｓ・・・・・・ソ
ース又はドレイン領域、９・・・・・・誘電体膜（シリ
コン酸化膜ハ １ｏ・・・用上耶電極用多結晶シリコン
層（第２多結晶シリコン層八１１・−・・・・高濃度リ
ンガラス層、１２・・・・・・コンタクトホール、１３
・・・・・・金属配線、１４・・・・・・上部電極上の
金属配線、１５・・・・・・下部電極不純物層、１６・
−・・・・多結晶シリコン層、１７・・・−・・上部電
極、１８・・・・・・下部電極と金属配線を結ぶ不純物
層、１９・・・・・・誘電体膜、２０・・・用シリコン
酸化膜、２１・旧・・ＣｖＤ、８ｉＵｚ 、２２・・・
・・・下部電極へのコンタクトホール、２３・・・・・
・上部電極へのコンタクトホーＡＩ、２４・・・・・・
上部電極へのコンタクトホール（本発明）６ 代理人 弁理士 内 原 ＝、北：：’ｊ：、、 ＞。 目・ °１ 半１別 ｔａノ ／Ｊ ／７ ／ 綽２回 ｒρノ
持つシリコングー）ＭＬ）８集積回路装置の一例及びそ
の製造方法を説明するための工程順に示した断面図、第
２図（ａ）〜（傳は本発明の一実施例の構造並びにその
製造方法を説明するために工程順に示した断面図である
。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜。 ３・・・・・・ゲート酸化膜、４・・・・・・多結晶シ
リコン配線、５・・・・・・ゲート電極、６・・・・・
−下部電極用多結晶シリコｙＪ ７．ｓ・・・・・・ソ
ース又はドレイン領域、９・・・・・・誘電体膜（シリ
コン酸化膜ハ １ｏ・・・用上耶電極用多結晶シリコン
層（第２多結晶シリコン層八１１・−・・・・高濃度リ
ンガラス層、１２・・・・・・コンタクトホール、１３
・・・・・・金属配線、１４・・・・・・上部電極上の
金属配線、１５・・・・・・下部電極不純物層、１６・
−・・・・多結晶シリコン層、１７・・・−・・上部電
極、１８・・・・・・下部電極と金属配線を結ぶ不純物
層、１９・・・・・・誘電体膜、２０・・・用シリコン
酸化膜、２１・旧・・ＣｖＤ、８ｉＵｚ 、２２・・・
・・・下部電極へのコンタクトホール、２３・・・・・
・上部電極へのコンタクトホーＡＩ、２４・・・・・・
上部電極へのコンタクトホール（本発明）６ 代理人 弁理士 内 原 ＝、北：：’ｊ：、、 ＞。 目・ °１ 半１別 ｔａノ ／Ｊ ／７ ／ 綽２回 ｒρノ
Claims (1)
- 【特許請求の範囲】 （１〕 ゲート電極及び配線が多結晶シリコンよりなり
、かつ容量素子を含むシリコングー）ＭＯ８集積回路装
置にお匹て、シリコン基板主表面に形成された素子分離
領域のフィールド酸化膜上に形成された容量素子の下部
電極を構成する不純物を含む第１多結晶シリ゛コン層と
、該第１多結晶シリコン上に形成された容量素子の誘電
体膜を構成するシリコン酸化膜と、該シリコン酸 ３゜
化膜上に形成された容量素子の上部電極を構成する不純
物を含む第２多結晶シリコン層と、該第２多結晶シリコ
ン層に金属配線を形成する金 ２属層が電気的に接触し
ていることを特徴とするシリコンゲートＭＯ８集積回路
装置。 ２）半導体基板の主表面上に選択的に形成されたゲート
酸化膜とフィールド酸化膜の一部にゲート電極、配線及
び容量素子の下部電極用の第１多結晶シリコン層を形成
する工程と、該第１多結晶シリコン層の表面にシリコン
酸化膜を形成する工程と、前記容量素子の下部電極を構
成する第１多結晶シリコン層上の領域に選択的に第２多
結晶シリコン層を形成する工程と、該多結晶シリコン層
上にリンガラス層を形成する工程と、該リンガ２ス層よ
り第２多結晶シリコン層に不純物としてリンを導入する
工程とを含むことを特徴とするシリコンゲートＭＯ８集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131408A JPS6022355A (ja) | 1983-07-19 | 1983-07-19 | シリコンゲ−トｍｏｓ集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131408A JPS6022355A (ja) | 1983-07-19 | 1983-07-19 | シリコンゲ−トｍｏｓ集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022355A true JPS6022355A (ja) | 1985-02-04 |
Family
ID=15057269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131408A Pending JPS6022355A (ja) | 1983-07-19 | 1983-07-19 | シリコンゲ−トｍｏｓ集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057447A (en) * | 1990-07-09 | 1991-10-15 | Texas Instruments Incorporated | Silicide/metal floating gate process |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| US5173437A (en) * | 1991-08-01 | 1992-12-22 | Chartered Semiconductor Manufacturing Pte Ltd | Double polysilicon capacitor formation compatable with submicron processing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS518881A (en) * | 1974-07-10 | 1976-01-24 | Sanyo Electric Co | Mos gatahandotaishusekikairo |
-
1983
- 1983-07-19 JP JP58131408A patent/JPS6022355A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS518881A (en) * | 1974-07-10 | 1976-01-24 | Sanyo Electric Co | Mos gatahandotaishusekikairo |
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