JPH0494134A - Ｍｏｓ型半導体デバイスおよびその製造方法 - Google Patents
Ｍｏｓ型半導体デバイスおよびその製造方法Info
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- JPH0494134A JPH0494134A JP21194890A JP21194890A JPH0494134A JP H0494134 A JPH0494134 A JP H0494134A JP 21194890 A JP21194890 A JP 21194890A JP 21194890 A JP21194890 A JP 21194890A JP H0494134 A JPH0494134 A JP H0494134A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第一導電型の半導体層の表面層に選択的に設
けられた第二導電型の第一領域の表面層にさらに第一導
電型の第二領域が選択的に形成され、半導体層と第二領
域にはさまれた第一領域の表面上にゲート絶縁膜を介し
てゲートを備え、第一領域と第二領域にゲートと絶縁さ
れた電極が共通に接触するＭＯＳ型半導体デバイスおよ
びその製造方法に関する。
けられた第二導電型の第一領域の表面層にさらに第一導
電型の第二領域が選択的に形成され、半導体層と第二領
域にはさまれた第一領域の表面上にゲート絶縁膜を介し
てゲートを備え、第一領域と第二領域にゲートと絶縁さ
れた電極が共通に接触するＭＯＳ型半導体デバイスおよ
びその製造方法に関する。
スイッチング電源、インバータ等の高速化に伴い、電力
用スイッチング電源に高速化と低損失化が求められてい
る。ＭＯＳＦＥＴあるいは絶縁ゲート型バイポーラトラ
ンジスタ （以下Ｉ ＧＢＴと略す）などのＭＯＳ型デ
バイスは、その高速性によりこの分野での利用が拡大し
ている。
用スイッチング電源に高速化と低損失化が求められてい
る。ＭＯＳＦＥＴあるいは絶縁ゲート型バイポーラトラ
ンジスタ （以下Ｉ ＧＢＴと略す）などのＭＯＳ型デ
バイスは、その高速性によりこの分野での利用が拡大し
ている。
第２図Ｉ１１〜（ｅｌはｎチャネルのたで型ＭＯＳＦＥ
Ｔの製造工程を示す、すなわち、先ずＮ型半導体基板１
の表面上に絶縁酸化膜２とゲートとなる多結晶シリコン
層３を積層する （同図ＩＪＩＩ）、この多結晶シリコ
ン層３をパターニングして窓を設け、その窓よりほう素
を導入、拡散してＰ型の第一領域４を形成し、さらにひ
素を導入してソース領域としての第二領域５を形成する
。そのあと、窓部の表面にイオン注入の際に不純物イオ
ンの入るのを防ぐスクリーン膜として残した絶縁酸化膜
２を除去する （同図（ｂ））、次に、表面を層間絶縁
膜としてのＰＳＧ膜６により被覆し、これを選択的にエ
ツチングすることで多結晶シリコン屡３および第二領域
５の一部を露出させる （同図（Ｃ１）、さらにエツチ
ングすることで第二領域５の露出部分を除去して第一領
域４の一部を露出させ、次いでＰＳＧＩＩの等方性エツ
チングを行い第二領域５の一部も露出させる （同図１
ｄｌ）、つづいて、表面に金属を蒸着し、その蒸着金属
層をパターニングすることで、前記の露出した多結晶シ
リコンゲート３に接触する金属ゲート電極７と前記の露
出した第一領域４およびソース領域５に接触する金属ソ
ース電極８とする。最後にＮｊｉｌの反対側表面に金属
を蒸着して金属ドレイン電極９とすｔ２２このデバイス
では、第一領域４ＯＮ層１とソース領域５とにはさまれ
て絶縁酸化膜２に接している部分がチャネル領域１０と
なっている。このデバイスを動作させるには、例えばソ
ース電極８が接地され、ドレイン電極９に正の電圧がか
けられているときに、ゲート電極７にしきい値以上の正
の電圧を印加すると、チャネル領域１０がＮ型に反転す
ることにより、ソース電極８からソース領域５チャネル
領域１０．Ｎ屡１を過りドレイン電極９へ電子が流れ、
導通する。
Ｔの製造工程を示す、すなわち、先ずＮ型半導体基板１
の表面上に絶縁酸化膜２とゲートとなる多結晶シリコン
層３を積層する （同図ＩＪＩＩ）、この多結晶シリコ
ン層３をパターニングして窓を設け、その窓よりほう素
を導入、拡散してＰ型の第一領域４を形成し、さらにひ
素を導入してソース領域としての第二領域５を形成する
。そのあと、窓部の表面にイオン注入の際に不純物イオ
ンの入るのを防ぐスクリーン膜として残した絶縁酸化膜
２を除去する （同図（ｂ））、次に、表面を層間絶縁
膜としてのＰＳＧ膜６により被覆し、これを選択的にエ
ツチングすることで多結晶シリコン屡３および第二領域
５の一部を露出させる （同図（Ｃ１）、さらにエツチ
ングすることで第二領域５の露出部分を除去して第一領
域４の一部を露出させ、次いでＰＳＧＩＩの等方性エツ
チングを行い第二領域５の一部も露出させる （同図１
ｄｌ）、つづいて、表面に金属を蒸着し、その蒸着金属
層をパターニングすることで、前記の露出した多結晶シ
リコンゲート３に接触する金属ゲート電極７と前記の露
出した第一領域４およびソース領域５に接触する金属ソ
ース電極８とする。最後にＮｊｉｌの反対側表面に金属
を蒸着して金属ドレイン電極９とすｔ２２このデバイス
では、第一領域４ＯＮ層１とソース領域５とにはさまれ
て絶縁酸化膜２に接している部分がチャネル領域１０と
なっている。このデバイスを動作させるには、例えばソ
ース電極８が接地され、ドレイン電極９に正の電圧がか
けられているときに、ゲート電極７にしきい値以上の正
の電圧を印加すると、チャネル領域１０がＮ型に反転す
ることにより、ソース電極８からソース領域５チャネル
領域１０．Ｎ屡１を過りドレイン電極９へ電子が流れ、
導通する。
このようなＭＯＳ型半導体デバイスのｌＩａの一つは、
ゲート電極７とソース電極８０間の短絡不良である。そ
の原因としては、ゲート絶縁酸化膜２の欠陥、多結晶シ
リコン層３あるいはＰＳＧ絶縁１ｊ６の形状不良などが
あげられる。多結晶シリコン層３やＰＳＧ絶縁１！６の
形状不良には、それぞれの形成時に塵埃粒子などが付い
た場合と、フォト工程での現像やエツチング時のパター
ン不良によるものがある。
ゲート電極７とソース電極８０間の短絡不良である。そ
の原因としては、ゲート絶縁酸化膜２の欠陥、多結晶シ
リコン層３あるいはＰＳＧ絶縁１ｊ６の形状不良などが
あげられる。多結晶シリコン層３やＰＳＧ絶縁１！６の
形状不良には、それぞれの形成時に塵埃粒子などが付い
た場合と、フォト工程での現像やエツチング時のパター
ン不良によるものがある。
他のｍｌ！は、例えばＭＯＳ型半導体デバイスがｎチャ
ネルの場合、導通時のキャリアは電子であるが、接合の
アバランシェ時など正孔電流が流れる場合がある。この
電流は、Ｎ暦１からチャネル領域１０を通り、第一領域
４のソース領域５直下を流れてソース電極８へ抜ける。
ネルの場合、導通時のキャリアは電子であるが、接合の
アバランシェ時など正孔電流が流れる場合がある。この
電流は、Ｎ暦１からチャネル領域１０を通り、第一領域
４のソース領域５直下を流れてソース電極８へ抜ける。
この電流１１が大きくなってソース領域５直下の抵抗Ｒ
によって住しる電圧降下Ｖ−１ｋＲが大きくなり、０．
７ Ｖ以上に達すると、Ｎ層１．Ｐ全集−領域４および
Ｎ型ソース領域５とからなる寄生バイポーラトランジス
タが動作してデバイスが破壊することがある。
によって住しる電圧降下Ｖ−１ｋＲが大きくなり、０．
７ Ｖ以上に達すると、Ｎ層１．Ｐ全集−領域４および
Ｎ型ソース領域５とからなる寄生バイポーラトランジス
タが動作してデバイスが破壊することがある。
このトランジスタの動作抑制には、抵抗Ｒを小さくする
ことが宥効である。そのためには、ソース領域５直下の
距離を短縮することが必要である。
ことが宥効である。そのためには、ソース領域５直下の
距離を短縮することが必要である。
しかし、ソース領域５の長さを短縮するにはＰＳＧ絶１
ｔｌ１６の厚さを減らさなければならないが、前記の短
絡不良を防ぐためには多結晶シリコン層３およびＰＳＧ
ＩＩ６のパターニング技術の制約上ある程度の厚さ、例
えば３〜４ｎの厚さが必要となるので、余り短縮できな
い。
ｔｌ１６の厚さを減らさなければならないが、前記の短
絡不良を防ぐためには多結晶シリコン層３およびＰＳＧ
ＩＩ６のパターニング技術の制約上ある程度の厚さ、例
えば３〜４ｎの厚さが必要となるので、余り短縮できな
い。
本発明の目的は、多結晶シリコンゲートとソース電極と
の間の絶縁膜を短縮して寄生バイポーラトランジスタの
動作を起こりにり＜シたＭＯＳ型半導体デバイスを提供
することにある。
の間の絶縁膜を短縮して寄生バイポーラトランジスタの
動作を起こりにり＜シたＭＯＳ型半導体デバイスを提供
することにある。
上記の目的を達成するために、本発明は、第一導電型の
半導体層の表面層に選択的に形成された第二導電型の第
一領域の表面層にさらに第一導電型の第二領域が選択的
に形成され、前記半導体層と第二領域にはさまれた第−
ａ域の表面上にゲート絶縁膜を介して多結晶シリコンよ
りなるゲートを備え、第一領域および第二領域にゲート
と層間絶縁膜を介して絶縁された主電極が共通に接散す
るＭＯＳＪ半導体デバイスにおいて、ゲート絶縁膜の少
なくともゲート側が非酸化性の絶縁物よりなり、層間絶
縁膜が酸化シリコンよりなるものとする。あるいは、上
記のＭＯＳ型半導体デバイスの製造方法において、第一
導電型の半導体層の表面上に少なくともその半導体層側
より這い側が非酸化性の絶縁物よりなる絶縁膜および多
結晶シリコン層を積層し、多結晶シリコン層をパターニ
ングして形成された窓を通しての不純物の導入および拡
散を行って半導体層の表面層に第一領域および第二領域
を形成したのち、前記多結晶シリコン層の表面を酸化し
て酸化シリコン膜を形成し、次いで前記半導体層上の絶
縁膜の露出部を除去し、除去された個所に第一領域およ
び第二領域を露出させ、その霧出部分に主電極を接触さ
せるものとする。
半導体層の表面層に選択的に形成された第二導電型の第
一領域の表面層にさらに第一導電型の第二領域が選択的
に形成され、前記半導体層と第二領域にはさまれた第−
ａ域の表面上にゲート絶縁膜を介して多結晶シリコンよ
りなるゲートを備え、第一領域および第二領域にゲート
と層間絶縁膜を介して絶縁された主電極が共通に接散す
るＭＯＳＪ半導体デバイスにおいて、ゲート絶縁膜の少
なくともゲート側が非酸化性の絶縁物よりなり、層間絶
縁膜が酸化シリコンよりなるものとする。あるいは、上
記のＭＯＳ型半導体デバイスの製造方法において、第一
導電型の半導体層の表面上に少なくともその半導体層側
より這い側が非酸化性の絶縁物よりなる絶縁膜および多
結晶シリコン層を積層し、多結晶シリコン層をパターニ
ングして形成された窓を通しての不純物の導入および拡
散を行って半導体層の表面層に第一領域および第二領域
を形成したのち、前記多結晶シリコン層の表面を酸化し
て酸化シリコン膜を形成し、次いで前記半導体層上の絶
縁膜の露出部を除去し、除去された個所に第一領域およ
び第二領域を露出させ、その霧出部分に主電極を接触さ
せるものとする。
パターニングされた多結晶シリコン層に覆われないゲー
ト絶縁膜は、少なくとも表面層が非酸化性の絶縁物から
なるので、多結晶シリコン層の表面を任意の厚さまで酸
化して酸化シリコン絶縁膜としても露出したゲート絶縁
膜に覆われた半導体層には酸化が進行しない、そして多
結晶シリコン層の露出した表面は完全に酸化膜で覆われ
、後から形成される主電極との間を絶縁する。従って、
多結晶シリコン層のパターニング形状の不良は全く問題
にならず、酸化シリコンは従来層間絶縁膜のＰＳＧの１
０倍程度の絶縁耐量があるため、必要な薄い酸化膜の形
成により主電極とゲートとの間の短絡不良の起こること
がない、また層間絶縁膜のパターニングがないので、そ
の形状不良の問題もない、そして、層間絶縁膜を従来よ
り薄くできるため、第二領域の下の距離を短縮すること
ができ、寄生バイポーラトランジスタがオンしにくくな
る。
ト絶縁膜は、少なくとも表面層が非酸化性の絶縁物から
なるので、多結晶シリコン層の表面を任意の厚さまで酸
化して酸化シリコン絶縁膜としても露出したゲート絶縁
膜に覆われた半導体層には酸化が進行しない、そして多
結晶シリコン層の露出した表面は完全に酸化膜で覆われ
、後から形成される主電極との間を絶縁する。従って、
多結晶シリコン層のパターニング形状の不良は全く問題
にならず、酸化シリコンは従来層間絶縁膜のＰＳＧの１
０倍程度の絶縁耐量があるため、必要な薄い酸化膜の形
成により主電極とゲートとの間の短絡不良の起こること
がない、また層間絶縁膜のパターニングがないので、そ
の形状不良の問題もない、そして、層間絶縁膜を従来よ
り薄くできるため、第二領域の下の距離を短縮すること
ができ、寄生バイポーラトランジスタがオンしにくくな
る。
以下第２図と共通の部分に同一の符号を付した図を引用
して本発明の実施例について説明する。
して本発明の実施例について説明する。
本発明によるｎチャネルたて型ＭＯＳ Ｆ ＥＴの製造
の場合には、第１図に示すようにＮ型シリコン基板１上
に１０００人の厚さの絶縁酸化膜２を積層し、さらに２
００ 変色度の厚さのちっ化シリコン１ｕｌｌを積層す
る。ちっ化シリコン１１１１は、減圧ＣＶＤなどで簡単
に形成でき、しかも非常に強固である。
の場合には、第１図に示すようにＮ型シリコン基板１上
に１０００人の厚さの絶縁酸化膜２を積層し、さらに２
００ 変色度の厚さのちっ化シリコン１ｕｌｌを積層す
る。ちっ化シリコン１１１１は、減圧ＣＶＤなどで簡単
に形成でき、しかも非常に強固である。
電気的特性も、誘電率６．誘電強度１０’ Ｖ／ａｓ！
で、酸化シリコン膜の３．９．１０’ Ｖ／−とほぼ同
一であり、これら２種の絶縁膜によりＭＯＳ構造のゲー
ト絶、ｉｉｓを形成しても問題はない１次に多結晶シリ
コン層３を１１ａ程度の厚さに堆積する （第１図（ａ
ｌ）。
で、酸化シリコン膜の３．９．１０’ Ｖ／−とほぼ同
一であり、これら２種の絶縁膜によりＭＯＳ構造のゲー
ト絶、ｉｉｓを形成しても問題はない１次に多結晶シリ
コン層３を１１ａ程度の厚さに堆積する （第１図（ａ
ｌ）。
この多結晶シリコン層３をパターニングして急を設け、
その窓よりほう素を導入、拡散してＰ型の第一領域４を
形成し、さらにひ素を導入して第二領域 （ソース領域
）５を形成することは第２図について述べた場合と同し
であるが、そのあと多結晶シリコン層３の表面層を酸化
し、約１４の厚さの酸化シリコン膜１２を形成する （
第１図ｔ））、できた酸化膜のＴさはｌ−で、このとき
多結晶シリコン層３の厚さの約５０％が酸化膜へ変化す
るので、その厚さが０．５ Ｊｌｌｌに減少する。前述
のようにちっ化膜１１は非常に強固であるので、その下
のシリコン基板１は酸化することはない０次いで、スク
リーン膜として役立った露出している部分のちっ化！１
１１および酸化Ｈ２をエツチングで除去する。このとき
、多結晶シリコン層３より住した酸化［１２もエツチン
グされるが、その厚さは１−で酸化膜２の約１０倍の厚
さがあるので、１０％減少するだけで約０．９４の厚さ
が残る０次いで、この酸化ｌ！！１２をマスクにして第
二領域５をエツチングし、第一領域４を露出させる （
第１図ＩＣ＋）、さらにちっ化１１１１および酸化１！
２をふっ酸水溶液などで等方性エツチングを行い、０．
５−程度の幅で第二領域５を露出させる。このときも酸
化Ｍｆ１２がエツチングされ、残りの厚さが０，４μと
なるが、ゲート絶縁酸化１１２およびちっ化１ｕｌｌの
合計の厚さの０．１２ｇにくらべて十分厚いのて、この
膜１２ての絶縁耐量は問題にならない、酸化シリコン膜
の絶縁耐量は、約１０００人の厚さで８０Ｖ程度あり、
ＰＳＧ膜では同じ絶縁耐量を得るのにＩＩｍの厚さを必
要とするのに比して著しく薄くて充分である。最後にこ
の酸化膜１２の金属ゲート電極が接触するための窓をあ
け、Ｍにより金属ゲート電極７および金属ソース電極８
を形成し、また基板１の反対側の面に＾Ｕなどで金属ド
レイン電極９を形成する （第１図（ｄｌ ） 。
その窓よりほう素を導入、拡散してＰ型の第一領域４を
形成し、さらにひ素を導入して第二領域 （ソース領域
）５を形成することは第２図について述べた場合と同し
であるが、そのあと多結晶シリコン層３の表面層を酸化
し、約１４の厚さの酸化シリコン膜１２を形成する （
第１図ｔ））、できた酸化膜のＴさはｌ−で、このとき
多結晶シリコン層３の厚さの約５０％が酸化膜へ変化す
るので、その厚さが０．５ Ｊｌｌｌに減少する。前述
のようにちっ化膜１１は非常に強固であるので、その下
のシリコン基板１は酸化することはない０次いで、スク
リーン膜として役立った露出している部分のちっ化！１
１１および酸化Ｈ２をエツチングで除去する。このとき
、多結晶シリコン層３より住した酸化［１２もエツチン
グされるが、その厚さは１−で酸化膜２の約１０倍の厚
さがあるので、１０％減少するだけで約０．９４の厚さ
が残る０次いで、この酸化ｌ！！１２をマスクにして第
二領域５をエツチングし、第一領域４を露出させる （
第１図ＩＣ＋）、さらにちっ化１１１１および酸化１！
２をふっ酸水溶液などで等方性エツチングを行い、０．
５−程度の幅で第二領域５を露出させる。このときも酸
化Ｍｆ１２がエツチングされ、残りの厚さが０，４μと
なるが、ゲート絶縁酸化１１２およびちっ化１ｕｌｌの
合計の厚さの０．１２ｇにくらべて十分厚いのて、この
膜１２ての絶縁耐量は問題にならない、酸化シリコン膜
の絶縁耐量は、約１０００人の厚さで８０Ｖ程度あり、
ＰＳＧ膜では同じ絶縁耐量を得るのにＩＩｍの厚さを必
要とするのに比して著しく薄くて充分である。最後にこ
の酸化膜１２の金属ゲート電極が接触するための窓をあ
け、Ｍにより金属ゲート電極７および金属ソース電極８
を形成し、また基板１の反対側の面に＾Ｕなどで金属ド
レイン電極９を形成する （第１図（ｄｌ ） 。
このように、多結晶シリコンゲート３を薄い接続１１１
２でソース電極８と絶縁するので、ソース領域５の長さ
を従来の４〜５ｎから１ｊ１１１に＠縮でき、ソース領
域直下の抵抗が小さくなる。
２でソース電極８と絶縁するので、ソース領域５の長さ
を従来の４〜５ｎから１ｊ１１１に＠縮でき、ソース領
域直下の抵抗が小さくなる。
第３図は、本発明に基づいて製造されたｎチャネルＩ
ＧＢＴを示し、シリコン基板としてＰ型基板１３の上に
Ｎ型層１をエピタキシャル成長させたものを用いている
が、上部のＭＯＳ構造については第１図の場合と同様に
本発明が実施されている。
ＧＢＴを示し、シリコン基板としてＰ型基板１３の上に
Ｎ型層１をエピタキシャル成長させたものを用いている
が、上部のＭＯＳ構造については第１図の場合と同様に
本発明が実施されている。
このほか、ｐチャネルのＭＯＳ型半導体デバイスでも同
様に実施できることは明らかである。
様に実施できることは明らかである。
なお、上記の実施例ではソース電極８が第二領域５を貫
通して第一領域４と接触しているが、第二領ｊｌｉ５を
９劃して形成し、その中間に第一領域４を露出させれば
、ソース電極８を同一平面上で第一、第二ＮＪＩＩＥに
接触させることができる。
通して第一領域４と接触しているが、第二領ｊｌｉ５を
９劃して形成し、その中間に第一領域４を露出させれば
、ソース電極８を同一平面上で第一、第二ＮＪＩＩＥに
接触させることができる。
本発明によれば、ゲートとして形成される多結晶シリコ
ン層の表面を酸化シリコン膜として主電極との間の層間
絶縁膜にすることにより、層間絶縁膜のパターニングが
不要となり、多結晶シリコン層あるいは層間絶縁膜の形
状不良もしくはフォト工程不良によるゲート・生ｆ極間
の短絡不良を激減させることができた。またｊＩ関絶絶
ｍｍして酸化シリコン膜を用いることにより、その軍さ
が薄くできるので、第一領域のチャネル領域と主電極の
接触する部分との間の１Ｉ２１ＩＩが短縮可能となり、
第二Ｍ載置下の抵抗を小さくして置注バイポーラトラン
ジスタの動作を抑制てきるため、アバランシェ電流によ
る破壊耐量を向上させることができた。
ン層の表面を酸化シリコン膜として主電極との間の層間
絶縁膜にすることにより、層間絶縁膜のパターニングが
不要となり、多結晶シリコン層あるいは層間絶縁膜の形
状不良もしくはフォト工程不良によるゲート・生ｆ極間
の短絡不良を激減させることができた。またｊＩ関絶絶
ｍｍして酸化シリコン膜を用いることにより、その軍さ
が薄くできるので、第一領域のチャネル領域と主電極の
接触する部分との間の１Ｉ２１ＩＩが短縮可能となり、
第二Ｍ載置下の抵抗を小さくして置注バイポーラトラン
ジスタの動作を抑制てきるため、アバランシェ電流によ
る破壊耐量を向上させることができた。
第１図は本発明の一実施例のたて型ＭＯＳＦＥＴの製造
工程を（司〜（司の順に示す断面図、第２図は従来のた
て型ＭＯＳＦＥＴの製造工程を（ａ）〜（ｅ）の順に示
す断面図、第３図は本発明の別の実施例のＩ ＧＥＴの
断面図である。 １：Ｎ型シリコン基板、２．１２二酸化シリコン膜、３
：多結晶シリコン層、４：Ｐ型筒−ｉ域、５：Ｎ型第二
１１Ｍ、７：ゲート電極、８：ソース電極、工ｌ：ちっ
化シリコン躾。 第１ｍ 第２図 ワ 第３肥
工程を（司〜（司の順に示す断面図、第２図は従来のた
て型ＭＯＳＦＥＴの製造工程を（ａ）〜（ｅ）の順に示
す断面図、第３図は本発明の別の実施例のＩ ＧＥＴの
断面図である。 １：Ｎ型シリコン基板、２．１２二酸化シリコン膜、３
：多結晶シリコン層、４：Ｐ型筒−ｉ域、５：Ｎ型第二
１１Ｍ、７：ゲート電極、８：ソース電極、工ｌ：ちっ
化シリコン躾。 第１ｍ 第２図 ワ 第３肥
Claims (1)
- 【特許請求の範囲】 １）第一導電型の半導体層の表面層に選択的に形成され
た第二導電型の第一領域の表面層にさらに第一導電型の
第二領域が選択的に形成され、前記半導体層と第二領域
にはさまれた第一領域の表面上にゲート絶縁膜を介して
多結晶シリコンよりなるゲートを備え、第一領域および
第二領域にゲートと層間絶縁膜を介して絶縁された主電
極が共通に接触するものにおいて、ゲート絶縁膜の少な
くともゲート側が非酸化性の絶縁物よりなり、層間絶縁
膜が酸化シリコンよりなることを特徴とするＭＯＳ型半
導体デバイス。 ２）非酸化性の絶縁物がちっ化シリコンである請求項１
記載のＭＯＳ型半導体デバイス。 ３）第一導電型の半導体層の表面層に選択的に形成され
た第二導電型の第一領域の表面層にさらに第一導電型の
第二領域が選択的に形成され、前記半導体層と第二領域
にはさまれた第一領域の表面上にゲート絶縁膜を介して
多結晶シリコンよりなるゲートを備え、第一領域および
第二領域にゲートと層間絶縁膜を介して絶縁された主電
極が共通に接触するＭＯＳ型半導体デバイスの製造方法
において、第一導電型の半導体層の表面上に少なくとも
その半導体層側よりも遠い側が非酸化性の絶縁物よりな
る絶縁膜および多結晶シリコン層を積層し、多結晶シリ
コン層をパターニングして形成された窓を通しての不純
物の導入および拡散を行って半導体層の表面層に第一領
域および第二領域を形成したのち、前記多結晶シリコン
層の表面を酸化して酸化シリコン膜を形成し、次いで前
記半導体層上の絶縁膜の露出部を除去し、除去された個
所に第一領域および第二領域を露出させ、その露出部分
に主電極を接触させることを特徴とするＭＯＳ型半導体
デバイスの製造方法。 ４）非酸化性の絶縁物が窒化シリコンである請求項３記
載のＭＯＳ型半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21194890A JPH0494134A (ja) | 1990-08-10 | 1990-08-10 | Ｍｏｓ型半導体デバイスおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21194890A JPH0494134A (ja) | 1990-08-10 | 1990-08-10 | Ｍｏｓ型半導体デバイスおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494134A true JPH0494134A (ja) | 1992-03-26 |
Family
ID=16614352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21194890A Pending JPH0494134A (ja) | 1990-08-10 | 1990-08-10 | Ｍｏｓ型半導体デバイスおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494134A (ja) |
-
1990
- 1990-08-10 JP JP21194890A patent/JPH0494134A/ja active Pending
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