CN1393932A - 具有熔丝元件的半导体芯片 - Google Patents

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Abstract

一种半导体芯片，包括：在芯片表面上配置的逻辑电路部；在上述芯片表面上配置的、具有用于缺陷单元补救的冗余存储单元的至少一个宏存储部；上述芯片表面上的、在上述逻辑电路部和上述宏存储部的外周配置的电极焊盘列；以及上述芯片表面上的存储上述缺陷单元的地址的至少一个熔丝元件组，其配置在上述宏存储部和上述电极焊盘列的外侧的、沿该芯片的任一边的区域上。

Description

具有熔丝元件的半导体芯片
( 相关申请的交叉引用
本申请基于并要求2001年6月26日递交的在先日本专利申请No.2001-193014的优先权，其全部内容在此引作参考。)
技术领域
本发明涉及在同一衬底上搭载存储器和逻辑电路部的半导体装置，更具体地，涉及具有用于补救存储器的不良单元的熔丝元件的半导体芯片和半导体模块。
背景技术
现在，在存储专用半导体芯片中广泛采用内藏有不良单元补救电路的冗余存储结构。该冗余存储结构在存储元件中存在不良单元时，用备用单元替换不良单元。
在这样的具有冗余存储结构的半导体芯片中，具有在不良存储器补救电路的一部分上具备多个熔丝元件(以后称“熔丝元件组”)的区域。
一般地，在半导体芯片的检查工序中，通过测试确认有无不良单元，如果确定了不良单元的序号，用激光熔断对应的熔丝元件的熔丝部，由此在熔丝元件中存储不良单元的地址。
在读出存储单元时，把存储的不良单元的地址与输入地址相比较，一致时选择冗余单元，不一致时选择输入的地址的单元。
图1是展示现有的存储专用芯片100的结构的平面图。如该图所示，存储专用芯片100中，沿芯片的任一边配置键合的电极焊盘列200，在其内侧配置多个存储阵列300，在各存储阵列300的横向配置对应的解码电路500和熔丝元件组400。
另外，近年来，为了减小安装面积，提高数据传输速度，已广泛使用在同一衬底上配置存储器和逻辑电路部的存储器混载芯片。
图2是展示现有的存储专用芯片110的结构的平面图。如该图所示，沿芯片的四边配置键合的电极焊盘列210，在其内侧形成逻辑电路部700和宏存储部610。
宏存储部610包含存储器600和熔丝元件组410，并与存储专用芯片100的情况同样地，具有用来补救缺陷单元的冗余单元结构，上述存储器600具有存储阵列和解码电路等。这样的宏存储部610也具有与现有的存储专用芯片100同样的存储功能。通常，宏存储部610和逻辑电路部700分别独立地进行设计。
近年来，逻辑电路部中要求的运算处理复杂化，结果电力消耗增加。与这种情况伴随地，芯片中必需的电源端子的个数增加，连接用作电源端子的电极焊盘和芯片内的逻辑电路部的信号线和电源线等的布线也复杂化。
另外，在存储器混载芯片上与逻辑电路部同时搭载的存储器的容量增加，宏存储部相对于芯片面积的占有面积增加。因此，连接逻辑电路部和电极焊盘的信号线、电源线等的在最上层形成的布线必须从宏存储部上通过。
但是，由于熔丝的熔断操作在最上层的布线形成后进行，不能在熔丝元件组上形成这些布线。因此，如图2所示，连接逻辑电路部700和电极焊盘210a等的电源线和信号线等的布线800必须绕过熔丝元件组410。于是，连接各电极焊盘210a和逻辑电路部700的布线设计因熔丝元件组410的存在而受到很大制约。
另一方面，在最近的逻辑电路部LSI中，随高集成化的发展，芯片的输入输出信号端子的个数也继续增加。而且，由于与此相应的耗电的增加，电源端子的个数也要进一步增加。因此，在通过引线键合把电极焊盘与外部衬底相连的现有的安装方法中，电极焊盘的个数受限制，会产生端子数不足的情况。于是，在最近的半导体芯片中开始使用利用凸点的安装方法。
图3是展示使用凸点的存储器混载芯片的结构例的平面图。沿芯片的四边配置键合的电极焊盘列210，在其内侧配置逻辑电路部700和宏存储部610。在宏存储部610内形成存储器600和熔丝元件组410。
在芯片表面上，突起状的由铅等形成的多个凸点900二维状地配置，各电极焊盘210b借助于最上层的布线与对应的各凸点900连接，通过凸点900与外部衬底相连接。即，一旦输入输出端子与芯片周边的电极焊盘210b相连，且该电极焊盘210b与在芯片表面上配置的凸点900相连，输入输出端子就通过该凸点900与外部的封装衬底等相连接。
由此，采用凸点900时，由于可以在芯片表面上二维地形成输入输出端子，可以增加输入输出端子数。另外，由于可以扩大二维状地配置的各凸点端子之间的距离，与外部衬底的连接也变得容易了。
但是，如图3所示，此时，连接各电极焊盘210b和凸点900的布线也必须绕过熔丝元件组410。所以，如该图所示，也会有不能与凸点900连接的电极焊盘。
而且，不能在熔丝元件组410上形成凸点900。因此，不能在整个芯片表面上均匀地配置凸点。在封装衬底等上安装半导体芯片时，在凸点上容易产生因芯片和封装衬底的热膨胀差引起的应力。因此，如果凸点不能在芯片表面上均匀地配置，容易产生应力不均匀，产生封装的剥裂等。
而且，在ASIC(特定用途集成电路)中，由于芯片上的宏存储部由各用户任意配置，熔丝元件组的位置也伴随着宏存储部的配置因用户而异地配置。而且，由于凸点的配置也受熔丝元件组的影响，随用户而有各种变化。因此，确定这些所有的组合，进行没有封装剥裂的ASIC的设计是极其困难的。
发明内容
根据本发明的第一方面的半导体芯片，包括：在芯片表面上配置的逻辑电路部；在上述芯片表面上配置的、具有用于缺陷单元补救的冗余存储单元的至少一个宏存储部；上述芯片表面上的在上述逻辑电路部和上述宏存储部的外周配置的电极焊盘列；以及上述芯片表面上的存储上述缺陷单元的地址的至少一个熔丝元件组，其配置在上述宏存储部和上述电极焊盘列的外侧的沿该芯片的任一边的区域上。
根据本发明的第二方面的半导体芯片，包括：在芯片表面上配置的逻辑电路部；在上述芯片表面上配置的、具有用于缺陷单元补救的冗余存储单元的至少一个宏存储部；在上述逻辑电路部和上述宏存储部的上方二维状均匀配置的多个凸点；以及上述芯片表面上的存储上述缺陷单元的地址的至少一个熔丝元件组，其配置在配置上述多个凸点的区域的外侧的沿该芯片的任一边的区域上。
根据本发明的第三方面的半导体模块，包括：上述第一方面所述的半导体芯片，以及安装上述半导体芯片的封装衬底。
根据本发明的第四方面的半导体模块，包括：上述第二方面所述的半导体芯片，以及安装上述半导体芯片的封装衬底。
根据本发明的第五方面的半导体模块，包括：上述第二方面所述的半导体芯片，以及搭载上述半导体芯片的封装衬底，其与上述凸点形成面相对；在上述半导体芯片和上述封装衬底之间充填的粘接树脂材料；以及在上述衬底的内表面上设置的锡焊球。
附图说明
图1是现有的存储专用芯片的平面图；
图2是现有的逻辑电路部和宏存储部的混载芯片的平面图；
图3是另一现有的逻辑电路部和宏存储部的混载芯片的平面图；
图4是根据本发明的实施方案1的半导体芯片的结构例的平面图；
图5A是图4的A-A′示意剖面图；
图5B是图4的B-B′示意剖面图；
图5C是图4中的电极焊盘41和熔丝数据传输线60的位置关系的斜视图；
图6是根据本发明的实施方案1的各熔丝元件的电路结构图；
图7是根据本发明的实施方案1的熔丝元件组的电路结构图；
图8是根据本发明的实施方案1的熔丝元件组的电路产生的各信号的顺序的图；
图9是根据本发明的实施方案1的熔丝元件组和宏存储部之间的信号线的布线结构图；
图10是根据本发明的实施方案2的半导体芯片的平面图；
图11是根据本发明的实施方案3的半导体芯片的平面图；
图12A是图11的A-A′示意剖面图；
图12B是图11的B-B′示意剖面图；
图13是根据本发明的实施方案4的半导体芯片的平面图；
图14是根据本发明的实施方案4的半导体芯片的斜视图；
图15是根据本发明的实施方案4的半导体模块的剖面图。
实施发明的具体方式(实施方案1)
实施方案1的半导体芯片是具有作为键合焊盘的电极焊盘的存储器混载芯片。下面，参照附图具体地说明。
图4是展示根据本发明的实施方案1的半导体芯片10的结构的平面图。在半导体芯片10中，在独立的区域上分别设置宏存储部20和逻辑电路部30。在其周围基本上沿半导体芯片的各边配置作为键合焊盘的电极焊盘列40。
在宏存储部20内形成存储单元阵列和存储电路等，并具有用来补救缺陷单元的冗余单元和冗余电路。另外，在与宏存储部20分离的电极焊盘列40的外侧的沿半导体芯片的边的区域上，配置存储缺陷单元的地址的熔丝元件组50。即，熔丝元件组50配置在电极焊盘列40和芯片的边之间。
由此，由于熔丝元件组50配置在电极焊盘列40的外侧，从电极焊盘列40向内侧形成的信号线和电源线等的最上层的布线没必要绕过熔丝元件组50。因此，布线设计的自由度大，布线设计变得非常容易。另外，由于可以实现布线结构的简易化和各布线的短距离化，所以还可以降低与布线长度有关的布线延迟。
另外，在熔丝元件组50中存储的缺陷单元的地址信息必须输送到宏存储部20，但此时至少可以减少连接宏存储部20和50之间的传输线的条数，理想的是，使用图4所示的一条熔丝数据传输线60。
图5A是图4中的A-A′示意剖面图；图5B相当于图4中的B-B′示意剖面图。
半导体芯片10具有衬底层10A和其上的布线层10B，在衬底层10A的上层部分形成宏存储部20和逻辑电路部30的各存储单元和各电路中必需的元件等。在布线层10B中形成宏存储部20和逻辑电路部30中必需的布线、以及连接电极焊盘41和这些电路的布线。这些布线以多层结构形成，各布线层之间用介电体膜绝缘。
在电极焊盘41和芯片的边之间的布线层10B中形成熔丝51。在熔丝51上以易于用激光照射进行熔断操作的方式设置窗52。另外，通过图中虚线所示的熔丝数据传输线60向宏存储部21中的冗余电路传输各熔丝是否熔断的数据(以后称为“熔丝数据”)。
图5C是展示电极焊盘41和熔丝数据传输线60的位置关系的斜视图。由于电极焊盘41用作键合焊盘，在键合操作时有大的应力。所以，优选地，从电极焊盘41的正下方通过布线。因此，优选地，如图5B、5C所示，熔丝数据传输线60配置成从各电极焊盘与电极焊盘41之间通过。或者，在熔丝数据传输线60从任一个电极41的正下方通过时，希望该电极焊盘41作为伪焊盘，不进行键合。
这样地，电极焊盘41作为键合焊盘时，由于通过电极焊盘列的布线裕度小，有望至少可以减少宏存储部20和熔丝元件组50之间的布线数。
图6展示了实施方案1的半导体芯片中的各熔丝元件的电路结构例。另外，图7展示了熔丝元件组整体的电路结构例。而图8展示了熔丝元件电路中的各信号的顺序。
如图6所示，各熔丝元件具有熔丝51、锁存电路100和传输电路200。如图7所示，在熔丝元件组50中这些电路反复地并列配置。向各熔丝元件中输入各电路的初始化信号即bBP、AN和bTR信号。
如图8所示，如果电源接通(VCC为“ON”)，首先bBP信号成为“高”电平，锁存电路100被初始化。接着，AN信号产生“高”的脉冲信号，熔丝51的数据，即与熔丝51“被熔断”“没被熔断”中的任一个状态对应的信号，被输送到锁存电路100。接着，bTR信号产生“低”的脉冲信号，熔丝数据从锁存电路100输送给传输电路200，暂时存储在这里。
然后，如果向传输电路200输送了传输时钟(Shift CLK)信号，即“高”电平的脉冲信号，从传输电路向宏存储部通过一条熔丝数据传输线依次输送与该脉冲信号的信号数对应的数目的熔丝数据。
图9是展示熔丝元件组50和宏存储部20之间的信号线的结构的图。
优选地，与半导体芯片的电源接通时产生的半导体芯片的初始化控制信号同步地，产生bBP信号、AN信号、bTR信号和Shift CLK信号。例如，优选地，宏存储部20内的存储器周边电路的电源为在半导体芯片内部从外部电压降压而产生时，当该电压到达规定的电压时，在宏存储部20内产生bBP信号，把它发送给熔丝元件组55。
另一方面，AN信号、bTR信号和Shift CLK信号由在熔丝元件组内设置的控制电路产生。例如，从宏存储部25送来的bBP信号也送到该控制电路，在控制电路中基于该bBP信号生成AN信号、bTR信号和Shift CLK信号，把这些信号送到熔丝元件。如果这样，就可以减少宏存储部20和熔丝元件组50间的信号线的数目。
另外，由于Shift CLK信号是用来传输数据的信号，还必须供给到宏存储部。
因此，优选地，如图9所示，在宏存储部20和熔丝元件组50之间，从宏存储部20到熔丝元件组50只设置bBP信号线，从熔丝元件组50到宏存储部20只设置熔丝数据传输线和Shift CLK信号线。
这样地，在实施方案1的半导体芯片中，不在宏存储部20内配置熔丝元件组50，而是配置在远离宏存储部20的电极焊盘的外面，所以如果对每个熔丝元件与宏存储部20直接布线，通过电极焊盘列40的信号线的布线复杂化。但是，如上所述，如果用多位寄存器只用一条信号线依次传输多个熔丝数据，就可以大幅度减少信号线的数目。另外，即使是控制熔丝元件组50的电路动作的信号由在熔丝元件组50内配置的控制电路产生，也可以减少连接熔丝元件组50和宏存储部20的信号线数，无需通过电极焊盘之间。(实施方案2)
实施方案2的半导体芯片与实施方案1的半导体芯片同样地，是具有作为键合焊盘的电极焊盘的存储器混载芯片，熔丝元件组配置在电极焊盘的外侧。
图10是展示根据本发明的实施方案2的半导体芯片11的结构的平面图。与实施方案1的半导体芯片10同样地，在芯片表面上形成宏存储部20和逻辑电路部30。在其周围配置作为键合焊盘的电极焊盘列42。而且，在其外侧配置熔丝元件组50。与实施方案1的情况不同之处在于，与熔丝元件组50邻接的电极焊盘列42沿熔丝元件组50的形状进行配置。即，在电极焊盘列42和芯片的边之间没有熔丝元件组50存在的区域中，电极焊盘列42沿芯片的边配置。因此，与实施方案1那样的电极焊盘列42形成为直线状的情况不同，可以没有在电极焊盘列和芯片的边之间的不被利用的空间。由此，在同样的芯片尺寸的情况下，可以扩大可形成逻辑电路部等的芯片上的有效面积。
另外，实施方案2中的半导体芯片中，熔丝元件组50的电路结构也采用与实施方案1相同的电路结构，所以也有望减少连接熔丝元件组50和宏存储部20的信号线数。(实施方案3)
实施方案3的半导体芯片具有电极焊盘和凸点，熔丝元件组配置在电极焊盘的外侧。
图11是展示根据本发明的实施方案3的半导体芯片12的结构的平面图。在半导体芯片12中，在独立的区域上分别设置宏存储部20和逻辑电路部30。在其周围基本上沿半导体芯片的各边配置作为键合焊盘的电极焊盘列42。熔丝元件组50在远离宏存储部20的电极焊盘列42的外侧的、沿芯片的边的区域上形成。
电极焊盘列42与实施方案2同样地，以在芯片上不形成无用的空间的方式沿熔丝元件组50的形状中途弯折形成，但如果空间富余，也可以把电极焊盘列配置成与实施方案1的情况相同的直线状。
在宏存储部20和逻辑电路部30的上方以二维状配置突起状的由导电材料形成的凸点70。各电极焊盘42a和各凸点70通过焊盘间连接线80连接，各电极焊盘42a无需键合，通过该凸点70与外部衬底连接。
图12A是图11中的A-A′示意剖面图；图12B是图11中的B-B′示意剖面图。
与实施方案1的情况同样地，半导体芯片12具有衬底层12A和其上的布线层12B，在衬底层12A的上层部分形成构成宏存储部20和逻辑电路部30的元件。在布线层12B中形成宏存储部20和逻辑电路部30中必需的布线、以及连接电极焊盘43和这些电路的布线。
在电极焊盘43外侧的布线层12B中形成熔丝53。通过熔丝数据传输线60向宏存储部23传输各熔丝63的熔丝数据。
在实施方案3的半导体芯片12中，由于电极焊盘43通过最上层的布线与凸点70相连，通过凸点70与外部衬底相连，电极焊盘43没有引线键合导致的应力。因此，如图12B所示，熔丝数据传输线60可以配置成通过电极焊盘43的正下方，与使用键合焊盘的实施方案1、2的芯片的情况相比，减少了连接熔丝元件组50和宏存储部20的布线的制约。因此，熔丝元件组50的布线结构不受限制，但是如果优选采用与实施方案1相同的电路结构，且从布线结构的简易化上看是理想的。
在实施方案3的半导体芯片12中，由于熔丝元件组50与宏存储部20分离而配置在电极焊盘列42的外侧，无需在逻辑电路部30和各电极焊盘42a之间连接的信号线和电源线等的布线，连接电极焊盘42a和凸点70的布线不受熔丝元件组50的存在的制约，可以更自由地进行布线设计。
而且，象现有情况那样，比电极焊盘42更内侧的区域是可以配置凸点70的区域。所以，凸点70还可以更自由地配置，可以在芯片表面上大致均匀地配置凸点70。
而且，在半导体模块中，虽然由于通过凸点70连接半导体芯片12和外部衬底，因两者的热膨胀系数不同，易于在凸点70中产生热应力，但由于凸点70均匀地配置，可以在整个芯片表面上均匀地分散应力。由此，不易发生衬底剥离等问题。(实施方案4)
实施方案4的半导体芯片是在芯片表面上配置凸点且没有电极焊盘的半导体芯片，熔丝元件组配置在凸点形成区域的外侧。
图13是展示根据本发明的实施方案4的半导体芯片13的结构的平面图。在半导体芯片13中，在独立的区域上分别设置宏存储部20和逻辑电路部30。由于没有电极焊盘，逻辑电路部30在直到接近芯片的边的广大区域上形成。熔丝元件组50与宏存储部20分离，沿凸点形成区域的外侧的芯片的边形成。
实施方案4的半导体芯片13中，逻辑电路部30和宏存储部20的电源线和信号线不通过电极焊盘，直接连接，并通过凸点74与外部衬底连接。由于在逻辑电路部30和宏存储部20上不存在熔丝元件组50，到各凸点74的布线不受熔丝元件组50的存在的制约。
这样地，根据实施方案4的半导体芯片13，由于熔丝元件组50不在宏存储部20内形成，凸点74的配置不受熔丝元件组50的存在的制约。因此，可以在芯片表面上二维状地均匀地配置凸点74。
图14是实施方案4的半导体芯片13的斜视图。示出了在芯片表面上均匀地配置突起状的凸点74的状态。
图15是展示把实施方案4的半导体芯片安装在封装衬底上的半导体模块的一例的装置剖面图。在该图所示的半导体模块中，在封装衬底16上以倒装(face-down)法安装半导体芯片13。即，把半导体芯片13翻过来，以使形成了凸点74的芯片表面与封装衬底16表面相对的方式，在封装衬底16上搭载半导体芯片13。
凸点74由例如Pb和Sn的合金、Sn和Ag的合金等的锡焊材料形成，加热时成为半熔融状态，粘接固定在封装衬底16上。在半导体芯片13和封装衬底16之间填充粘接树脂材料17，使半导体芯片13和封装衬底16更加强固地固定。在封装衬底16的内表面上形成锡焊球18，通过该锡焊球18进行与半导体模块的外部装置的连接。
由于由玻璃、陶瓷或树脂等形成的封装衬底16与半导体芯片13的热膨胀系数的差大，连接两者的凸点74容易产生热应力。但是，由于凸点74在半导体芯片13的大致整个表面上均匀地配置，凸点74受到的应力被均匀地分散，可以抑制剥离等的发生。结果，可以降低产品不合格率。
而且，在进行ASIC设计时，由于可以以在半导体芯片表面上大致均匀地配置凸点为前提进行设计，所以，无需象现有情况那样地考虑各种凸点的设置状态。因此，可以大幅度地减小设计负担。
另外，优选地，在实施方案4的半导体芯片中，熔丝元件组的电路结构也利用与实施方案1同样的电路。(其它实施方案)
虽然在以上说明的实施方案1～4的半导体芯片中，说明了在一个位置集中配置熔丝元件组的例子，但是也可以在多个位置分散配置熔丝元件组。虽然这些熔丝元件组沿芯片的边形成，此时，希望尽可能均匀地配置。例如，优选地，配置成多个熔丝元件组以半导体芯片表面中央为中心大致呈点对称。
而且，虽然在实施方案1～4中展示了在芯片上有一个宏存储部的情况，但是宏存储部的个数不限于1个，也可以用多个宏存储部。例如，在实施方案1～4的半导体芯片用作通信用缓冲存储器时，搭载相当于128兆位～256兆位或更高的存储容量的多个宏存储部。此时，可以在一个位置集中配置与多个宏存储部对应的多个熔丝元件组，也可以分散配置到多个位置。分散配置熔丝元件组时，如上所述，芯片上的熔丝元件组的配置是均匀的，最好配置成以半导体芯片表面中央为中心，各熔丝元件组呈点对称。
这样地，通过在芯片表面上更均衡地配置多个熔丝元件组，熔丝烧断时产生的应力和此外的各种应力在面内均匀地分散，可以抑制局部的应力的发生。
另外，优选地，在略微远离各种应力容易集中的半导体芯片的各角部的位置上配置熔丝元件组。
另外，虽然在具有电极焊盘的实施方案1～3的半导体芯片中说明了用电极焊盘列完全包围各宏存储部和逻辑电路部的周围的例子，但是没必要完全包围，也可以在宏存储部和逻辑电路部的外周的一部分上配置。电极焊盘的个数只要能满足必需的输入输出端子数即可。另外，实施方案3的电极焊盘列中，也可以在其一部分上具有电极焊盘。
另外，用根据实施方案1或2的半导体芯片形成半导体模块时，与实施方案4的情况同样地，半导体芯片和封装衬底上的端子之间用引线键合连接，半导体芯片和封装衬底之间用粘接树脂材料固定。
对宏存储部内形成的存储器的种类没有特定限制，可以用例如，DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、非易失性存储器、强介电体存储器、磁存储器等，具有冗余单元结构的存储器之类的存储器。
本实施方案的半导体芯片可以更简易地形成与电极焊盘或凸点连接的布线，同时，在使用凸点时，可以更有效地利用芯片表面，配置更多的凸点。因此，可以在需要多个输入输出端子的半导体芯片中适用。另外，由于是形成了宏存储部和逻辑电路部的存储器混载型半导体芯片，数据的传输速度非常快。因此，可以在需要高速数据传输、且需要多个输入输出端子的半导体芯片中利用。具体地，最适合用作例如区分从多个方向接收的通信数据的通信用缓冲存储器芯片。
上面，虽然基于实施方案说明了本发明，本发明并不限于这些实施方案的说明中限定的情况。本领域技术人员明白，可以进行种种变更和改进。
根据以上说明的具有本发明的第一特征的半导体芯片，由于在具有逻辑电路部和存储器电路的混载芯片中，在电极焊盘的外侧配置熔丝元件组，可以提高信号线和电源线等的布线设计的自由度，减轻布线设计的负担。
根据本发明的半导体模块，可以提供搭载具有上述第一或第二特征的半导体芯片的半导体模块。

Claims (21)

1.一种半导体芯片，包括：
在芯片表面上配置的逻辑电路部；
在上述芯片表面上配置的、具有用于缺陷单元补救的冗余存储单元的至少一个宏存储部；
上述芯片表面上的、在上述逻辑电路部和上述宏存储部的外周配置的电极焊盘列；以及
上述芯片表面上的存储上述缺陷单元的地址的至少一个熔丝元件组，其配置在上述宏存储部和上述电极焊盘列的外侧的、沿该芯片的任一边的区域上。
2.如权利要求1所述的半导体芯片，其特征在于还包括：
上述芯片表面上的、在上述电极焊盘列的内侧二维状均匀配置的多个凸点。
3.一种半导体芯片，包括：
在芯片表面上配置的逻辑电路部；
在上述芯片表面上配置的、具有用于缺陷单元补救的冗余存储单元的至少一个宏存储部；
在上述逻辑电路部和上述宏存储部上方二维状均匀配置的多个凸点；以及
上述芯片表面上的存储上述缺陷单元的地址的至少一个熔丝元件组，其配置在配置上述多个凸点的区域的外侧的、沿该芯片的任一边的区域上。
4.如权利要求1所述的半导体芯片，其特征在于：
在该电极焊盘列与上述芯片的边之间的没有上述熔丝元件组的区域上，沿该芯片的边配置上述电极焊盘列。
5.如权利要求1所述的半导体芯片，其特征在于：
上述电极焊盘列形成为完全包围上述逻辑电路部和上述宏存储部。
6.如权利要求1所述的半导体芯片，其特征在于：
在上述逻辑电路部和上述宏存储部的外周的一部分上形成上述电极焊盘列。
7.如权利要求1所述的半导体芯片，其特征在于：
上述熔丝元件组有多个，这些熔丝元件组在该芯片表面上分散配置。
8.如权利要求1所述的半导体芯片，其特征在于：
上述熔丝元件组有多个，这些熔丝元件组以该芯片表面中央为中心大致点对称地配置。
9.如权利要求1所述的半导体芯片，其特征在于：
上述熔丝元件组远离该芯片的各角部而配置。
10.如权利要求1所述的半导体芯片，其特征在于：
在该芯片表面上有多个上述宏存储部。
11.如权利要求1所述的半导体芯片，其特征在于：
在该芯片表面上有多个上述宏存储部，
每个宏存储部独立地具有熔丝元件组，这些熔丝元件组相互之间以该芯片表面中央为中心大致点对称地配置。
12.如权利要求1所述的半导体芯片，其特征在于：
在该芯片表面上有多个上述宏存储部，
与上述多个宏存储部对应的熔丝元件组在一个区域上汇集形成。
13.如权利要求1所述的半导体芯片，其特征在于，上述熔丝元件组具有：
多个熔丝；
锁存上述各熔丝是否熔断的数据即熔丝数据的锁存电路；以及
暂时存储上述各熔丝的熔丝数据，同时把存储的多个熔丝数据依次传输到上述宏存储部的传输电路。
14.如权利要求13所述的半导体芯片，其特征在于还包括：
与上述熔丝元件组和上述宏存储部连接、可依次发送多个熔丝数据的信号线。
15.如权利要求14所述的半导体芯片，其特征在于：
上述信号线是可依次发送上述熔丝元件组的全部熔丝数据的单独的线。
16.如权利要求14所述的半导体芯片，其特征在于：
上述信号线借助于上述电极焊盘列与上述熔丝元件组和上述宏存储部连接，不通过上述电极焊盘的正下方，通过电极焊盘之间的间隙部。
17.如权利要求14所述的半导体芯片，其特征在于：
上述信号线借助于上述电极焊盘列与上述熔丝元件组和上述宏存储部连接，通过上述电板焊盘的正下方，该电极焊盘用作键合焊盘。
18.如权利要求13所述的半导体芯片，其特征在于：
上述宏存储部具有与该宏存储部的电源接通基本同步地产生上述熔丝元件元件的初始化信号的电路；
上述熔丝元件组具有接收上述初始化信号，产生上述锁存电路和上述传输电路的动作所必需的信号的电路。
19.一种半导体模块，包括：
权利要求1所述的半导体芯片，以及
安装上述半导体芯片的封装衬底。
20.一种半导体模块，包括：
权利要求3所述的半导体芯片，以及
安装上述半导体芯片的封装衬底。
21.一种半导体模块，包括：
权利要求3所述的半导体芯片，以及
搭载上述半导体芯片的封装衬底，其与上述凸点形成面相对；
在上述半导体芯片和上述封装衬底之间充填的粘接树脂材料；以及
在上述衬底的内表面上设置的锡焊球。
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