CN103797574A - 封装中的存储器模块 - Google Patents

封装中的存储器模块 Download PDF

Info

Publication number
CN103797574A
CN103797574A CN201280044482.XA CN201280044482A CN103797574A CN 103797574 A CN103797574 A CN 103797574A CN 201280044482 A CN201280044482 A CN 201280044482A CN 103797574 A CN103797574 A CN 103797574A
Authority
CN
China
Prior art keywords
microelectronics packaging
microelectronic element
signal
substrate
microelectronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201280044482.XA
Other languages
English (en)
Inventor
贝尔加桑·哈巴
韦勒·佐尼
理查德·德威特·克里斯普
伊利亚斯·穆罕默德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Adeia Semiconductor Solutions LLC
Original Assignee
Tessera LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tessera LLC filed Critical Tessera LLC
Publication of CN103797574A publication Critical patent/CN103797574A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29193—Material with a principal constituent of the material being a solid not provided for in groups H01L2224/291 - H01L2224/29191, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/14335—Digital signal processor [DSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种微电子封装(10)可以包括具有相对的第一表面(21)和第二表面(22)的衬底(20)、第一、第二、第三和第四微电子元件(30a、30b、30c、30d)和暴露在第二表面处的端子(25)。每个微电子元件(30)可具有面对衬底(20)的第一表面(21)的前表面(31)和在前表面处的多个触点(35)。微电子元件(30)的前表面(31)可以布置在平行于第一表面(21)并覆盖第一表面(21)的单个平面内。每个微电子元件(30)可具有暴露在前表面处并沿各自的第一轴线(29a)、第二轴线(29b)、第三轴线(29c)和第四轴线(29d)布置的触点列(35)。第一轴线(29a)与第三轴线(29c)可彼此平行。第二轴线(29b)与第四轴线(29d)可横切于第一轴线(29a)与第二轴线(29c)。

Description

封装中的存储器模块
相关申请的交叉引用
本申请是2012年1月9日申请的美国专利申请No.13／346，201的继续申请，要求2011年10月3日申请的美国临时专利申请No.61／542，488、No.61／542，495以及No.61／542，553，以及2011年7月12日申请的美国临时专利申请No.61／506，889的申请日的权益，其公开内容通过引用并入本文。
技术领域
本申请的主题涉及微电子封装及包含微电子封装的组件。
背景技术
半导体芯片通常设为单独的预封装单元。标准芯片具有带有大的前面的扁平矩形体，该前面具有连接至芯片的内部电路的触点。每个单独的芯片典型地包含在具有连接至芯片的触点的外部端子的封装中。端子(即封装的外部连接点)再用于电连接至电路板(例如印刷电路板)。在很多常规的设计中，芯片封装在电路板中占用的面积比芯片本身的面积大很多。如参考具有前面的扁平芯片的本公开所使用的，“芯片的面积”应被理解为指的是所述前面的面积。
在“倒装芯片，，设计中，芯片的前面面对封装介电元件的面，即，封装的衬底，芯片上的触点通过焊料凸点或其他连接元件直接地键合至衬底的面上的触点。衬底再可通过覆盖衬底的外部端子键合至电路板。“倒装芯片”设计提供相对紧凑的布置；每个封装占用的电路板的面积等于或稍大于芯片的前面的面积，例如在共同转让的美国专利No.5，148，265、No.5，148，266和No.5，679，977中的某些实施例中所公开的，其公开内容通过引用并入本文。某些创新的安装技术提供的紧密度接近或等于常规倒装芯片键合的紧密度。可以在等于或稍大于芯片本身的面积的电路板的面积中容置单个芯片的封装通常被称为“芯片级封装”。
在任何的芯片的物理布置中，尺寸都是重要的考虑因素。随着便携式电子装置的快速发展，对于芯片的更紧凑的物理布置的需求越发强烈。仅仅举例来说，通常被称为“智能手机”的装置将手机的功能与强大的数据处理器、存储器以及辅助装置(例如全球定位系统接收器、电子照相机和局域网络连接件以及高分辨率显示器和关联的图像处理芯片)集成。在袖珍型装置中，这些装置可提供例如全互联网连接、包括全分辨率视频的娱乐、导航、电子银行等功能。复杂的便携式装置要求将众多芯片封装到很小的空间中。而且，一些芯片具有很多通常被称为“I／O”的输入和输出连接件。这些I／O必须与其他芯片的I／O互连。形成互连的部件不应当大大增加组件的尺寸。类似需求出现在其他应用中，例如，数据服务器(如在需要提升性能以及减小尺寸的互联网搜索引擎中使用的数据服务器)。
包含存储器存储阵列的半导体芯片(特别是动态随机存取存储(DRAM)芯片以及闪存芯片)通常封装在单芯片或多芯片封装和组件中。每个封装具有多个用于在端子和封装中的芯片之间承载信号、电源电压以及地电位的电连接件。该电连接件可以包括不同种类的导体，例如在相对于芯片的触点支承表面的水平方向上延伸的水平导体(例如，迹线、梁式引线等)，在相对于芯片的表面的垂直方向上延伸的垂直导体(例如，孔)，以及在相对于芯片的表面的水平方向和垂直方向上延伸的线键合。
将封装中的信号传输到多芯片封装的芯片提出了特别的挑战，尤其是对于被封装中两个或更多个芯片共用的信号(例如，时钟信号以及存储芯片的地址信号和选通信号)。这种多芯片封装中，封装的端子和芯片之间的连接路径的长度可以改变。不同的路径长度可以导致信号在端子和每个芯片之间花费更长或更短的时间传输。信号从一点到另一点的传输时间称为“传播延迟”，并且是导体长度、导体结构以及与其紧邻的其他介电结构或导电结构的函数。
两个不同信号到达特定位置的时间差也被称为“偏差”。特定信号到达两个或更多个位置的时间上的偏差是由于传播延迟以及特定信号开始向位置传输的时间所导致的。偏差可以影响或可以不影响电路性能。当同步的信号组中的所有信号一起偏移时，偏差通常对性能的影响较小，这种情况下，操作所需的所有信号需要时一起到达。但是，当操作所需的同步信号组的不同信号在不同时间到达时，情况就不是这样了。这种情况下，偏差影响性能，因为除非所需所有信号都到达，否则不能执行操作。本文描述的实施例可包括共同待决的美国临时专利申请No.61／506，889(TESSERA3.8-664)中公布的将偏差最小化的特征，其公开内容通过引用并入本文。
常规微电子封装可包括用于主要提供存储器存储阵列功能的微电子元件，即，包括比提供任何其他功能的有源装置多的提供存储器存储阵列功能的有源装置的微电子元件。微电子元件可以是或包括DRAM芯片、或这样的半导体芯片的堆叠的电互连组件。典型地，这个封装的所有端子布置成靠近安装有微电子组件的封装衬底的一个或多个外边缘的列组。
鉴于上述背景，可对多芯片微电子封装及组件进行一些改进以提高电性能。本发明的这些特性将通过下面描述的微电子封装和组件的构造获得。
发明内容
根据本发明的方面，一种微电子封装可包括：具有相对的第一表面和第二表面的衬底，第一微电子元件、第二微电子元件、第三微电子元件以及第四微电子元件，暴露在第二表面处的多个端子，从每个微电子元件的触点中的至少一些延伸至端子中的至少一些的电连接件。每个微电子元件可具有面对衬底的第一表面的前表面以及在前表面处的多个触点。微电子元件的前表面可布置在平行于第一表面并覆盖第一表面的单个平面内。每个微电子元件可具有暴露在前表面处并沿各自的第一轴线、第二轴线、第三轴线以及第四轴线布置的触点列。第一轴线和第三轴线彼此平行。第二轴线和第四轴线可横切于第一轴线和第三轴线。端子可用于将微电子封装连接至微电子封装外部的至少一个部件。
在示例性实施例中，第二轴线和第四轴线可与第一轴线和第三轴线正交。在特定的示例中，每个微电子元件的触点列可设置在各个微电子元件的前表面的中心区域内。在一个实施例中，端子可布置成面阵。端子可具有彼此共面的暴露的接触表面。在特定的实施例中，电连接件可包括在每个下微电子元件的触点与暴露在衬底的第一表面处的导电键合焊盘之间延伸的倒装芯片连接件。在一个示例中，每个微电子元件的触点可包括八位数据I／O触点。在特定的示例中，每个微电子元件的触点可包括九位数据I／O触点。在示例性实施例中，每个微电子元件的触点可包括十六位数据I／O触点。
在一个实施例中，微电子封装还可包括缓冲元件，缓冲元件与微电子封装中的端子的至少一些以及一个或多个微电子元件电连接。缓冲元件可用于再生在微电子封装的一个或多个端子处接收的至少一个信号。在特定的实施例中，缓冲元件可安装至衬底的第一表面。在一个示例中，缓冲元件可安装至衬底的第二表面。在特定的示例中，至少一个信号包括传递至微电子封装的所有地址信号。在示例性实施例中，至少一个信号可包括传递至微电子封装的所有指令信号、地址信号、库(bank)地址信号以及时钟信号，指令信号为写使能的行地址选通信号和列地址选通信号，时钟信号为用于采样地址信号的采样时钟。在特定的实施例中，至少一个信号可包括由微电子封装接收的所有数据信号。
在一个示例中，微电子封装还可包括安装至衬底且用于存储识别信息的非易失性存储元件。非易失性存储元件可电连接至一个或多个微电子元件。在特定的示例中，微电子封装还可包括温度传感器。在示例性实施例中，微电子封装也可包括安装至衬底的解耦电容元件。解耦电容元件可电连接至一个或多个微电子元件。在一个实施例中，衬底可以为基本由在衬底的平面内具有小于12ppm/℃的热膨胀系数(CTE)的材料组成的元件。在一个示例中，衬底可包括基本由在衬底的平面内具有小于30ppm／℃的热膨胀系数(CTE)的材料组成的介电元件。
在特定的实施例中，微电子元件可用于一起作为可寻址的存储器模块。微电子封装可用于存储在每个微电子元件中所接收的数据的部分。在一个示例中，微电子封装可用于作为双列直插式存储器模块。在示例性实施例中，微电子封装可具有与双列直插式存储器模块相同的指令和信号接口，并且可用于传递与双列直插式存储器模块等量的数据。在特定的示例中，每个微电子元件可用于主要提供存储器存储阵列功能。在一个实施例中，每个微电子元件可包括动态随机存取存储器(DRAM)集成电路芯片。在特定的实施例中，每个微电子元件在功能上和机械上等同于其他微电子元件。
在示例性实施例中，微电子封装也可包括与至少一个微电子元件热连通的散热器。在一个示例中，散热器可至少部分地覆盖每个微电子元件的后表面。在特定的实施例中，每个微电子元件可以是下微电子元件，并且每个微电子封装可包括与每个下微电子元件对应的上微电子元件。每个上微电子元件可具有至少部分地覆盖对应的一个下微电子元件的后表面的表面。在一个实施例中，上微电子元件的至少一个与对应的一个下微电子元件可以通过至少一个延伸穿过下微电子元件的导电通孔电连接。
根据本发明的方面，一种微电子组件可包括多个如上所述的微电子封装。微电子组件也可包括具有板触点的电路板。封装的端子可键合至板触点。在一个实施例中，电路板可具有用于将信号传输至每个微电子封装和传输来自每个微电子封装的信号的共用电接口。在特定的实施例中，每个微电子封装可构造成具有与双列直插式存储器模块相同的功能。在示例性实施例中，电路板可以为母板。在一个示例中，电路板可以为用于附接至母板的模块。
在特定的示例中，微电子组件也可包括缓冲元件，缓冲元件安装至电路板并电连接至微电子封装中的至少一些。缓冲元件可用于再生在微电子封装的一个或多个端子处接收的至少一个信号。在特定的示例中，至少一个信号可包括传递至微电子组件的所有地址信号。在一个实施例中，至少一个信号可包括传递至微电子组件的所有指令信号、地址信号、库地址信号以及时钟信号，指令信号为写使能的行地址选通信号和列地址选通信号，时钟信号为用于采样地址信号的采样时钟。在示例性实施例中，至少一个信号可包括被微电子封装接收的所有数据信号。
根据本发明的方面，一种模块可包括如上所述的多个微电子组件。每个微电子组件可电联接至用于将信号传输至每个微电子组件和传输来自每个微电子组件的信号的第二电路板。本发明的进一步方面可提供包括将根据本发明的前述方面的微电子组件、根据本发明的前述方面的复合芯片、或两者与电连接至其的其他电子部件相结合的系统。例如，系统可设置在单个壳体中和／或安装至单个壳体，所述壳体可以为便携式壳体。根据本发明的这个方面的优选实施例的系统较可比的常规系统更加紧凑。
根据本发明的另一方面，一种微电子封装可包括：具有相对的第一表面和第二表面的衬底，第一微电子元件、第二微电子元件、第三微电子元件以及第四微电子元件，暴露在第二表面处的多个端子，以及从每个微电子元件的触点中的至少一些延伸至端子中的至少一些的电连接件。每个微电子元件可具有面对衬底的第一表面的前表面以及在前表面处的多个触点。微电子元件的前表面可布置在平行于第一表面并覆盖第一表面的单个平面内。每个微电子元件可至少部分地覆盖衬底的第一表面和第二表面之间延伸的至少一个孔。每个孔可具有分别沿第一轴线、第二轴线、第三轴线以及第四轴线的长度。第一轴线与第三轴线可彼此平行。第二轴线与第四轴线可横切于第一轴线与第三轴线。端子可用于将微电子封装连接至微电子封装外部的至少一个部件。电连接件可包括具有与至少一个孔对齐的至少部分的引线。
在一个示例中，引线中的至少一些可包括延伸穿过至少一个孔的线键合。在特定的实施例中，所有引线可以为延伸穿过至少一个孔的线键合。在示例性实施例中，引线中的至少一些可包括引线键合。在一个实施例中，每个微电子元件的触点的至少一些可成列地设置在各个微电子元件的前表面的中心区域内。在特定的示例中，每个微电子元件的触点列可与一个对应的孔对齐。在一个示例中，每个孔可具有在横切于各个轴线的方向上的宽度，每个孔的宽度不大于至少部分地覆盖孔的微电子元件在与孔的宽度相同的方向上的宽度。在一个实施例中，衬底的第二表面可具有占据第二表面的中心部分的中心区域。中心区域可由第一轴线、第二轴线、第三轴线以及第四轴线界定。端子的至少一些可以为设置在中心区域中的第一端子。
在一个实施例中，第一端子可用于承载传递至微电子封装的所有地址信号。在特定的示例中，第一端子可用于承载传递至微电子封装的指令信号、地址信号、库地址信号、以及时钟信号的至少一些，指令信号为写使能的行地址选通信号和列地址选通信号，时钟信号为用于采样地址信号的采样时钟，第一端子由至少两个微电子元件共享。在一个实施例中，第一端子被每个微电子元件共享。
在示例性实施例中，微电子封装也可包括缓冲元件，缓冲元件与微电子封装中的端子的至少一些以及一个或多个微电子元件电连接。缓冲元件可用于再生在微电子封装的一个或多个端子处接收的至少一个信号。在特定的示例中，缓冲元件可安装至衬底的第一表面。在一个实施例中，缓冲元件可安装至衬底的所第二表面。
附图说明
图1A是根据本发明实施例的微电子封装的透视示意图；
图1B是沿着图1A的线1B-1B所取的图1A的微电子封装的侧剖视图；
图1C是示出微电子元件的位置的图1A的微电子封装的仰视图；
图2A是根据另一个实施例的具有倒装芯片安装至衬底的微电子元件的微电子封装的透视示意图；
图2B是沿着图2A的线2B-2B所取的图2A的微电子封装的侧剖视图；
图2C和图2D是具有至少部分地覆盖对应的下微电子元件的一个或多个上微电子元件的图2A的微电子封装的变型的侧剖视图；
图3A至图3D是根据进一步实施例的示出键合窗与中心区域的位置的具有四个微电子元件的微电子封装的俯视图；
图4A和图4B是根据更进一步实施例的示出键合窗和中心区域的位置的具有三个微电子元件的微电子封装的俯视图；
图5A是根据本发明又另一个实施例的具有堆叠微电子元件的微电子封装的透视示意图；
图5B是沿着图5A的线5B-5B所取的图5A的微电子封装的侧剖视图；
图5C是示出微电子元件的位置的图5A的微电子封装的仰视图；
图6A是根据又另一个实施例的具有堆叠微电子元件的微电子封装的透视示意图；
图6B是沿着图6A的线6B-6B所取的图6A的微电子封装的侧剖视图；
图6C是示出微电子元件的位置的图6A的微电子封装的仰视图；
图7是根据再另一个实施例的具有堆叠的微电子元件的微电子封装的透视示意图；
图8A是具有安装至电路板的多个微电子封装的微电子组件的透视示意图；
图8B是图8A的微电子组件的仰视图；
图8C至图8E是根据进一步实施例的具有安装至电路板的多个微电子封装的微电子组件的透视示意图；
图9是根据一个实施例的包括多个模块的系统的示意图。
具体实施方式
本发明的某些实施例提供一种封装或微电子组件，其中微电子元件(例如，半导体芯片或半导体芯片的堆叠布置)用于主要提供存储器存储阵列功能。在这种微电子元件中，其中配置(即构造和与其他装置互连)为提供存储器存储阵列功能的有源装置(例如，晶体管)的数量大于用于提供任何其他功能的有源装置的数量。因此，在一个示例中，微电子元件(例如，DRAM芯片)可具有存储器存储阵列功能作为它的主要功能或唯一功能。可选地，在另一个示例中，该微电子元件可具有混合用途并可包括用于提供存储器存储阵列功能的有源装置，并也可包括用于提供例如处理器功能或信号处理器功能或图形处理功能等另一功能的其他有源装置。在此情况中，微电子源件仍具有比用于提供微电子元件的任何其他功能的有源装置多的用于提供存储器存储阵列功能的有源装置。
本发明的实施例提供的封装具有多于一个半导体芯片，即，其中的微电子元件。多芯片封装可以减小将其中的芯片连接至电路板(例如，通过端子阵列(如，球栅阵列、平面栅阵列或针栅阵列等)将封装电地及机械地连接至其上的印刷线路板)所需的面积或空间的大小。该连接空间被特别地限制在小的或便携的计算装置中，计算装置为例如，手持装置，例如，典型地将个人电脑的功能和同更宽广的世界的无线连接相结合的“智能手机”或平板电脑。多芯片封装可以特别地用于制造大量可用于系统的相对便宜的存储器，如先进的高性能的动态随机存取存储器(“DRAM”)芯片，例如，DDR3型DRAM芯片及其后续芯片。
通过在封装上提供共用端子，使至少一些信号通过该共用端子往返于封装中的两个或更多个芯片，可以减少将多芯片封装连接至电路板所需的面积的大小。但是，使用支持高性能操作的方式这样做也提出了挑战。为了避免不期待的效应，如由于无端接的短截线而产生的信号的不期待的反射，迹线、孔以及将封装外部的端子与电路板上的总体布线电连接的电路板上的其他导体切不可太长。散热也对高级芯片提出了挑战，因此，最好是每个芯片的至少一个大的平整表面与散热器相联接，或暴露于已安装系统内部的流体或空气或与已安装系统内部的流体或空气热连通。下面描述的封装可以有助于促进这些目标的实现。
图1A至1C示出根据本发明的实施例的特别类型的微电子封装10。如图1A至图1C所示，微电子封装10可以包括封装结构，例如，具有相对的第一表面21和第二表面22的衬底20。在一些情况下，衬底20可以主要由在衬底的平面上(在平行于衬底的第一表面21的方向上)具有低热膨胀系数(CTE)(即，热膨胀系数低于百万分之十二每摄氏度，下文中为“ppm／℃”)的材料组成，该材料为如，半导体材料(例如，硅)或介电材料(例如，陶瓷材料或二氧化硅(例如，玻璃))。可选地，衬底20可以包括薄片状的衬底，该衬底20可以基本由聚合物材料(例如，聚酰亚胺、环氧树脂、热塑性塑料、热固性塑料)或其他合适的聚合物材料组成，或该衬底20包括复合聚合物-无机材料或基本由复合聚合物-无机材料组成，复合聚合物-无机材料为例如BT树脂(双马来酰亚胺三嗪树脂)的玻璃增强结构或环氧玻璃，例如，FR-4等。在一个示例中，该衬底20基本由在衬底20的平面内，即在沿衬底20的表面的方向上，热膨胀系数低于30ppm／℃的材料组成。
在图1A至图1C中，平行于衬底20的第一表面21的方向在本文中称为“水平”或“横向”方向，而垂直于第一表面21的方向在本文中称为向上或向下方向并且在本文中也称为“竖直”方向。本文中所提到的方向是在涉及到的结构的参考系中的方向。因此，这些方向可为相对于重力参考系中的一般的“上”或“下”方向的任何定向。
一个特征设置在比另一特征“在表面上”更高的高度的描述意为一个特征在相同的垂直方向上离表面的距离比另一个特征大。相反地，一个特征设置在比另一个特征“在表面上”更低的高度的描述意为一个特征在相同的垂直方向上离表面的距离比另一个特征小。
至少一个孔26可在衬底20的第一表面21和第二表面22之间延伸。如图1A所示，衬底20可具有四个延伸穿过其的孔26。衬底20可具有多个端子25(例如，其上的导电焊盘、焊区、或导电柱或导电引脚)。该端子25可以暴露在衬底20的第二表面22处。端子25可以用作端点，用于将微电子封装10与外部部件例如电路板(例如，印刷线路板、柔性电路板、插座、其他微电子组件或封装、内插器或无源部件组件等)(例如，图8A所示的电路板)的对应的导电元件连接。在一个示例中，该电路板可为母板或DIMM模块板。在特定的实施例中，端子可布置成面阵(例如，球栅阵列(BGA)(包括下述的接合元件11)，平面栅阵列(LGA)，或针栅阵列(PGA)等)。在一个实施例中，端子25可沿衬底20的第二表面22的外围布置。
在示例性实施例中，端子25可包括由例如，铜、铜合金、金、镍以及类似的导电材料制成的大体上刚性的柱体。端子25可例如通过将导电材料镀进抗蚀剂掩膜的开口中形成，或通过形成例如铜、铜合金、镍或其组合制成的柱体形成。该柱体可以例如通过将金属薄片或其他金属结构负刻成柱体而形成，所述柱体延伸远离衬底20，并作为端子用于例如将微电子封装10与外部部件(例如下述的电路板860)电互连。端子25可为具有其他结构的大体上刚性的柱体，如美国专利No.6，177，636所述，其公开内容通过引用并入本文。在一个示例中，端子25可以具有彼此共面的暴露的接触表面。
微电子封装10可包括接合元件11，接合元件11附接至用于与外部部件连接的端子25。接合元件11可以是，例如，键合金属块(例如，焊料、锡、铟、共晶成分或其组合)，或另一种接合材料(例如，导电胶或导电粘合剂)。在特定的实施例中，在端子25与外部部件(例如，图8A所示的电路板860)的触点之间的接合件可包括导电基体材料，例如在共同所有的美国专利申请13／155，719与13／158，797中所描述的，其公开内容通过引用并入本文。在特定的实施例中，接合件可具有类似结构或用本文所描述的方式形成。
如本公开所使用的，导电元件“暴露于”结构的表面的描述表示导电元件可与在垂直于表面的方向上从结构外部朝向表面移动的理论点接触。因此，暴露在结构的表面处的端子或其他导电元件可从该表面突出；可与该表面平齐；或可相对该表面凹陷并通过结构中的孔或凹陷暴露。
端子25可包括暴露在衬底20的第二表面22的中心区域23中的第一端子25a以及暴露在中心区域23外的第二表面22的外围区域28中的第二端子25b。如图1A至图1C所示的布置可提供微电子元件30以及相对广阔的中心区域23的紧凑布置，而无需微电子元件覆盖任何其他微电子元件。
第一端子25a可用于承载从外部部件传递至微电子封装10的所有指令信号、地址信号、库地址信号以及时钟信号。例如，在包括动态存储器存储阵列(例如，用于动态随机存取存储器(DRAM)的)的微电子元件中，当该微电子元件是动态随机存取存储器的存储装置时，指令信号是由微电子封装10内的微电子元件使用的写使能的行地址选通信号和列地址选通信号。其他信号(例如ODT(片内终结)信号、片选信号、时钟使能信号)不是需要由第一端子25a承载的指令信号的部分。
时钟信号可为用于采样地址信号的采样时钟。至少一些第二端子25b可用于承载除由第一端子25a承载的指令信号、地址信号和时钟信号外的信号。信号或参考电位(例如片选信号、复位信号、电源电压(例如，Vdd、Vddq)以及地电位(例如，Vss和Vssq))可由第二端子25b承载；这些信号或参考电位无需由第一端子25a承载。
在特定的示例中，例如图1C所示的示例中，第二端子25b可设置成在每个外围区域28内的至少一个列。在一个示例中，用于承载除了指令信号、地址信号和时钟信号之外的信号的至少一些第二端子25b可暴露在衬底20的第二表面22的中心区域23内。
微电子封装10也可包括多个微电子元件30，每个微电子元件30均具有面对衬底20的第一表面21的前表面31。在一个示例中，每个微电子元件30可为裸芯片或微电子单元，每个裸芯片或微电子单元包括存储器存储元件，例如动态随机存取存储器(DRAM)存储阵列或用于主要作为DRAM存储阵列(例如，DRAM集成电路芯片)。如在本文所使用的，“存储器存储元件”指布置成阵列的多个存储单元，和可用于存储和提取数据的电路(例如，用于通过电接口的数据的传输的电路)。在特定的示例中，微电子封装10可包括在单列直插式存储器模块(SIMM)或双列直插式存储器模块(DIMM)内。
在特定的示例中，包括存储器存储元件的微电子元件30可至少具有存储器存储阵列功能，但微电子元件可以不是全功能存储芯片。该微电子元件本身可以不具有缓冲功能，但可电连接至微电子元件堆叠内的其他微电子元件，其中，堆叠中的至少一个微电子元件具有缓冲功能(缓冲微电子元件可以是缓冲芯片、全功能存储芯片或控制芯片)。
在其他示例中，本文所描述的任一封装内的一个或多个微电子元件可包括比提供任何其他功能的有源装置(例如，闪存、DRAM或其他类型的存储器)更多数量的提供存储器存储阵列功能的有源装置，并可和构造为主要提供逻辑功能的另一微电子元件或“逻辑芯片”一起布置在封装中。在特定的实施例中，逻辑芯片可以是可编程的元件或处理器元件，例如微处理器或其他通用的运算元件。逻辑芯片可以是微控制元件、图形处理器、浮点处理器、协处理器、数字信号处理器等。在特定的实施例中，逻辑芯片主要执行硬件状态机功能，或进行硬编码从而用于特别的功能或目的。可选地，逻辑芯片可以是特定用途集成电路(ASIC)或现场可编程门阵列(FPGA)芯片。在该变型中，封装则可以是“系统级封装”(SIP)。
在另一个变型中，本文所述的任一封装内的微电子元件可具有嵌入其中的逻辑和存储功能，例如在相同的微电子元件中具有嵌入其中的一个或多个关联的存储器存储阵列的可编程处理器。有时，该微电子元件可以称为“片上系统”(SOC)，因为逻辑(例如处理器)是和其他电路(例如存储器存储阵列)或用于执行一些其他功能(可以是专门的功能)的电路一起嵌入的。
在特定的示例中，每个微电子元件30在功能上和机械上等同于其他微电子元件，以使每个微电子元件可以具有在前表面31处具有相同功能的导电触点35的相同图案，尽管每个微电子元件的长度、宽度和高度的具体尺寸可以与其他微电子元件不同。
每个微电子元件30可具有暴露在微电子元件的前表面31处的多个导电触点35。每个微电子元件30的触点35可布置成设置于占据前表面的区域的中心部分的前表面31的中心区域36内的一个或多个列。中心区域36，例如，可以占据包括位于微电子元件30的相对的外围边缘32a、32b之间的最短距离的中间三分之一的前表面31的区域。每个微电子元件30的前表面31可认为具有靠近外围边缘32a的第一外围区域、靠近另一外围边缘32b的第二外围区域以及第一外围区域与第二外围区域之间的中心区域36。如图1B所示，每个微电子元件30的触点35可以与至少一个孔26对齐。
如本文所使用的，微电子元件的表面或面的中心区域36(例如，微电子元件30的前表面31)意为设置在表面的第一外围区域和第二外围区域之间的表面的部分，外围区域靠近微电子元件的各个相对的第一外围边缘和第二外围边缘(例如，微电子元件30的相对的外围边缘32a、32b)设置，其中第一外围区域和第二外围区域以及中心区域的每个具有相等的宽度，以使中心区域占据延伸该微电子元件的相对的第一外围边缘和第二外围边缘之间的最短距离的中间三分之一的表面的面积。
在特定的实施例中，微电子封装10可具有四个微电子元件30，每个微电子元件的触点35包括八位数据I／O触点。在另一个实施例中，微电子封装10可具有四个微电子元件30，每个微电子元件的触点35包括十六位数据I／O触点。在特定的示例中，微电子封装10(以及本文所描述的任何其他的微电子封装)可用于在时钟周期内并行地传递(即由封装接收或从封装传输)32位数据比特。在另一个示例中，微电子封装10(以及本文所描述的任何其他的微电子封装)可用于在时钟周期内并行地传递64位数据比特。其他位数据传递量是可能的，在此无限制地仅提到其中的几个传递量。例如，微电子封装10(以及本文所描述的任何其他的微电子封装)可用于每个时钟周期传递72位数据比特，该72位数据比特可以包括代表数据的一组64位基本比特以及为用于64位基本比特的纠错码(ECC)比特的8位比特。96位数据比特、108位比特(数据比特和ECC比特)、128位数据比特以及144比特(数据比特和ECC比特)是每周期的数据传递宽度的其他示例，微电子封装10(以及本文所描述的任何其他的微电子封装)可用于支持该示例。
在图1A至图1C的实施例中，通过封装的第一端子25a的至少一些信号可为至少两个微电子元件30共用。这些信号可通过在平行于衬底20的第二表面32的方向上从第一端子25a延伸到微电子元件30的对应的触点35的连接件(如导电迹线)发送。微电子封装10可通过封装的共用第一端子25a而不是通过封装的两个或更多个端子(每个端子专用于其中一个特定的微电子元件)，发送多个微电子元件30共用的信号。通过该方法，由该端子25占据的衬底20的区域的大小可减小。
图1A示出类似于风车形状的衬底20上的微电子元件30a、30b、30c以及30d的特别的布置。在此情况中，每个微电子元件30的多个触点35的至少一些可布置成限定各个第一轴线29a、第二轴线29b、第三轴线29c以及第四轴线29d(全体称为轴线29)的各个触点列。在图1A所示的示例中，第一轴线29a和第三轴线29c可以彼此平行，第二轴线29b和第四轴线29d可以彼此平行，并且第一轴线和第三轴线可横切于第二轴线和第四轴线。在特定的实施例中，第一轴线20a和第三轴线29c与第二轴线29b和第四轴线29d正交。在一个示例中，第一轴线29a、第二轴线29b、第三轴线29c以及第四轴线29d的每个可由孔26a、孔26b、孔26c以及孔26d中的对应的一个孔的长度限定，以使孔26可布置成如上所述的风车构适。
在图1A所示的特定示例中，每个微电子元件30的轴线29可等分各个微电子元件并可恰好横穿微电子封装10内的另一个微电子元件的区域。例如，第一轴线29a可等分第一微电子元件30a并恰好横穿另一个微电子元件30的区域。类似地，第二轴线29b可等分第二微电子元件30b并恰好横穿另一个微电子元件30的区域。同样地，第三轴线29c可等分第三微电子元件30c并恰好横穿另一个微电子元件30的区域。同样地，第四轴线29d可等分第四微电子元件30d并恰好横穿另一个微电子元件30的区域。
触点35与端子25之间的电连接件可以包括可选引线(例如，线键合40或其他可能的结构)，其中引线的至少部分与至少一个孔26对齐。例如，如图1B所示，至少一些电连接件可包括延伸超过衬底内的孔26的边缘的、并接合至触点35与衬底的导电元件24的线键合40。在一个实施例中，至少一些电连接件可包括引线键合。该连接件可包括沿导电元件24与端子25之间的衬底20的第一表面21和第二表面22的之一或两者延伸的引线。在特定的示例中，该引线可电连接在每个微电子元件30的触点35和端子25之间，每个引线具有与至少一个孔26对齐的部分。
在一个示例中，每个孔26可以具有在横切于各自轴线29的方向上的宽度，每个孔的宽度均不大于至少部分地覆盖孔的微电子元件30在与孔的宽度相同的方向上的宽度。
在一个示例中，一个或多个另外的芯片30’可安装至衬底20，具有面对衬底20的第一表面21(图1A)或第二表面22的表面31’。该另外的芯片30’可以是键合至暴露在衬底20的第一表面21处的导电触点的倒装芯片。
一个或多个另外的芯片30’可以是缓冲芯片，缓冲芯片可用于帮助为每个微电子元件30提供关于微电子封装10外部的部件的信号隔离。在一个示例中，该缓冲芯片或缓冲元件可电连接至微电子封装10内的至少一些端子25以及一个或多个微电子元件30，缓冲元件用于再生在微电子封装10的一个或多个端子处接收的至少一个信号。在一个示例中，其中微电子封装10为注册DIMM，至少一个信号可以包括传递至封装的所有指令信号、地址信号、库地址信号以及时钟信号，指令信号为写使能的行地址选通信号和列地址选通信号，时钟信号是用于采样地址信号的采样时钟。在特定的示例中，当微电子封装10为低负载DIMM(LRDIMM)时，至少一个信号可以包括由微电子封装接收的所有数据信号。
在特定的实施例中，一个或多个另外的芯片30’可以为解耦电容。取代或者除了前面提到的缓冲芯片，可以在微电子元件30之间设置一个或多个解耦电容。该解耦电容可电连接至外部电源以及微电子封装10内的接地母线。
在一个实施例中，一个另外的芯片30’可为安装至衬底20并用于永久存储微电子封装10的识别信息(例如微电子封装的数据宽度和深度)的非易失性存储元件，例如电可擦除可编程只读存储器(EEPROM)。该非易失性存储元件可电连接至一个或多个微电子元件30。
在一个示例中，一个另外的芯片30’可为温度传感器。该温度传感器可电连接至一个或多个微电子元件30。在一个示例中，温度传感器可包括二极管并可安装至衬底29。在特定的实施例中，一个另外的芯片30’可为安装至衬底20的串行存在检测元件。
微电子封装10可进一步包括微电子元件30的前表面31与衬底20的第一表面21之间的粘合剂12。微电子封装10也可包括可选地覆盖、部分地覆盖，或不覆盖微电子元件30的后表面32的密封剂(未示出)。例如，在图1A至1C所示的封装中，密封剂可以流动、模板印刷、丝网印刷或点胶到微电子元件30的后表面32上。在另一个示例中，密封剂可为通过包胶模(overmold)在微电子元件30的后表面32上形成的成型化合物。
在上述实施例的变型中，将微电子元件的触点不设置在微电子元件的表面的中心区域是可能的。更确切地，触点可设置成靠近微电子元件的边缘的一行或多行。在另一个变型中，微电子元件的触点可靠近该微电子元件的两个相对的边缘设置。在又另一个变型中，微电子元件的触点可靠近任何两个边缘设置，或靠近该微电子元件的多于两个边缘设置。在此情况中，衬底内孔的位置可对应于靠近微电子元件的这个或这些边缘设置的触点的位置进行改变。
图2A和图2B示出关于图1A至图1C的上述实施例的变型，其中微电子元件230倒装芯片键合至衬底220的第一表面221。在该实施例中，微电子元件230和衬底220之间的电连接件包括在每个微电子元件的触点和暴露在衬底的第一表面221处的导电键合焊盘之间延伸的倒装芯片连接件。
图2C示出关于图2A和图2B的上述实施例的变型，其中一个或多个微电子元件230是下微电子元件230’，并且微电子封装210’包括上微电子元件230a、230b、230c，每个上微电子元件具有至少部分地覆盖下微电子元件的后表面232的表面。如图2C所示，上微电子元件230a、230b、230c通过延伸穿过下微电子元件的至少一个导电通孔209与下微电子元件230’电连接。在特定的实施例中，下微电子元件230”可以线键合至暴露在衬底220的第二表面222处的导电触点。
图2D示出关于图2A和图2B的上述实施例的变型，其中一个或多个微电子元件230是下微电子元件230”，微电子封装210”包括上微电子元件230a和230b，每个上微电子元件具有至少部分地覆盖下微电子元件的后表面232的表面。如图2D所示，上微电子元件230a和230b通过在上微电子元件的触点235与暴露在下微电子元件230”的后表面232处的导电元件245之间延伸的线键合240与下微电子元件230”电连接。在特定的实施例中，下微电子元件230”可以线键合至暴露在衬底220的第二表面222处的导电触点。
图3A至图3D示出图1A至图1C中所示的相对于衬底的第一表面具有不同的微电子元件位置的微电子封装10的另外的变型。在图3A至图3D中，各个微电子封装301、302、303以及304均包括第四微电子元件330，每个微电子元件具有通过各自的孔326线键合至暴露在衬底320的第二表面处的导电触点的触点。孔326可限定衬底的第二表面的中心区域323的部分边界，连接到至少两个微电子元件330的共享第一端子可以位于该部分边界处。
在图3A中，微电子封装301具有与图1A至图1C的微电子元件30相似的布置的微电子元件330，但每个微电子元件330均具有大致的矩形形状，所以在位于微电子元件之间的衬底320的第一表面处几乎没有空间。
在图3B中，每个微电子元件330具有方向平行于各自孔326的长度的第一边缘332a以及相对的边缘332b。每个微电子元件330的第一边缘332a可限定不延伸穿过任何其他微电子元件的区域的轴线329。在该实施例中，在位于微电子元件330之间的衬底320的第一表面处存在更大的空间，并且衬底的第二表面的中心区域323可以相对较大。
在图3C中，每个微电子元件330可以覆盖各自的孔326，孔326限定不延伸穿过任何其他微电子元件的区域的轴线329。但是，与图3B相比，两个微电子元件330a和330c已移至更靠近衬底320的第一表面的中心。每个微电子元件330具有方向平行于各自的孔326的长度的第一边缘332a和相对的边缘332b。第一微电子元件330a和第三微电子元件330c的第一边缘332a可限定延伸穿过第二微电子元件330b和第四微电子元件330d的区域的各自的轴线329a和329c。
图3D为图3C的变型，其中两个微电子元件330a和330c已移至更靠近衬底320的第一表面的中心。第一微电子元件330a和第三微电子元件330b可覆盖各自的孔326a和326c，孔326a和326c限定延伸穿过第二微电子元件330b和第四微电子元件330d的区域的各自的轴线329和329’。同样，每个微电子元件330具有方向平行于各自的孔326的长度的第一边缘332a和相对的边缘332b。第一微电子元件330a和第三微电子元件330c的第一边缘332a可限定也延伸穿过第二微电子元件330b和第四微电子元件330d的区域的各自的轴线329a和329c。
图4A和4B示出包含有具有布置在平行于衬底420的第一表面的单个平面内的前表面的三个微电子元件的图1A至图1C所示的微电子元件10的另外的变型。在图4A中，微电子封装401具有安装至衬底410的第一侧的三个微电子元件430。第一个微电子元件430a可具有至少部分地覆盖并电连接于第一微电子元件的另外的微电子元件，例如，以图2C或图2D中所示的方式。第二个微电子元件430b可以是例如控制器。在图4B中，微电子封装402与图1A至图1C所示的微电子封装10相同，除了风车构造的一个微电子元件430被省略，剩余三个微电子元件具有布置在平行于衬底420的第一表面的单个平面内的前表面。
图5A至图5C示出关于图1A至图1C的上述实施例的变型。微电子封装510类似于图1A至图1C所示的微电子封装10。但是，封装510包含下微电子元件530a和上微电子元件530b的多个对507。在每个对507中，上微电子元件530b的前表面531至少部分地覆盖下微电子元件530a的表面532，该表面532可为该下微电子元件530a的后表面。微电子元件的相邻对507，例如第一对507a和第二对507b在平行于衬底520的第一表面521的水平方向H上彼此完全间隔开。在特定的示例中，微电子元件530a和530b可包括比提供任何其他功能的有源装置更多数量的提供存储器存储阵列功能的有源装置。
在一个实施例中，微电子封装510可具有八个微电子元件530(包括四个下微电子元件530a和四个上微电子元件530b)，每个微电子元件包括八位数据I／O触点。在另一个实施例中，微电子封装510可具有八个微电子元件530(包括四个下微电子元件530a和四个上微电子元件530b)，每个微电子元件包括九位数据I／O触点。
在特定的示例中，暴露在微电子元件的相邻对中的下微电子元件530a的前表面531处的至少一些导电触点535可布置成限定第一轴线529a和第二轴线529a’的各个触点列。如图5A所示，该第一轴线529a和第二轴线529a’可以彼此横切。在特定的示例中，第一轴线529a和第二轴线529a’可彼此正交。在一个实施例中，第一轴线529a和第二轴线529a’可以彼此平行。
在一个实施例中，每个微电子元件对507至少部分地覆盖在衬底520的第一表面521和第二表面522之间延伸的外孔526a。每个外孔526a可以具有限定在平行于第一表面和第二表面的方向上延伸的外部轴线509a的长度。四个外部轴线509a可以布置成如上描述的风车构造，其中外部轴线509a可布置成两个平行的外部轴线对，每对横切于另一对。占据衬底520的第二表面522的中心部分的中心区域523可由四个外部轴线509a界定，如图5C所示。暴露在衬底520的第二表面522的中心区域523处的至少一些端子525可以是具有与上述的第一端子25a类似功能的第一端子。
在示例性实施例中，每个微电子元件对507也可至少部分地覆盖靠近相同的微电子元件对中的对应的一个外孔526a且在衬底520的第一表面521和第二表面522之间延伸的内孔526b，如图5A所示。每个内孔526b可具有限定在平行于第一表面和第二表面的方向上延伸的轴线509b的长度，每个内部轴线509b离衬底的质心501比由对应的一个外孔526a的长度限定的轴线509a近。
如图5A所示，每个下微电子元件530a覆盖外孔526a，并且每个上微电子元件530b覆盖内孔526b。在特定的实施例中，每个上微电子元件530b可覆盖外孔526a，每个下微电子元件530a可覆盖内孔526b。在一个示例中，一个或多个下微电子元件530a可覆盖对应的外孔526a，并且其他下微电子元件可覆盖对应的内孔526b，而一个或多个上微电子元件539b可覆盖对应的外孔，其他上微电子元件可覆盖对应的内孔。
在特定的实施例中，每个上微电子元件530b可覆盖第一孔，第一孔可为内孔526b或外孔526a。每个第一孔可以具有在横切于它的长度方向上的宽度，每个第一孔的宽度不大于覆盖第一孔的对应的一个上微电子元件530b在与第一孔的宽度相同的方向上的宽度。
在一个示例中，每个下微电子元件530a可覆盖第二孔，第二孔可以是内孔526b或外孔526a。每个第二孔可以具有在横切于它的长度方向上的宽度，每个第二孔的宽度不大于覆盖第二孔的对应的一个下微电子元件530a在与第二孔的宽度相同的方向上的宽度。
间隔件514可以位于上微电子元件530b的前表面531和衬底520的第一表面521的部分之间，利用或不利用位于间隔件和衬底的第一表面之间的粘合剂512。该间隔件514可以由例如，介电材料(例如，二氧化硅)、半导体材料(例如，硅)或者一层或多层粘合剂制成。如果间隔件514包括粘合剂，粘合剂可将上微电子元件530b连接至衬底520。在一个实施例中，间隔件514可具有与在微电子元件的前表面531和后表面532之间的下微电子元件530a的厚度T2大体相同的在大体垂直于衬底520的第一表面521的竖直方向V上的厚度T1。在特定的实施例中，例如，当间隔件514由粘合剂材料制成时，间隔件514可以在没有粘合剂512(例如上述的粘合剂12)的情况下使用。
图6A至图6C示出关于图5A至图5C的上述实施例的变型。微电子封装610与图5A至图5C所示的微电子封装510相似，除了在微电子封装610中，上微电子元件630b的前表面631至少部分地覆盖两个下微电子元件630a的后表面632。所有的下微电子元件630a可以具有布置在平行于衬底620的第一表面621的单个平面内的前表面631。
图7示出了关于图5A至图5C的上述实施例的另一个变型。微电子封装710与图5A至图5C所示的微电子封装510相同，除了微电子封装710包括三个微电子元件对707，每对具有下微电子元件739a和上微电子元件730b。取代第四个微电子元件对707，微电子封装710包括由两个下微电子元件730a和一个对应的上微电子元件730b组成的组，该上微电子元件730b具有至少部分地覆盖每个上微电子元件的后表面732的前表面731。在一个示例中，微电子封装710可以具有九个微电子元件730，每个微电子元件730包括八位数据I／O触点。
现在参考图8A和图8B，微电子组件801可以包括可以安装至共用电路板860的多个微电子封装810。每个微电子封装810如图1A至图1C的微电子封装10所示，但该微电子封装810可以是以上参考图1A至图7描述的任何微电子封装。电路板860可以具有相对的第一表面861和第二表面862以及暴露在各个第一表面和第二表面处的多个导电板触点。微电子封装810可通过例如在图1B中所示的可在每个微电子封装的端子和板触点之间延伸的接合件11安装至板触点。如图8B所示，第一微电子封装810a的衬底的第二表面以及第二微电子封装810b的衬底的第二表面可至少部分彼此覆盖。在特定的示例中，电路板860可以包括具有低于30ppm／℃的CTE的元件。在一个实施例中，该元件可基本由半导体、玻璃、陶瓷或液晶聚合物材料组成。
在特定的实施例中，电路板860可以具有多个平行的暴露的边缘触点850，边缘触点850靠近第一表面861和第二表面862中的至少一个的插入边缘851，用于当微电子组件801插入插座时与插座(图9所示)的对应触点相配合。边缘触点850的一些或全部可暴露在微电子组件801的第一表面861或第二表面862之一或两者处。在一个示例中，电路板860可以是母板。在示例性实施例中，电路板860可以是可以用于附接至另一个电路板(例如母板)的模块(例如存储子系统)。电路板860至另一个电路板的附接可如下所述。
暴露的边缘触点850以及插入边缘851的尺寸形成为插入至系统的其他连接件的对应的插座，例如可以设置在母板上。该暴露的边缘触点850可以适于与在该插座连接件内的多个对应的弹簧触点(图9)配合。该弹簧触点可以设置在每个槽的单侧或多侧从而与对应的一个暴露的边缘触点850配合。在一个示例中，至少一些边缘触点850可用于承载各自边缘触点和一个或多个微电子封装810之间的至少一个信号或参考电位。在特定的实施例中，微电子组件801可具有与双列直插式存储器模块相同的信号接口。
图8C至图8E示出图8A和图8B中所示的微电子组件801的变型，该微电子组件包括如图5A至图5C的微电子封装510所示的微电子封装810’。在图8C中，微电子封装802具有安装至电路板860的第一侧861的五个微电子封装810’。
在图8D中，微电子封装803具有安装至电路板860的第一表面861的五个微电子封装810，，并且示出另外的芯片830’(例如图1A中所示的另外的芯片30’)，芯片830’具有面对电路板的第一表面的表面。该另外的芯片830’可以是以上参考图1A至图1C所描述的任何类型的另外的芯片，包括，例如，可用于帮助为每个微电子封装810’提供关于微电子组件803外部的部件的信号隔离的缓冲芯片。在一个示例中，另外的芯片830’可以包括存储控制器。
在图8E中，微电子封装804具有均安装至各自插座805的五个微电子封装810’，并且每个插座均安装至电路板860的第一表面861。
以上参考图1至图8E描述的微电子封装和微电子组件可用在各种电子系统(例如图9所示的系统900)的构造中。例如，根据本发明的进一步的实施例的系统900包括多个模块或部件906(例如以上所描述的微电子封装和微电子组件)以及其他电子部件908和910。
系统900可以包括多个插座905，每个插座包括在插座的一侧或两侧的多个触点907，以使每个插座905可以适于与对应的模块或部件906的对应的暴露的边缘触点或暴露的模块触点配合。在示出的示例性系统900中，系统可以包括电路板或母板902(例如柔性印刷电路板)，电路板可包括将模块或部件906相互互连的多个导体904(其中之一描绘在图9中)。该电路板902可以将信号传输至包括在系统900中的每个微电子封装10或110或传输来自包括在系统900中的每个微电子封装10或110的信号。但是，这仅仅是示例性的；任何用于制造模块或部件906之间的电连接件的合适的结构均可使用。在特定的示例中，不是具有通过插座905联接至电路板902的模块或部件906，可以将一个或多个模块或部件906(例如微电子封装10)直接安装至电路板902。
在特定的实施例中，系统900也可以包括处理器(例如半导体芯片908)，以使每个模块或部件906可以用于在时钟周期内并行地传递N位数据比特，并且处理器可以用于在时钟周期内并行地传递M位数据比特，M大于或等于N。
在一个示例中，系统900可以包括用于在时钟周期内并行地传递32位数据比特的处理器908，并且系统也可以包括四个模块906(例如参考图1A到图1C描述的模块10)，每个模块906用于在时钟周期内并行地传递八位数据比特(即，每个模块906可以包括第一微电子元件和第二微电子元件，两个微电子元件的每个用于在时钟周期内并行地传递四位数据比特)。
在另一个示例中，系统900可以包括用于在时钟周期内并行地传递64位数据比特的处理器芯片908，系统也可以包括四个模块906(例如参考图9所描述的部件1000)，每个模块906用于在时钟周期内并行地传递十六位数据比特(即，每个模块906可以包括两组第一微电子元件和第二微电子元件，四个微电子元件的每个用于在时钟周期内并行地传递四位数据比特)。
在图9示出的示例中，部件908是半导体芯片，部件910是显示屏，但是在系统900中可以使用任何其他部件。当然，尽管为了描述的清楚性，图9中仅示出两个另外的部件908和910，但系统900可以包括任何数量的该部件。
模块或部件906以及部件908和910可以安装在用虚线示意性示出的共用壳体901中且必要时彼此电互连以形成期望的电路。壳体901被示为在例如移动电话或个人数字助理中可用类型的便携式壳体，屏幕910可以暴露在壳体的表面处。在结构906包括光敏元件(例如成像芯片)的实施例中，还可以设置用于将光发送到该结构的透镜911或其他光学装置。另外，图9中所示的简化系统仅仅是示例性的；可以使用上述的结构形成其他系统，包括通常被认为是固定结构的系统，例如台式电脑、路由器等。
在前述的任何或全部的微电子封装中，一个或多个微电子元件的后表面完成制造后可以至少部分地暴露在微电子封装的外表面处。因此，在以上关于图1A描述的微电子封装10内，微电子元件30的后表面32可以部分地或完全地暴露在完成的微电子封装10内的密封剂的外表面处。
在上述的任何实施例中，微电子封装可以包括部分地或完全地由任何合适的导热材料制成的散热器。合适的导热材料的示例包括，但不限于，金属、石墨、导热粘合剂(例如，导热环氧树脂、焊料等等)或这些材料的组合。在一个示例中，散热器可以是大体连续的金属片。
在一个实施例中，散热器可以包括靠近一个或多个微电子元件设置的金属层。金属层可以暴露在微电子封装的后表面处。可选地，散热器可包括至少覆盖微电子元件的后表面的包胶模或密封剂。在一个示例中，散热器可以与每个微电子元件(例如，图1A和图1B所示的微电子元件30)的前表面和后表面的至少一个热连通。散热器可以在相邻的微电子元件的一个的相邻边缘之间延伸。散热器可以改善向周围环境的散热能力。
在特定的实施例中，由金属或其他导热材料制成的预先形成的散热器可以使用导热材料(例如，导热粘合剂或导热润滑油)附接至或设置在一个或多个微电子元件的后表面。如果存在粘合剂，该粘合剂可以是允许散热器和散热器所附接的微电子元件之间相对移动的柔性材料，例如，以适应柔性附接的元件之间的不同的热膨胀。散热器可以是单片结构。可选地，散热器可包括彼此间隔开的多个散热片部分。在特定的实施例中，散热器可以是或包括直接接合至一个或多个微电子元件(例如图1A和图1B所示的微电子元件30)的后表面的至少部分的焊料层。
尽管此处已经参考特定实施例对本发明进行了描述，应该理解的是这些实施例仅仅是对本发明的原理和应用的说明。因此，应理解的是，在不脱离通过所附权利要求限定的本发明的精神和范围的情况下，可以对上述说明性实施例进行各种修改以及可以设计其他布置。
应理解的是，此处阐述的各个从属权利要求和特征可以以与原始权利要求提出的不同的方式相组合。还应理解的是，关于各个实施例描述的特征可与所述实施例的其他特征共享。
工业实用性
本发明具有广泛的工业实用性，包括但不限于微电子封装及制造微电子封装的方法。

Claims (54)

1.一种微电子封装，包括：
衬底，所述衬底具有相对的第一表面和第二表面；
第一微电子元件、第二微电子元件、第三微电子元件和第四微电子元件，每个微电子元件具有面对所述衬底的所述第一表面的前表面以及在所述前表面处的多个触点，所述微电子元件的所述前表面布置在平行于所述第一表面并覆盖所述第一表面的单个平面中，每个微电子元件具有暴露在所述前表面处并分别沿第一轴线、第二轴线、第三轴线以及第四轴线布置的触点列，所述第一轴线与所述第三轴线彼此平行，所述第二轴线与所述第四轴线横切于所述第一轴线与所述第三轴线；
多个端子，所述多个端子暴露在所述第二表面处，所述端子用于将所述微电子封装连接至所述微电子封装外部的至少一个部件；以及
电连接件，所述电连接件从每个微电子元件的所述触点的至少一些延伸至所述端子的至少一些。
2.根据权利要求1所述的微电子封装，其中，所述第二轴线和所述第四轴线与所述第一轴线和所述第三轴线正交。
3.根据权利要求1所述的微电子封装，其中，每个微电子元件的所述触点列设置在各个所述微电子元件的所述前表面的中心区域内。
4.根据权利要求1所述的微电子封装，其中，所述端子布置成面阵，所述端子具有彼此共面的暴露的接触表面。
5.根据权利要求1所述的微电子封装，其中，所述电连接件包括在每个所述下微电子元件的触点与暴露在所述衬底的所述第一表面处的导电键合焊盘之间延伸的倒装芯片连接件。
6.根据权利要求1所述的微电子封装，其中，每个微电子元件的所述触点包括八位数据I／O触点。
7.根据权利要求1所述的微电子封装，其中，每个微电子元件的所述触点包括九位数据I／O触点。
8.根据权利要求1所述的微电子封装，其中，每个微电子元件的所述触点包括十六位数据I／O触点。
9.根据权利要求1所述的微电子封装，进一步包括缓冲元件，所述缓冲元件与所述微电子封装中的所述端子的至少一些以及一个或多个所述微电子元件电连接，所述缓冲元件用于再生在所述微电子封装的一个或多个所述端子处接收的至少一个信号。
10.根据权利要求9所述的微电子封装，其中，所述缓冲元件安装至所述衬底的所述第一表面。
11.根据权利要求9所述的微电子封装，其中，所述缓冲元件安装至所述衬底的所述第二表面。
12.根据权利要求9所述的微电子封装，其中，所述至少一个信号包括传递至所述微电子封装的所有地址信号。
13.根据权利要求9所述的微电子封装，其中，所述至少一个信号包括传递至所述微电子封装的所有指令信号、地址信号、库地址信号以及时钟信号，所述指令信号为写使能的行地址选通信号和列地址选通信号，所述时钟信号为用于采样所述地址信号的采样时钟。
14.根据权利要求9所述的微电子封装，其中，所述至少一个信号包括由所述微电子封装接收的所有数据信号。
15.根据权利要求1所述的微电子封装，进一步包括安装至所述衬底且用于存储识别信息的非易失性存储元件，所述非易失性存储元件电连接至一个或多个所述微电子元件。
16.根据权利要求1所述的微电子封装，进一步包括温度传感器。
17.根据权利要求1所述的微电子封装，进一步包括安装至所述衬底的解耦电容元件，所述解耦电容元件电连接至一个或多个所述微电子元件。
18.根据权利要求1所述的微电子封装，其中，所述衬底为基本由在所述衬底的平面内具有小于12ppm／℃的热膨胀系数的材料组成的元件。
19.根据权利要求1所述的微电子封装，其中，所述衬底包括基本由在所述衬底的平面内具有小于30ppm/℃的热膨胀系数的材料组成的介电元件。
20.根据权利要求1所述的微电子封装，其中，所述微电子元件用于一起作为可寻址的存储器模块，所述微电子封装用于存储在每个微电子元件中所接收的数据的部分。
21.根据权利要求20所述的微电子封装，其中，所述微电子封装用于作为双列直插式存储器模块。
22.根据权利要求21所述的微电子封装，其中，所述微电子封装具有与双列直插式存储器模块相同的指令和信号接口，并且用于传递与双列直插式存储器模块等量的数据。
23.根据权利要求1所述的微电子封装，其中，每个所述微电子元件用于主要提供存储器存储阵列功能。
24.根据权利要求1所述的微电子封装，其中，每个所述微电子元件包括动态随机存取存储器(DRAM)集成电路芯片。
25.根据权利要求1所述的微电子封装，其中，每个所述微电子元件在功能上和机械上等同于其他所述微电子元件。
26.根据权利要求1所述的微电子封装，进一步包括与至少一个所述微电子元件热连通的散热器。
27.根据权利要求26所述的微电子封装，其中，所述散热器至少部分地覆盖每个所述微电子元件的后表面。
28.根据权利要求1所述的微电子封装，其中，每个微电子元件是下微电子元件，并且每个微电子封装包括与每个下微电子元件对应的上微电子元件，每个上微电子元件具有至少部分地覆盖对应的一个所述下微电子元件的后表面的表面。
29.根据权利要求28所述的微电子封装，其中，所述上微电子元件的至少一个与对应的一个所述下微电子元件通过至少一个延伸穿过所述下微电子元件的导电通孔电连接。
30.一种微电子组件，包括多个根据权利要求1所述的微电子封装，进一步包括具有板触点的电路板，其中，所述封装的所述端子键合至所述板触点。
31.根据权利要求30所述的微电子组件，其中，所述电路板具有用于将信号传输至每个所述微电子封装和传输来自每个所述微电子封装的信号的共用电接口。
32.根据权利要求30所述的微电子组件，其中，每个所述微电子封装构造成具有与双列直插式存储器模块相同的功能。
33.根据权利要求30所述的微电子组件，其中，所述电路板为母板。
34.根据权利要求30所述的微电子组件，其中，所述电路板为用于附接至母板的模块。
35.根据权利要求30所述的微电子组件，进一步包括缓冲元件，所述缓冲元件安装至所述电路板并电连接至所述微电子封装中的至少一些，所述缓冲元件用于再生在所述微电子封装的一个或多个所述端子处接收的至少一个信号。
36.根据权利要求35所述的微电子组件，其中，所述至少一个信号包括传递至所述微电子组件的所有指令信号、地址信号、库地址信号以及时钟信号，所述指令信号为写使能的行地址选通信号和列地址选通信号，所述时钟信号为用于采样所述地址信号的采样时钟。
37.根据权利要求35所述的微电子组件，其中，所述至少一个信号包括由所述微电子组件接收的所有数据信号。
38.一种模块，包括多个根据权利要求30所述的微电子组件，每个微电子组件电联接至用于将信号传输至每个所述微电子组件和传输来自每个所述微电子组件的信号的第二电路板。
39.一种系统，包括根据权利要求1所述的微电子封装以及电连接至所述微电子封装的一个或多个其他电子部件。
40.根据权利要求39所述的系统，进一步包括壳体，所述微电子封装以及所述其他电子部件安装至所述壳体。
41.一种微电子封装，包括：
衬底，所述衬底具有相对的第一表面和第二表面；
第一微电子元件、第二微电子元件、第三微电子元件以及第四微电子元件，每个微电子元件具有面对所述衬底的所述第一表面的前表面以及在所述前表面处的多个触点，所述微电子元件的所述前表面布置在平行于所述第一表面并覆盖所述第一表面的单个平面中，每个微电子元件至少部分地覆盖在所述衬底的所述第一表面和所述第二表面之间延伸的至少一个孔，每个孔具有分别沿第一轴线、第二轴线、第三轴线以及第四轴线的长度，所述第一轴线与所述第三轴线彼此平行，所述第二轴线与所述第四轴线横切于所述第一轴线与所述第三轴线；
多个端子，所述多个端子暴露在所述第二表面处，所述端子用于将所述微电子封装连接至所述微电子封装外部的至少一个部件；以及
电连接件，所述电连接件从每个微电子元件的所述触点的至少一些延伸至所述端子的至少一些，所述电连接件包括具有与所述至少一个孔对齐的至少部分的引线。
42.根据权利要求41所述的微电子封装，其中，所述引线中的至少一些包括延伸穿过至少一个所述孔的线键合。
43.根据权利要求41所述的微电子封装，其中，所有所述引线为延伸穿过至少一个所述孔的线键合。
44.根据权利要求41所述的微电子封装，其中，所述引线中的至少一些包括引线键合。
45.根据权利要求41所述的微电子封装，其中，每个微电子元件的所述触点的至少一些成列地设置在各个所述微电子元件的所述前表面的中心区域内。
46.根据权利要求45所述的微电子封装，其中，每个微电子元件的所述触点列与对应的一个所述孔对齐。
47.根据权利要求41所述的微电子封装，其中，每个所述孔具有在横切于各个所述轴线的方向上的宽度，每个孔的所述宽度不大于至少部分地覆盖所述孔的所述微电子元件在与所述孔的所述宽度相同的方向上的宽度。
48.根据权利要求41所述的微电子封装，其中，所述衬底的所述第二表面具有占据所述第二表面的中心部分的中心区域，所述中心区域由所述第一轴线、所述第二轴线、所述第三轴线以及所述第四轴线界定，并且其中所述端子的至少一些为设置在所述中心区域中的第一端子。
49.根据权利要求48所述的微电子封装，其中，所述第一端子用于承载传递至所述微电子封装的所有所述地址信号。
50.根据权利要求48所述的微电子封装，其中，所述第一端子用于承载传递至所述微电子封装的所述指令信号、地址信号、库地址信号、以及时钟信号的至少一些，所述指令信号为写使能的行地址选通信号和列地址选通信号，所述时钟信号为用于采样所述地址信号的采样时钟，所述第一端子被至少两个所述微电子元件共享。
51.根据权利要求50所述的微电子封装，其中，所述第一端子被每个所述微电子元件共享。
52.根据权利要求41所述的微电子封装，进一步包括缓冲元件，所述缓冲元件与所述微电子封装中的所述端子的至少一些以及一个或多个所述微电子元件电连接，所述缓冲元件用于再生在所述微电子封装的一个或多个所述端子处接收的至少一个信号。
53.根据权利要求52所述的微电子封装，其中，所述缓冲元件安装至所述衬底的所述第一表面。
54.根据权利要求52所述的微电子封装，其中，所述缓冲元件安装至所述衬底的所述第二表面。
CN201280044482.XA 2011-07-12 2012-07-11 封装中的存储器模块 Pending CN103797574A (zh)

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
US201161506889P 2011-07-12 2011-07-12
US61/506,889 2011-07-12
US201161542553P 2011-10-03 2011-10-03
US201161542488P 2011-10-03 2011-10-03
US201161542495P 2011-10-03 2011-10-03
US61/542,553 2011-10-03
US61/542,488 2011-10-03
US61/542,495 2011-10-03
US13/346,201 2012-01-09
US13/346,201 US8513817B2 (en) 2011-07-12 2012-01-09 Memory module in a package
PCT/US2012/046249 WO2013009866A2 (en) 2011-07-12 2012-07-11 Memory module in a package

Publications (1)

Publication Number Publication Date
CN103797574A true CN103797574A (zh) 2014-05-14

Family

ID=46598950

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280044482.XA Pending CN103797574A (zh) 2011-07-12 2012-07-11 封装中的存储器模块

Country Status (7)

Country Link
US (1) US8513817B2 (zh)
EP (1) EP2732463A2 (zh)
JP (1) JP2014521222A (zh)
KR (1) KR20140054019A (zh)
CN (1) CN103797574A (zh)
TW (2) TWI488183B (zh)
WO (1) WO2013009866A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684062A (zh) * 2015-11-05 2017-05-17 扬智科技股份有限公司 集成电路的布局

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202758883U (zh) 2009-05-26 2013-02-27 拉姆伯斯公司 堆叠的半导体器件组件
WO2011049710A2 (en) 2009-10-23 2011-04-28 Rambus Inc. Stacked semiconductor device
US8823165B2 (en) * 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
WO2013052080A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8917532B2 (en) * 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
JP5624578B2 (ja) 2012-03-23 2014-11-12 株式会社東芝 メモリシステム
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8946901B2 (en) 2013-01-22 2015-02-03 Invensas Corporation Microelectronic package and method of manufacture thereof
US8945987B2 (en) * 2013-03-15 2015-02-03 Invensas Corporation Manufacture of face-down microelectronic packages
US8723329B1 (en) 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US10026666B2 (en) * 2013-10-18 2018-07-17 Rambus Inc. Stacked die package with aligned active and passive through-silicon vias
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
KR102175723B1 (ko) * 2014-02-25 2020-11-09 삼성전자주식회사 반도체 패키지
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
JP6542238B2 (ja) * 2014-09-10 2019-07-10 シャープ株式会社 端末装置、および、通信方法
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9972609B2 (en) 2016-07-22 2018-05-15 Invensas Corporation Package-on-package devices with WLP components with dual RDLs for surface mount dies and methods therefor
US10475766B2 (en) * 2017-03-29 2019-11-12 Intel Corporation Microelectronics package providing increased memory component density

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936305A (en) * 1997-11-20 1999-08-10 Micron Technology, Inc. Stacked leads-over chip multi-chip module
US6252264B1 (en) * 1999-07-30 2001-06-26 International Business Machines Corporation Integrated circuit chip with features that facilitate a multi-chip module having a number of the chips
CN101149964A (zh) * 2006-09-22 2008-03-26 株式会社东芝 半导体存储装置
JP2009182163A (ja) * 2008-01-31 2009-08-13 Elpida Memory Inc 半導体モジュール、基板および配線方法
US20110042824A1 (en) * 2009-08-20 2011-02-24 Fujitsu Limited Multi-chip module and method of manufacturing the same

Family Cites Families (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3670208A (en) 1970-07-13 1972-06-13 Logic Dynamics Inc Microelectronic package, buss strip and printed circuit base assembly
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5369552A (en) 1992-07-14 1994-11-29 Ncr Corporation Multi-chip module with multiple compartments
JPH0823149A (ja) 1994-05-06 1996-01-23 Seiko Epson Corp 半導体装置及びその製造方法
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
SE509201C2 (sv) 1994-07-20 1998-12-14 Sandvik Ab Aluminiumoxidbelagt verktyg
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
WO1996038031A2 (en) 1995-05-26 1996-11-28 Rambus, Inc. Chip socket assembly and chip file assembly for semiconductor chips
US6460245B1 (en) 1996-03-07 2002-10-08 Tessera, Inc. Method of fabricating semiconductor chip assemblies
WO1997044859A1 (en) 1996-05-24 1997-11-27 Tessera, Inc. Connectors for microelectronic elements
US6130116A (en) 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US6323436B1 (en) 1997-04-08 2001-11-27 International Business Machines Corporation High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
JPH1143503A (ja) 1997-07-25 1999-02-16 Nippon Mektron Ltd 変性アクリル系ゴムの製造法
US6525414B2 (en) 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US6343019B1 (en) 1997-12-22 2002-01-29 Micron Technology, Inc. Apparatus and method of stacking die on a substrate
US6742098B1 (en) 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US6261867B1 (en) 1998-03-13 2001-07-17 Stratedge Corporation Method of making a package for microelectronic devices using iron oxide as a bonding agent
US6197665B1 (en) 1998-04-15 2001-03-06 Tessera, Inc. Lamination machine and method to laminate a coverlay to a microelectronic package
US6297960B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
JP3490314B2 (ja) * 1998-12-24 2004-01-26 シャープ株式会社 マルチチップ型半導体装置
US6815251B1 (en) 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
JP3914651B2 (ja) 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
JP2000315776A (ja) 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP2000340737A (ja) 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体パッケージとその実装体
KR100393095B1 (ko) 1999-06-12 2003-07-31 앰코 테크놀로지 코리아 주식회사 반도체패키지와 그 제조방법
JP2001053243A (ja) 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
SG83742A1 (en) 1999-08-17 2001-10-16 Micron Technology Inc Multi-chip module with extension
US6255899B1 (en) 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
US6307769B1 (en) 1999-09-02 2001-10-23 Micron Technology, Inc. Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices
JP2001203318A (ja) 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP2001223324A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
KR100408616B1 (ko) 2000-03-21 2003-12-03 미쓰비시덴키 가부시키가이샤 반도체 장치, 전자 기기의 제조 방법, 전자 기기 및 휴대정보 단말
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
TW445608B (en) 2000-05-19 2001-07-11 Siliconware Precision Industries Co Ltd Semiconductor package and manufacturing method thereof of lead frame without flashing
JP2001339043A (ja) 2000-05-30 2001-12-07 Mitsubishi Electric Corp 半導体装置及びそれを用いた半導体モジュール
US6462423B1 (en) 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
US6577004B1 (en) 2000-08-31 2003-06-10 Micron Technology, Inc. Solder ball landpad design to improve laminate performance
JP2002076252A (ja) 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
JP3874062B2 (ja) 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6980184B1 (en) 2000-09-27 2005-12-27 Alien Technology Corporation Display devices and integrated circuits
DE10055001A1 (de) 2000-11-07 2002-05-16 Infineon Technologies Ag Speicheranordnung mit einem zentralen Anschlussfeld
US20020122902A1 (en) 2000-11-30 2002-09-05 Tetsuji Ueda Blank for an optical member as well as vessel and method of producing the same
US6798044B2 (en) 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6528408B2 (en) 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
DE10126310B4 (de) 2001-05-30 2006-05-18 Infineon Technologies Ag Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung
KR100415281B1 (ko) 2001-06-29 2004-01-16 삼성전자주식회사 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지
DE10139085A1 (de) 2001-08-16 2003-05-22 Infineon Technologies Ag Leiterplattensystem, Verfahren zum Betreiben eines Leiterplattensystems, Leiterplatteneinrichtung und deren Verwendung, und Halbleitervorrichtung und deren Verwendung
KR100454123B1 (ko) 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
SG118103A1 (en) 2001-12-12 2006-01-27 Micron Technology Inc BOC BGA package for die with I-shaped bond pad layout
US6692987B2 (en) 2001-12-12 2004-02-17 Micron Technology, Inc. BOC BGA package for die with I-shaped bond pad layout
US6686819B2 (en) 2002-02-01 2004-02-03 Intel Corporation Dual referenced microstrip
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US7109588B2 (en) 2002-04-04 2006-09-19 Micron Technology, Inc. Method and apparatus for attaching microelectronic substrates and support members
KR100460063B1 (ko) 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
JP2004063767A (ja) 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
US6765288B2 (en) 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
JP4221238B2 (ja) 2002-09-26 2009-02-12 エルピーダメモリ株式会社 メモリモジュール
JP2004128155A (ja) 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
TWI221664B (en) 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
US7550842B2 (en) 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
DE10259221B4 (de) 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP2004221215A (ja) 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置
US6876088B2 (en) 2003-01-16 2005-04-05 International Business Machines Corporation Flex-based IC package construction employing a balanced lamination
US6879028B2 (en) 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
TW200419752A (en) 2003-03-18 2004-10-01 United Test Ct Inc Semiconductor package with heat sink
JP4046026B2 (ja) 2003-06-27 2008-02-13 株式会社日立製作所 半導体装置
US7145226B2 (en) 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
US7183643B2 (en) 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
US7989940B2 (en) 2003-12-19 2011-08-02 Tessera, Inc. System and method for increasing the number of IO-s on a ball grid package by wire bond stacking of same size packages through apertures
US7262507B2 (en) 2003-12-26 2007-08-28 Nec Electronics Corporation Semiconductor-mounted device and method for producing same
US7181584B2 (en) 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
JP4647243B2 (ja) 2004-05-24 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
KR20050119414A (ko) 2004-06-16 2005-12-21 삼성전자주식회사 에지 패드형 반도체 칩의 스택 패키지 및 그 제조방법
US7260691B2 (en) 2004-06-30 2007-08-21 Intel Corporation Apparatus and method for initialization of a double-sided DIMM having at least one pair of mirrored pins
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4058642B2 (ja) 2004-08-23 2008-03-12 セイコーエプソン株式会社 半導体装置
US6943057B1 (en) 2004-08-31 2005-09-13 Stats Chippac Ltd. Multichip module package and fabrication method
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US20060081983A1 (en) 2004-10-14 2006-04-20 Giles Humpston Wafer level microelectronic packaging with double isolation
TWI256092B (en) 2004-12-02 2006-06-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US7266639B2 (en) * 2004-12-10 2007-09-04 Infineon Technologies Ag Memory rank decoder for a multi-rank Dual Inline Memory Module (DIMM)
JP2006172122A (ja) 2004-12-15 2006-06-29 Toshiba Corp カード状記憶装置
KR100615606B1 (ko) 2005-03-15 2006-08-25 삼성전자주식회사 메모리 모듈 및 이 모듈의 신호 라인 배치 방법
KR101070913B1 (ko) 2005-05-19 2011-10-06 삼성테크윈 주식회사 반도체 칩 적층 패키지
US7414312B2 (en) 2005-05-24 2008-08-19 Kingston Technology Corp. Memory-module board layout for use with memory chips of different data widths
US7402911B2 (en) 2005-06-28 2008-07-22 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
US7414917B2 (en) 2005-07-29 2008-08-19 Infineon Technologies Re-driving CAwD and rD signal lines
US7372169B2 (en) 2005-10-11 2008-05-13 Via Technologies, Inc. Arrangement of conductive pads on grid array package and on circuit board
JP4906047B2 (ja) 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
TWI279897B (en) 2005-12-23 2007-04-21 Phoenix Prec Technology Corp Embedded semiconductor chip structure and method for fabricating the same
US20080185705A1 (en) 2005-12-23 2008-08-07 Tessera, Inc. Microelectronic packages and methods therefor
US20070187836A1 (en) 2006-02-15 2007-08-16 Texas Instruments Incorporated Package on package design a combination of laminate and tape substrate, with back-to-back die combination
KR20070088177A (ko) 2006-02-24 2007-08-29 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
US7368319B2 (en) 2006-03-17 2008-05-06 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US20070241441A1 (en) 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
JP5026736B2 (ja) 2006-05-15 2012-09-19 パナソニックヘルスケア株式会社 冷凍装置
US7535110B2 (en) 2006-06-15 2009-05-19 Marvell World Trade Ltd. Stack die packages
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
DE102006042775B3 (de) 2006-09-12 2008-03-27 Qimonda Ag Schaltungsmodul und Verfahren zur Herstellung eines Schaltungsmoduls
US7472477B2 (en) 2006-10-12 2009-01-06 International Business Machines Corporation Method for manufacturing a socket that compensates for differing coefficients of thermal expansion
US7719121B2 (en) 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
JP4389228B2 (ja) * 2006-11-29 2009-12-24 エルピーダメモリ株式会社 メモリモジュール
US7692278B2 (en) 2006-12-20 2010-04-06 Intel Corporation Stacked-die packages with silicon vias and surface activated bonding
US7518226B2 (en) 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
JP2008198841A (ja) 2007-02-14 2008-08-28 Elpida Memory Inc 半導体装置
JP4751351B2 (ja) 2007-02-20 2011-08-17 株式会社東芝 半導体装置とそれを用いた半導体モジュール
JP4913640B2 (ja) 2007-03-19 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US7696629B2 (en) 2007-04-30 2010-04-13 Chipmos Technology Inc. Chip-stacked package structure
US7906853B2 (en) 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
KR20090043898A (ko) 2007-10-30 2009-05-07 삼성전자주식회사 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
JP5207868B2 (ja) 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
US8138610B2 (en) * 2008-02-08 2012-03-20 Qimonda Ag Multi-chip package with interconnected stacked chips
TWM338433U (en) 2008-02-14 2008-08-11 Orient Semiconductor Elect Ltd Multi-chip package structure
JP2009200101A (ja) 2008-02-19 2009-09-03 Liquid Design Systems:Kk 半導体チップ及び半導体装置
US8228679B2 (en) 2008-04-02 2012-07-24 Spansion Llc Connections for electronic devices on double-sided circuit board
TWI362732B (en) 2008-04-07 2012-04-21 Nanya Technology Corp Multi-chip stack package
US7838975B2 (en) 2008-05-27 2010-11-23 Mediatek Inc. Flip-chip package with fan-out WLCSP
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US8276269B2 (en) 2008-06-20 2012-10-02 Intel Corporation Dual epoxy dielectric and photosensitive solder mask coatings, and processes of making same
JP2010056139A (ja) 2008-08-26 2010-03-11 Toshiba Corp 積層型半導体装置
KR101479461B1 (ko) * 2008-10-14 2015-01-06 삼성전자주식회사 적층 패키지 및 이의 제조 방법
JP5056718B2 (ja) 2008-10-16 2012-10-24 株式会社デンソー 電子装置の製造方法
KR20100046760A (ko) 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
US7839163B2 (en) 2009-01-22 2010-11-23 International Business Machines Corporation Programmable through silicon via
TWI401785B (zh) 2009-03-27 2013-07-11 Chipmos Technologies Inc 多晶片堆疊封裝
CN102396030B (zh) 2009-04-17 2014-10-29 惠普公司 用于降低大的存储器覆盖区背景下的迹线长度和电容的方法和系统
KR101601847B1 (ko) 2009-05-21 2016-03-09 삼성전자주식회사 반도체 패키지
JP2010278318A (ja) 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
JP2010282510A (ja) * 2009-06-05 2010-12-16 Elpida Memory Inc メモリモジュール
US8907457B2 (en) 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936305A (en) * 1997-11-20 1999-08-10 Micron Technology, Inc. Stacked leads-over chip multi-chip module
US6252264B1 (en) * 1999-07-30 2001-06-26 International Business Machines Corporation Integrated circuit chip with features that facilitate a multi-chip module having a number of the chips
CN101149964A (zh) * 2006-09-22 2008-03-26 株式会社东芝 半导体存储装置
JP2009182163A (ja) * 2008-01-31 2009-08-13 Elpida Memory Inc 半導体モジュール、基板および配線方法
US20110042824A1 (en) * 2009-08-20 2011-02-24 Fujitsu Limited Multi-chip module and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684062A (zh) * 2015-11-05 2017-05-17 扬智科技股份有限公司 集成电路的布局
CN106684062B (zh) * 2015-11-05 2019-06-04 扬智科技股份有限公司 集成电路的布局

Also Published As

Publication number Publication date
WO2013009866A3 (en) 2013-05-16
US8513817B2 (en) 2013-08-20
KR20140054019A (ko) 2014-05-08
TWI488183B (zh) 2015-06-11
WO2013009866A2 (en) 2013-01-17
JP2014521222A (ja) 2014-08-25
EP2732463A2 (en) 2014-05-21
TW201530541A (zh) 2015-08-01
TW201308329A (zh) 2013-02-16
US20130015591A1 (en) 2013-01-17

Similar Documents

Publication Publication Date Title
CN103797578B (zh) 封装中的存储器模块
CN103797574A (zh) 封装中的存储器模块
US9633975B2 (en) Multi-die wirebond packages with elongated windows
US9423824B2 (en) Stub minimization for multi-die wirebond assemblies with parallel windows
US9728495B2 (en) Reconfigurable PoP
CN103782383A (zh) 偏差补偿的多晶片封装
TWI523178B (zh) 高效能的封裝上封裝

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140514